JP5834983B2 - 線形等化器において送信データ信号の位相歪みを補償する方法及び線形等化器 - Google Patents
線形等化器において送信データ信号の位相歪みを補償する方法及び線形等化器 Download PDFInfo
- Publication number
- JP5834983B2 JP5834983B2 JP2012029780A JP2012029780A JP5834983B2 JP 5834983 B2 JP5834983 B2 JP 5834983B2 JP 2012029780 A JP2012029780 A JP 2012029780A JP 2012029780 A JP2012029780 A JP 2012029780A JP 5834983 B2 JP5834983 B2 JP 5834983B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- input signal
- phase
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Dc Digital Transmission (AREA)
Description
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成し、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成し、
前記入力信号の前記微分形に負数である第2の係数を乗じることによって第2の積信号を生成し、
前記第1の積信号及び前記第2の積信号を加算することによって出力信号を生成する
方法。
位相等化器によって実行される付記1に記載の方法。
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記2に記載の方法。
前記データ検出器は、判定帰還等化器(DFE)を有する、
付記3に記載の方法。
前記出力信号及び前記回復データ信号は、1又はそれ以上のフィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記3に記載の方法。
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号、又は送信データを含む送信データ信号を、入力信号として受信し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第1の微分形を生成し、
連続時間領域における2つの微分演算子を前記入力信号に適用することによって前記入力信号の第2の微分形を生成し、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成し、
前記入力信号の前記第1の微分形に正数である第2の係数を乗じることによって第2の積信号を生成し、
前記入力信号の前記第2の微分形に負数である第3の係数を乗じることによって第3の積信号を生成し、
前記第1の積信号、前記第2の積信号及び前記第3の積信号を加算することによって出力信号を生成する
方法。
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第1の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成するよう構成される第2の回路と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成するよう構成される第3の回路と、
前記入力信号の前記微分形に負数である第2の係数を乗じることによって第2の積信号を生成するよう構成される第4の回路と、
前記第1の積信号及び前記第2の積信号を加算することによって出力信号を生成するよう構成される第5の回路と
を有するシステム。
位相等化信号又は位相前置歪み信号を与えるように前記送信データ信号を調整するよう構成される位相等化器である付記7に記載のシステム。
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記8に記載のシステム。
前記データ検出器は、判定帰還等化器(DFE)を有する、
付記9に記載のシステム。
前記出力信号及び前記回復データ信号は、フィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記9に記載のシステム。
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第1の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第1の微分形を生成するよう構成される第2の回路と、
連続時間領域における2つの微分演算子を前記入力信号に適用することによって前記入力信号の第2の微分形を生成するよう構成される第3の回路と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成するよう構成される第4の回路と、
前記入力信号の前記第1の微分形に正数である第2の係数を乗じることによって第2の積信号を生成するよう構成される第5の回路と、
前記入力信号の前記第2の微分形に負数である第3の係数を乗じることによって第3の積信号を生成するよう構成される第6の回路と、
前記第1の積信号、前記第2の積信号及び前記第3の積信号を加算することによって出力信号を生成するよう構成される第7の回路と
を有するシステム。
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成する手段と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成する手段と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成する手段と、
前記入力信号の前記微分形に負数である第2の係数を乗じることによって第2の積信号を生成する手段と、
前記第1の積信号及び前記第2の積信号を加算することによって出力信号を生成する手段と
を有するシステム。
位相等化信号又は位相前置歪み信号を与えるように前記送信データ信号を調整するよう構成される位相等化器である付記13に記載のシステム。
前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
付記14に記載のシステム。
前記データ検出器は、判定帰還等化器(DFE)を有する、
付記15に記載のシステム。
前記出力信号及び前記回復データ信号は、フィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
付記15に記載のシステム。
通信チャネルにわたる送信によって位相等化信号から歪ませられた位相歪み信号又は送信データを含む送信データ信号である入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成する手段と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第1の微分形を生成する手段と、
連続時間領域における2つの微分演算子を前記入力信号に適用することによって前記入力信号の第2の微分形を生成する手段と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成する手段と、
前記入力信号の前記第1の微分形に正数である第2の係数を乗じることによって第2の積信号を生成する手段と、
前記入力信号の前記第2の微分形に負数である第3の係数を乗じることによって第3の積信号を生成する手段と、
前記第1の積信号、前記第2の積信号及び前記第3の積信号を加算することによって出力信号を生成する手段と
を有するシステム。
Rx 受信側
Tx 送信側
Z−1 単位遅延
Claims (8)
- データ送信側の出力部又はデータ受信側の入力部に配置される線形等化器において、前記データ送信側から前記データ受信側への通信チャネルにわたる送信によって生じる送信データ信号の位相歪みを補償する方法であって、
入力信号を受信し、該入力信号は、前記線形等化器が前記データ送信側に配置される場合には、該データ送信側から前記通信チャネルを介して前記データ受信側へ送信されるべき前記送信データ信号を有し、あるいは、前記線形等化器が前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を有し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成し、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成し、
前記入力信号の前記微分形に負数である第2の係数を乗じることによって第2の積信号を生成し、
前記第1の積信号及び前記第2の積信号を加算することによって出力信号を生成する
方法。 - 前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
請求項1に記載の方法。 - 前記データ検出器は、判定帰還等化器(DFE)を有する、
請求項2に記載の方法。 - 前記出力信号及び前記回復データ信号は、1又はそれ以上のフィルタパターンデコーダを有する位相歪み検出器によって互いに比較される、
請求項2に記載の方法。 - データ送信側の出力部又はデータ受信側の入力部に配置される線形等化器において、前記データ送信側から前記データ受信側への通信チャネルにわたる送信によって生じる送信データ信号の位相歪みを補償する方法であって、
入力信号を受信し、該入力信号は、前記線形等化器が前記データ送信側に配置される場合には、該データ送信側から前記通信チャネルを介して前記データ受信側へ送信されるべき前記送信データ信号を有し、あるいは、前記線形等化器が前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を有し、
連続時間領域における遅延演算子を前記入力信号に適用することによって前記入力信号の非微分形を生成し、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第1の微分形を生成し、
連続時間領域における2つの微分演算子を前記入力信号に適用することによって前記入力信号の第2の微分形を生成し、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成し、
前記入力信号の前記第1の微分形に正数である第2の係数を乗じることによって第2の積信号を生成し、
前記入力信号の前記第2の微分形に負数である第3の係数を乗じることによって第3の積信号を生成し、
前記第1の積信号、前記第2の積信号及び前記第3の積信号を加算することによって出力信号を生成する
方法。 - データ送信側からデータ受信側への通信チャネルにわたる送信によって生じる送信データ信号の位相歪みを補償するよう前記データ送信側の出力部又は前記データ受信側の入力部に配置される線形等化器であって、
入力信号を受信する受信部であり、前記入力信号は、当該線形等化器が前記データ送信側に配置される場合には、該データ送信側から前記通信チャネルを介して前記データ受信側へ送信されるべき前記送信データ信号を有し、あるいは、当該線形等化器が前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を有する、前記受信部と、
前記入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第1の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の微分形を生成するよう構成される第2の回路と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成するよう構成される第3の回路と、
前記入力信号の前記微分形に負数である第2の係数を乗じることによって第2の積信号を生成するよう構成される第4の回路と、
前記第1の積信号及び前記第2の積信号を加算することによって出力信号を生成するよう構成される第5の回路と
を有する線形等化器。 - 前記出力信号は、該出力信号から回復データ信号を生成するよう構成されるデータ検出器によって受信される、
請求項6に記載の線形等化器。 - データ送信側からデータ受信側への通信チャネルにわたる送信によって生じる送信データ信号の位相歪みを補償するよう前記データ送信側の出力部又は前記データ受信側の入力部に配置される線形等化器であって、
入力信号を受信する受信部であり、前記入力信号は、当該線形等化器が前記データ送信側に配置される場合には、該データ送信側から前記通信チャネルを介して前記データ受信側へ送信されるべき前記送信データ信号を有し、あるいは、当該線形等化器が前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を有する、前記受信部と、
前記入力信号に連続時間領域における遅延演算子を適用することによって前記入力信号の非微分形を生成するよう構成される第1の回路と、
連続時間領域における微分演算子を前記入力信号に適用することによって前記入力信号の第1の微分形を生成するよう構成される第2の回路と、
連続時間領域における2つの微分演算子を前記入力信号に適用することによって前記入力信号の第2の微分形を生成するよう構成される第3の回路と、
前記入力信号の前記非微分形に正数である第1の係数を乗じることによって第1の積信号を生成するよう構成される第4の回路と、
前記入力信号の前記第1の微分形に正数である第2の係数を乗じることによって第2の積信号を生成するよう構成される第5の回路と、
前記入力信号の前記第2の微分形に負数である第3の係数を乗じることによって第3の積信号を生成するよう構成される第6の回路と、
前記第1の積信号、前記第2の積信号及び前記第3の積信号を加算することによって出力信号を生成するよう構成される第7の回路と
を有する線形等化器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/027,262 | 2011-02-14 | ||
US13/027,262 US8995520B2 (en) | 2011-02-14 | 2011-02-14 | Analog continuous-time phase equalizer for data transmission |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012170078A JP2012170078A (ja) | 2012-09-06 |
JP5834983B2 true JP5834983B2 (ja) | 2015-12-24 |
Family
ID=45495855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012029780A Active JP5834983B2 (ja) | 2011-02-14 | 2012-02-14 | 線形等化器において送信データ信号の位相歪みを補償する方法及び線形等化器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8995520B2 (ja) |
EP (1) | EP2487848B1 (ja) |
JP (1) | JP5834983B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8902964B2 (en) | 2012-09-29 | 2014-12-02 | Intel Corporation | Equalization effort-balancing of transmit finite impulse response and receive linear equalizer or receive decision feedback equalizer structures in high-speed serial interconnects |
JP2015192200A (ja) | 2014-03-27 | 2015-11-02 | 富士通株式会社 | 受信回路 |
JP6597295B2 (ja) * | 2015-12-25 | 2019-10-30 | 富士通株式会社 | 受信器及びその制御方法 |
US20230095927A1 (en) * | 2020-03-02 | 2023-03-30 | Lg Electronics Inc. | Signal processing device, and image display device comprising same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4298983A (en) | 1978-10-27 | 1981-11-03 | Kokusai Denshin Denwa Kabushiki Kaisha | Automatic equalization system in FM communication circuit |
AR241298A1 (es) * | 1985-10-03 | 1992-04-30 | Siemens Ag | Ecualizador transversal adaptivo . |
US5854717A (en) * | 1995-09-29 | 1998-12-29 | Seagate Technology, Inc. | Self-synchronization in a magnetic recording channel utilizing time-domain equalization |
EP1164695B1 (en) | 2000-06-13 | 2006-09-06 | STMicroelectronics S.r.l. | Circuit for detecting distortion in an amplifier, in particular an audio amplifier |
US7266159B2 (en) * | 2002-03-08 | 2007-09-04 | Andrew Corporation | Frequency-dependent magnitude pre-distortion on non-baseband input signals for reducing spurious emissions in communication networks |
KR100519333B1 (ko) | 2002-12-30 | 2005-10-07 | 엘지전자 주식회사 | 반송파 복구 장치 |
JP4455015B2 (ja) * | 2003-11-07 | 2010-04-21 | Necエレクトロニクス株式会社 | キャンセラ回路及び制御方法 |
US7295605B2 (en) * | 2004-02-20 | 2007-11-13 | Fujitsu Limited | Adaptive equalizer with DC offset compensation |
WO2005086346A1 (en) * | 2004-03-02 | 2005-09-15 | Tc Electronic A/S | Fast filtering means and filtering and decimation methods |
JP4331641B2 (ja) * | 2004-04-09 | 2009-09-16 | 富士通株式会社 | 等化回路を有する受信回路 |
US7801208B2 (en) * | 2006-05-30 | 2010-09-21 | Fujitsu Limited | System and method for adjusting compensation applied to a signal using filter patterns |
US7636408B2 (en) | 2006-06-01 | 2009-12-22 | Sun Microsystems, Inc. | Reliable startup and steady-state of estimation based CDR and DFE |
US8503519B2 (en) | 2008-06-20 | 2013-08-06 | Fujitsu Limited | Detecting residual ISI components using two data patterns |
US8229020B2 (en) | 2009-03-23 | 2012-07-24 | Oracle America, Inc. | Integrated equalization and CDR adaptation engine with single error monitor circuit |
-
2011
- 2011-02-14 US US13/027,262 patent/US8995520B2/en active Active
-
2012
- 2012-01-20 EP EP12151865.8A patent/EP2487848B1/en active Active
- 2012-02-14 JP JP2012029780A patent/JP5834983B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US8995520B2 (en) | 2015-03-31 |
EP2487848B1 (en) | 2016-12-07 |
JP2012170078A (ja) | 2012-09-06 |
EP2487848A2 (en) | 2012-08-15 |
US20120207203A1 (en) | 2012-08-16 |
EP2487848A3 (en) | 2015-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5853751B2 (ja) | 判定帰還型等化器を用いた受信機のためのクロック回復回路 | |
JP5834984B2 (ja) | 適応位相等化のためのシステム及び方法 | |
US11115247B2 (en) | Methods and circuits for asymmetric distribution of channel equalization between devices | |
US8831142B2 (en) | Adaptive cancellation of voltage offset in a communication system | |
US20150381393A1 (en) | Adaptive Cancellation of Voltage Offset in a Communication System | |
US7940839B2 (en) | Fully adaptive equalization for high loss communications channels | |
JP2005531989A (ja) | 通信路を等化する方法および装置 | |
JP2015501589A5 (ja) | ||
US20150256364A1 (en) | Group delay based back channel post cursor adaptation | |
US8208529B2 (en) | Equalization apparatus and method of compensating distorted signal and data receiving apparatus | |
JP5834983B2 (ja) | 線形等化器において送信データ信号の位相歪みを補償する方法及び線形等化器 | |
US9426004B1 (en) | Method for reducing jitter in receivers | |
US8611451B1 (en) | Precoder coefficient optimization method and apparatus for communications systems | |
Dey et al. | Low-Latency Burst Error Detection and Correction in Decision-Feedback Equalization | |
Chien et al. | Adaptive two-stage equalisation and FEXT cancellation architecture for 10GBASE-T system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141007 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150910 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151006 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151019 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5834983 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |