KR20230065480A - 데이터 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로, 및 이를 포함하는 메모리 장치, 및 이의 동작 방법 - Google Patents

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Abstract

본 개시의 실시 예에 따른 보상 회로는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하고, 제1 비트 스트림으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하고, 그리고 제1 내지 제2M 패턴들의 일치하는 횟수를 카운트한 값에 대응하는 제1 내지 제2M 카운트 값들을 포함하는 제1 패턴 스트림을 생성하도록 구성된 데이터 분석기, 및 제1 패턴 스트림에 기초하여, 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들 서로 균등해지도록 제1 내지 제2M 보상 값들을 결정하도록 구성된 보상 계산기를 포함하고, N은 자연수이고, M은 N보다 작은 자연수이다.

Description

데이터 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로, 및 이를 포함하는 메모리 장치, 및 이의 동작 방법{COMPENSATION CIRCUIT FOR ADJUSTING A RATIO BETWEEN THE NUMBER OF TIMES DATA PATTERNS MATCH, AND A MEMORY DEVICE INCLUDING THE SAME, AND A METHOD OF OPERATING THE SAME}
본 개시는 보상 회로에 관한 것으로, 좀 더 상세하게는 데이터 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로에 관한 것이다.
전자 장치들은 채널(예를 들어, 신호 라인)을 통해 다른 전자 장치와 전기적인 신호를 전달함으로써, 정보를 교환한다. 전자 장치들 사이에서 송수신되는 신호들에서, 채널의 응답 특성에 의해 신호 왜곡이 발생한다. 이러한 신호 왜곡을 보상하기 위하여, 다양한 방식의 이퀄라이저가 사용되고 있다.
일 예로서, 신호 왜곡을 보상하기 위하여, 결정 궤환 이퀄라이저(DFE; Decision Feedback Equalizer)가 전자 장치의 수신단에서 사용된다. 그러나, 비트 스트림 내의 데이터 패턴 간의 비율이 일정하지 않고 어느 하나의 데이터 패턴에 치우치게 되면 결정 궤환 이퀄라이저가 정상적으로 동작하지 못할 수 있다. 또한, 결정 궤환 이퀄라이저의 오동작으로 인하여 발생된 에러는 이후 수신되는 데이터에 영향을 주기 때문에, 연속적인 에러가 발생하는 문제점이 있다.
본 개시의 목적은 데이터 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로, 및 이를 포함하는 메모리 장치, 및 이의 동작 방법을 제공하는 데 있다.
본 개시의 실시 예에 따른 보상 회로는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하고, 상기 제1 비트 스트림으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하고, 그리고 상기 제1 내지 제2M 패턴들의 일치하는 횟수를 카운트한 값에 대응하는 제1 내지 제2M 카운트 값들을 포함하는 제1 패턴 스트림을 생성하도록 구성된 데이터 분석기, 및 상기 제1 패턴 스트림에 기초하여, 상기 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 서로 균등해지도록 상기 제1 내지 제2M 보상 값들을 결정하도록 구성된 보상 계산기를 포함하고, N은 자연수이고, M은 N보다 작은 자연수이다.
본 개시의 실시 예에 따른 이퀄라이저 회로는 외부로부터 수신 신호를 수신하고, DFE 계수들에 기초하여 상기 수신 신호의 인터-심볼 간섭(ISI)을 제거하여 등화 신호를 출력하도록 구성된 DFE(Decision Feedback Equalizer), 상기 등화 신호에 기초하여 제1 내지 제N 비트들을 포함하는 비트 스트림 및 제1 내지 제N 비트들을 포함하는 에러 비트 스트림을 생성하도록 구성된 병렬화기, 상기 에러 비트 스트림의 상기 제1 내지 제N 비트들 각각의 출력 시점을 조정하도록 구성된 플립 플롭, 상기 비트 스트림에 기초하여 제1 내지 제2M 보상 값들을 포함하는 보상 스트림을 생성하도록 구성된 보상 회로, 및 상기 보상 회로로부터 수신된 상기 보상 스트림 및 상기 비트 스트림, 및 상기 플립 플롭으로부터 수신된 상기 에러 비트 스트림에 기초하여 상기 DFE 계수들을 생성하고, 상기 DFE 계수들을 상기 DFE로 출력하도록 구성된 DFE 계수 계산기를 포함하되, 상기 보상 회로는: 상기 비트 스트림으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하고, 그리고 상기 제1 내지 제2M 패턴들의 일치하는 횟수를 카운트한 값에 대응하는 제1 내지 제2M 카운트 값들을 포함하는 패턴 스트림을 생성하도록 구성된 데이터 분석기, 상기 패턴 스트림을 저장하도록 구성된 패턴 테이블, 및 상기 데이터 분석기로부터 수신된 상기 패턴 스트림에 기초하여, 상기 제1 내지 제2M 카운트 값들 및 상기 제1 내지 제2M 보상 값들을 각각 곱한 값들이 서로 균등해지도록 상기 제1 내지 제2M 보상 값들을 결정하도록 구성된 보상 계산기를 포함하고, N은 자연수이고, M은 N보다 작은 자연수이다.
본 개시의 실시 예에 따른 보상 회로의 동작 방법은 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하는 단계, 상기 제1 비트 스트림으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하는 단계, 상기 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트한 값에 대응하는 제1 내지 제2M 카운트 값들을 포함하는 제1 패턴 스트림을 생성하는 단계, 및 상기 제1 패턴 스트림에 기초하여, 상기 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 균등해지도록, 상기 제1 내지 제2M 보상 값들을 결정하는 단계를 포함하되, N은 자연수이고, M은 N보다 작은 자연수이다.
본 개시의 일 실시 예에 따르면, 패턴들이 일치하는 횟수 간의 비율을 조정하는 보상 회로, 및 이를 포함하는 메모리 장치, 및 이의 동작 방법이 제공된다.
본 개시의 일 실시 예에 따르면, 패턴들이 일치하는 횟수 간의 비율을 조정함으로써, 수신 신호의 왜곡을 보상함으로써 메모리 장치의 정확도 및 처리 속도가 향상될 수 있다.
도 1은 본 개시의 실시 예에 따른 전자 시스템의 블록도이다.
도 2a는 도 1의 송신 신호를 도시하는 그래프이다.
도 2b는 도 1의 수신 신호를 도시하는 그래프이다.
도 3은 일반적인 이퀄라이저 회로를 구체화한 블록도이다.
도 4는 본 개시의 실시 예에 따른 이퀄라이저 회로를 구체화한 블록도이다.
도 5는 본 개시의 실시 예에 따른 도 4의 DFE를 구체화한 블록도이다.
도 6은 본 개시의 실시 예에 따른 도 4의 보상 회로를 구체화한 블록도이다.
도 7은 본 개시의 실시 예에 따른 도 6의 보상 계산기의 동작을 구체화한 순서도이다.
도 8은 본 개시의 실시 예에 따른 도 6의 보상 계산기의 동작을 구체화한 순서도이다.
도 9는 본 개시의 실시 예에 따른 도 4의 보상 회로를 구체화한 블록도이다.
도 10은 본 개시의 실시 예에 따른 도 6의 데이터 분석기의 동작을 설명하는 도면이다.
도 11은 본 개시의 실시 예에 따른 보상 값들에 기초하여 생성된 DFE 계수를 설명하는 그래프이다.
도 12는 본 개시의 실시 예에 따른 도 6의 보상 회로의 동작을 구체화한 순서도이다.
도 13은 본 개시의 실시 예에 따른 시스템의 블록도를 도시한다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.
도 1은 본 개시의 실시 예에 따른 전자 시스템의 블록도이다. 도 1을 참조하면, 전자 시스템(10)은 송신 장치(11) 및 수신 장치(12)를 포함할 수 있다. 송신 장치(11)는 채널(CH)을 통해 수신 장치(12)로 송신 신호(TS)을 송신할 수 있다.
수신 장치(12)는 수신 드라이버(RX), 및 이퀄라이저 회로(100)를 포함할 수 있다. 수신 드라이버(RX)는 채널(CH)을 통해 송신 장치(11)로부터 전송된 송신 신호(TS)를 수신하여 수신 신호(RS)를 출력할 수 있다. 송신 신호(TS)는 채널(CH)을 경유하는 동안, 채널(CH)의 응답 특성으로 인하여 왜곡될 수 있다. 즉, 수신 드라이버(RX)는 채널(CH) 및 잡음(Noise)에 의해 왜곡된 송신 신호(TS)를 수신하여 수신 신호(RS)를 출력할 수 있다. 다시 말해서, 수신 신호(RS)는 송신 신호(TS)에 채널(CH)의 응답 특성이 반영된 신호일 수 있다.
이퀄라이저 회로(100)는 수신 신호(RS)의 인터-심볼 간섭을 제거함으로써, 수신 신호(RS)의 신호 왜곡을 보상할 수 있다. 이퀄라이저 회로(100)가 수신 신호(RS)의 신호 왜곡을 보상함에 따라, 수신 장치(12)는 왜곡되지 않은 신호에 기초하여 동작할 수 있다.
일 실시 예에서, 송신 장치(11) 및 수신 장치(12) 각각은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 장치일 수 있다. 또는 송신 장치(11) 및 수신 장치(12)는 하나의 사용자 장치에 포함된 다양한 하드웨어 구성들, 예를 들어, 프로세서, 메모리 장치, 저장 장치, 또는 제어 장치일 수 있다.
도 2a는 도 1의 송신 신호를 도시하는 그래프이다. 도 1 및 도 2a를 참조하면, 송신 장치(11)가 수신 장치(12)로 송신하는 송신 신호(TS)가 도시된다. 가로 축은 시간을 나타낸다. 세로 축은 전압을 나타낸다.
일 실시 예에서, 송신 신호(TS)는 시점(t0) 및 시점(t1) 사이에서 로직 로우 레벨에 대응하는 전압을 갖고, 시점(t1) 및 시점(t2) 사이에서 로직 로우 레벨에 대응하는 전압을 갖고, 시점(t2) 및 시점(t3) 사이에서 로직 하이 레벨에 대응하는 전압을 갖고, 시점(t3) 및 시점(t4) 사이에서 로직 로우 레벨에 대응하는 전압을 가질 수 있다.
도 2b는 도 1의 수신 신호를 도시하는 그래프이다. 도 1 및 도 2b를 참조하면, 수신 장치(12)가 송신 장치(11)로부터 수신하는 수신 신호(RS)가 도시된다. 가로 축은 시간을 나타낸다. 세로 축은 전압을 나타낸다.
송신 신호(TS)가 송신 장치(11)로부터 채널(CH)을 통해 수신 장치(12)로 송신되는 동안, 채널(CH)의 특성에 의해 송신 신호(TS)가 왜곡될 수 있다. 또한, 송신 신호(TS)의 시점(t0) 및 시점(t1) 사이에서의 신호는 시점(t2) 및 시점(t3) 사이에서의 신호에 영향을 줄 수 있고, 시점(t1) 및 시점(t2) 사이에서의 신호는 시점(t2) 및 시점(t3) 사이에서의 신호에 영향을 줄 수 있다. 이에 따라, 송신 시간(T) 이후에 수신 드라이버(RX)가 출력하는 수신 신호(RS)는 송신 신호(TS)와 다른 파형을 가질 수 있다.
일 실시 예에서, 수신 신호(RS)는 시점(T+t0) 및 시점(T+t1) 사이의 시점(a2)에서 전압(V2)을 갖고, 시점(T+t1) 및 시점(T+t2) 사이의 시점(a1)에서 전압(V1)을 갖고, 시점(T+t2) 및 시점(T+t3) 사이의 시점(a0)에서 전압(V0)을 가질 수 있다. 예를 들어, 시점들(a2, a1, a0) 각각은 수신 장치(12)가 수신 신호(RS)의 전압 레벨을 측정하는 시점일 수 있다.
일 실시 예에서, 시점(a0)은 메인 커서, 시점(a1)은 제1 포스트 커서, 시점(a2)는 제2 포스트 커서로 지칭될 수 있다. 메인 커서는 현재 수신 장치(12)가 수신 신호(RS)의 전압 레벨을 데이터를 측정하는 시점일 수 있다. 제1 포스트 커서 및 제2 포스트 커서는 메인 커서보다 앞선 시점일 수 있다.
일 실시 예에서, 시점(a0)에서의 전압(V0)의 크기는 메인 커서 성분으로 지칭될 수 있다. 시점(a1)에서의 전압(V1)의 크기는 제1 포스트 커서 성분으로 지칭될 수 있다. 시점(a2)에서의 전압(V2)의 크기는 제2 포스트 커서 성분으로 지칭될 수 있다. 메인 커서 성분은 제1 포스트 커서 성분 및 제2 포스트 커서 성분으로부터 영향을 받을 수 있다.
일 실시 예에서, 제1 포스트 커서 및 제2 포스트 커서 중 메인 커서에 영향을 크게 주는 커서를 도미넌트 커서로 지칭할 수 있다. 예를 들어, 제1 포스트 커서(a1)의 전압(V1)의 크기가 제2 포스트 커서(a2)에서의 전압(V2)보다 큰 것에 기초하여, 제1 포스트 커서(a1)를 도미넌트 커서로 지칭할 수 있다.
도 2a 및 도 2b에서 상술된 바와 같이, 신호들이 채널(CH)을 통해 송신되는 동안, 신호들의 파형은 의도되지 않게 왜곡될 수 있다. 송신 신호(TS)가 왜곡되면, 잘못된 데이터가 송신 장치(11) 및 수신 장치(12) 사이에서 교환될 수 있고, 이에 따라, 송신 장치(11) 및 수신 장치(12)의 동작들에 오류가 발생할 수 있다. 이를 방지하기 위해, 이퀄라이저 회로(100)는 제1 포스트 커서 성분 및 제2 포스트 커서 성분을 제거함으로써, 수신 신호(RS)의 인터-심볼 간섭을 제거할 수 있다.
도 2a 및 2b에서, 설명의 편의를 위해, 메인 커서에 영향을 주는 제1 포스트 커서 및 제2 포스트 커서를 설명하였으나, 이와 다르게 3개 이상의 포스트 커서들이 메인 커서에 영향을 줄 수 있다.
도 3은 일반적인 이퀄라이저 회로를 구체화한 블록도이다. 도 3을 참조하면, 이퀄라이저 회로(EQC)는 DFE(110), 병렬화기(120), 및 DFE 계수 계산기(130)를 포함할 수 있다.
이퀄라이저 회로(EQC)는 제1 포스트 커서 성분 및 제2 포스트 커서 성분을 제거하기 위해, 제1 포스트 커서 성분에 대응하는 계수에 수렴하는 제1 DFE 계수 및 제2 포스트 커서 성분에 대응하는 계수에 수렴하는 제2 DFE 계수를 생성할 수 있다. 이퀄라이저 회로(EQC)는 트레이닝 동작을 통해, 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수에 수렴하도록 제1 DFE 계수를 증가시키거나 감소시킬 수 있다. 또한, 이퀄라이저 회로(EQC)는 트레이닝 동작을 통해, 제2 DFE 계수가 제2 포스트 커서 성분에 대응하는 계수에 수렴하도록 제2 DFE 계수를 증가시키거나 감소시킬 수 있다.
DFE(Decision Feedback Equalizer)(110)는 DFE 계수들(ECF) 및 수신 신호(RS)에 기초하여 등화 신호(ES)를 생성할 수 있다. DFE(110)는 등화 동작을 통해 수신 신호(RS)의 왜곡된 파형을 보상할 수 있다. 예를 들어, DFE(110)는 DFE 계수들(ECF)에 기초하여 수신 신호(RS)의 제1 포스트 커서 성분 및 제2 포스트 커서 성분을 제거할 수 있다. DFE 계수들(ECF)은 제1 DFE 계수 및 제2 DFE 계수들을 포함할 수 있다.
일 실시 예에서, DFE(110)는 제1 DFE 계수 및 제2 DFE 계수에 기초하여, 제1 포스트 커서 성분 및 제2 포스트 커서 성분을 제거할 수 있다. 이에 대한 보다 자세한 설명은 도 5에서 후술될 것이다.
병렬화기(120)는 등화 신호(ES)를 병렬화(Deserialize)함으로써, 비트 스트림(BS) 및 에러 비트 스트림(EBS)을 생성할 수 있다. 비트 스트림(BS)은 등화 신호(ES)의 전압 레벨이 로직 로우 레벨 또는 로직 하이 레벨에 대응하는지에 대한 정보를 포함할 수 있다. 비트 스트림(BS)은 제1 내지 제N 비트들을 포함할 수 있다. N은 자연수이다. 예를 들어, N은 40일 수 있다.
에러 비트 스트림(EBS)은 등화 신호(ES)의 전압 레벨이 기준 전압 레벨보다 큰지 또는 기준 전압 레벨보다 작은지에 대한 정보를 포함할 수 있다. 기준 전압 레벨은 메인 커서 성분에 대응될 수 있다. 에러 비트 스트림(EBS)은 제1 내지 제N 비트들을 포함할 수 있다. N은 자연수이다. 예를 들어, N은 40일 수 있다.
DFE 계수 계산기(130)는 비트 스트림(BS) 및 에러 비트 스트림(EBS)에 기초하여 DFE 계수들(ECF)을 생성할 수 있다. DFE 계수 계산기(130)는 메인 커서에 영향을 주는 포스트 커서들에 대응하는 DFE 계수들(ECF)을 생성할 수 있다.
일 실시 예에서, DFE 계수 계산기(130)는 SS-LMS(Sign-Sign Least Mean Square) 알고리즘에 기초하여, 트레이닝 동작을 수행할 수 있다. DFE 계수 계산기(130)는 비트 스트림(BS) 및 에러 비트 스트림(EBS)에 기초하여 DFE 계수를 증가시킬지 감소시킬지 결정할 수 있다.
Figure pat00001
수학식 1은 DFE 계수 계산기(130)가 DFE 계수를 계산하기 위해 사용되는 SS-LMS 수식이다. Ck(i+1)는 i+1번째로 트레이닝된 제k DFE 계수이다. Ck(i)는 i번째로 트레이닝 된 제k DFE 계수이다. sgn(d(i-k))(이하, 제1 함수)는 비트 스트림(BS) 내에서 제k 포스트 커서에 대응하는 비트의 로직 레벨이 로직 하이 레벨이면 결과값은 '1'이고, 제k 포스트 커서에 대응하는 비트의 로직 레벨이 로직 로우 레벨이면 결과값은 '-1'인 함수이다. sgn(e(i))(이하, 제2 함수)는 에러 비트 스트림(EBS) 내에서 메인 커서에 대응하는 비트의 전압이 기준 전압보다 크면 결과 값은 '1'이고, 메인 커서에 대응하는 비트의 전압이 기준 전압보다 작으면 결과 값은 '-1'인 함수이다.
DFE 계수 계산기(130)는 비트 스트림(BS) 내의 데이터 패턴의 카운트 값들의 비율이 균등한 경우에, 수학식 1을 통해 DFE 계수들(ECF) 각각이 목표하는 계수로 수렴하도록 트레이닝 동작을 수행할 수 있다. 데이터 패턴은 이퀄라이저 회로(EQC)가 신호 왜곡을 보상하기 위한 단위일 수 있다. 데이터 패턴이 3개의 비트들을 포함하면, 도 2b에 도시된 바와 같이, 메인 커서는 제1 포스트 커서 및 제2 포스트 커서의 영향을 받을 수 있다.
데이터 패턴은 비트 스트림(BS)이 갖는 M-비트들의 집합일 수 있다. 일 실시 예에서, M은 자연수이고, M은 N보다 작을 수 있다. 예를 들어, M이 '2'인 경우, 비트 스트림(BS)은 패턴 값 '00'에 대응하는 제1 패턴, 패턴 값 '01'에 대응하는 제2 패턴, 패턴 값 '10'에 대응하는 제3 패턴, 패턴 값 '11'에 대응하는 제4 패턴 중 적어도 하나를 가질 수 있다.
비트 스트림(BS) 내의 데이터 패턴의 카운트 값들의 비율이 균등하면, DFE 계수 계산기(130)는 DFE 계수들(ECF) 각각이 목표하는 계수로 수렴하도록 트레이닝 동작을 수행할 수 있다. 예를 들어, 비트 스트림(BS)이 제1 패턴을 10개, 제2 패턴을 10개, 제3 패턴을 10개, 그리고 제4 패턴을 10개를 가지면, DFE 계수 계산기(130)는 DFE 계수들(ECF) 각각이 목표하는 계수로 수렴하도록 트레이닝 동작을 수행할 수 있다.
그러나, 비트 스트림(BS) 내의 데이터 패턴의 카운트 값들의 비율이 균등하지 않으면, DFE 계수 계산기(130)의 트레이닝 동작을 통해, DFE 계수들(ECF) 각각이 목표하는 계수로 수렴하지 않을 수 있다. 예를 들어, 비트 스트림(BS)이 제1 패턴을 0개, 제2 패턴을 20개, 제3 패턴을 20개, 제4 패턴을 0개를 가지면, DFE 계수들(ECF) 각각은 목표하는 계수로 수렴하지 않을 수 있다.
예를 들어, 메인 커서가 제1 포스트 커서 및 제2 포스트 커서로부터 영향을 받는 경우, DFE 계수 계산기(130)는 수학식 1에 기초하여 제1 DFE 계수 및 제2 DFE 계수를 생성할 수 있다. 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수보다 작을 경우, DFE 계수 계산기(130)는 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수로 수렴하도록 제1 DFE 계수를 증가시키고, 제2 DFE 계수는 유지되도록 트레이닝 동작을 수행할 수 있다.
DFE 계수 계산기(130)는 '111'의 패턴 값을 갖는 제1 케이스, '011'의 패턴 값을 갖는 제2 케이스, '101'의 패턴 값을 갖는 제3 케이스, '001'의 패턴 값을 갖는 제4 케이스에 따라 제1 DFE 계수를 증가시킬지 감소할지 결정할 수 있다.
제1 케이스에서, 제1 DFE 계수의 경우, 제1 함수는 '1'을 갖고, 제2 함수는 '1'을 가질 수 있다. 제1 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제1 DFE 계수가 증가해야 함을 의미할 수 있다. 제2 DFE 계수의 경우 제1 함수는 '1'을 갖고, 제2 함수는 '1'을 가질 수 있다. 제2 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제2 DFE 계수가 증가해야 함을 의미할 수 있다.
제2 케이스에서, 제1 DFE 계수의 경우, 제1 함수는 '1'을 갖고, 제2 함수는 '1'을 가질 수 있다. 제1 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제1 DFE 계수가 증가해야 함을 의미할 수 있다. 제2 DFE 계수의 경우, 제1 함수는 '-1'을 갖고, 제2 함수는 '1'을 가질 수 있다. 제2 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제2 DFE 계수가 감소해야 함을 의미할 수 있다.
제3 케이스에서, 제1 DFE 계수의 경우, 제1 함수는 '-1'을 갖고, 제2 함수는 '-1'을 가질 수 있다. 제1 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제1 DFE 계수가 증가해야 함을 의미할 수 있다. 제2 DFE 계수의 경우, 제1 함수는 '1'을 갖고, 제2 함수는 '-1'을 가질 수 있다. 제2 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제2 DFE 계수가 감소해야 함을 의미할 수 있다.
제4 케이스에서, 제1 DFE 계수의 경우, 제1 함수는 '-1'을 갖고, 제2 함수는 '-1'을 가질 수 있다. 제1 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제1 DFE 계수가 증가해야 함을 의미할 수 있다. 제2 DFE 계수의 경우, 제1 함수는 '-1'을 갖고, 제2 함수는 '-1'을 가질 수 있다. 제2 포스트 커서의 성분에 대응하는 계수에 수렴하기 위해, 제2 DFE 계수가 증가해야 함을 의미할 수 있다.
상술된 바와 같이, 비트 스트림(BS)의 제1 케이스, 제2 케이스, 제3 케이스 및 제4 케이스의 카운트 값이 서로 균등할 경우, 제1 DFE 계수는 계속해서 증가하고, 제2 DFE 계수는 유지될 것이다. 이 후 상기 케이스에서 제1 DFE계수 또는 제2 DFE계수의 제1함수 또는 제2 함수의 값이 달라지면서 제1 DFE계수와 제2 DFE계수는 증가 또는 감소하며, 결과적으로 제1 DFE계수는 대응하는 전압이 제1 포스트 커서 성분에 수렴하고, 제2 DFE계수는 대응하는 전압이 제2 포스트 커서 성분에 수렴할 것이다. 그러나, 비트 스트림(BS)의 제1 케이스, 제2 케이스, 제3 케이스 및 제4 케이스의 카운트 값이 서로 균등하지 않으면, 제1 DFE 계수는 제1 포스트 커서 성분에 대응하는 계수가 아닌 다른 값으로 수렴할 수 있고, 제2 DFE 계수는 제2 포스트 커서 성분에 대응하는 계수가 아닌 다른 값으로 수렴할 수 있다.
제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수가 아닌 다른 값으로 수렴하게 되면, DFE(110)는 제1 포스트 커서 성분을 제대로 제거하지 못하게 될 수 있다. 또한, 제2 DFE 계수가 제2 포스트 커서 성분에 대응하는 계수가 아닌 다른 값으로 수렴하게 되면, DFE(110)는 제2 포스트 커서 성분을 제대로 제거하지 못하게 될 수 있다. 이에 따라, 이퀄라이저 회로(EQC)는 수신 신호의 왜곡된 부분을 제대로 보상하지 못할 수 있다. 즉, 수신 신호의 왜곡된 부분을 제대로 보상하기 위해서, 비트 스트림(BS)의 균등하지 않은 데이터 패턴의 카운트 값들이 서로 균등해지도록 데이터 패턴의 카운트 값들을 조정할 필요가 있다.
이퀄라이저 회로(EQC)는 비트 스트림(BS) 내에서 카운트 임계 값을 초과하는 데이터 패턴에 대해 일치하는 횟수를 카운트하지 않음으로써, 비트 스트림(BS)의 데이터 패턴의 비율을 조정할 수 있다. 다만, 이퀄라이저 회로(EQC)가 카운트 임계 값을 초과하는 데이터 패턴에 대해 일치하는 횟수를 카운트하지 않음에 따라, 비트 스트림(BS)내에서 DFE 계수들(ECF)을 생성하는데 사용되지 않는 패턴들이 있을 수 있다. 이에 따라, 모든 데이터 패턴이 누적 임계 값 만큼 들어오기를 기다리다가 DFE 계수들(ECF)이 목표하는 계수들로 수렴하지 않을 수 있고, 목표하는 계수들로 수렴하더라도 수렴 시간이 오래 걸릴 수 있다.
또한, DFE(110)가 목표하는 계수들로 수렴하지 않는 DFE 계수들(ECF) 및 수신 신호(RS)에 기초하여 등화 신호(ES)를 생성하면, 등화 신호(ES)의 아이 패턴(eye patter)에서 데이터 아이(data eye)들이 닫힐 수 있다. 즉, 등화 신호(ES)의 데이터를 정확하게 판별하기 어려울 수 있다.
도 4는 본 개시의 실시 예에 따른 이퀄라이저 회로를 구체화한 블록도이다. 도 4를 참조하면, 이퀄라이저 회로(100)는 DFE(110), 병렬화기(120), DFE 계수 계산기(130), 보상 회로(140), 및 플립 플롭(150)을 포함할 수 있다. 이퀄라이저 회로(100)는 도 1의 이퀄라이저 회로(100)에 대응할 수 있다. DFE(110), 병렬화기(120), 및 DFE 계수 계산기(130)는 도 3의 DFE(110), 병렬화기(120), 및 DFE 계수 계산기(130)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
병렬화기(120)는 비트 스트림(BS)을 보상 회로(140)로 출력할 수 있다. 일 실시 예에서, 병렬화기(120)는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 보상 회로(140)로 출력하고, 제N+1 내지 제2N 비트들을 포함하는 제2 비트 스트림을 보상 회로(140)로 출력할 수 있다.
병렬화기(120)는 에러 비트 스트림(EBS)을 플립 플롭(150)으로 출력할 수 있다. 일 실시 예에서, 병렬화기(120)는 제1 내지 제N 비트들을 포함하는 제1 에러 비트 스트림을 플립 플롭(150)으로 출력하고, 제N+1 내지 제2N 비트들을 포함하는 제2 에러 비트 스트림을 플립 플롭(150)으로 출력할 수 있다.
보상 회로(140)는 비트 스트림(BS)으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들을 분석할 수 있다. 일 실시 예에서, 보상 회로(140)는 비트 스트림(BS)으로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하여 제1 내지 제2M 카운트 값들을 생성할 수 있다.
보상 회로(140)는 제1 내지 제2M 카운트 값들에 기초하여 제1 내지 제2M 보상 값들을 생성할 수 있다. 보상 회로(140)는 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 균등해지도록, 제1 내지 제2M 보상 값들을 생성할 수 있다. 일 실시 예에서, 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 균등한 것은, 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 서로 동일한 것을 의미할 수 있다.
보상 회로(140)는 제1 내지 제2M 보상 값들에 기초하여 제1 내지 제N 인덱스들을 포함하는 보상 배열(CA)을 생성할 수 있다. 보상 배열(CA)의 제1 내지 제N 인덱스들 각각은 제1 내지 제2M 보상 값들 중 하나를 가질 수 있다. 일 실시 예에서, 보상 배열(CA)은 2차원 배열의 구조를 가질 수 있다. 보상 회로(140)에 대한 보다 자세한 설명은 도 6에서 후술될 것이다.
플립 플롭(150)은 병렬화기(120)로부터 에러 비트 스트림(EBS)을 수신하고, 수신된 에러 비트 스트림(EBS)을 DFE 계수 계산기(130)로 출력할 수 있다. 플립 플롭(150)은 에러 비트 스트림(EBS)의 제1 내지 제N 비트들 각각의 출력 시점이 보상 회로(140)의 비트 스트림(BS)의 제1 내지 제N 비트들 각각의 출력 시점과 동일하도록, 에러 비트 스트림(EBS)의 제1 내지 제N 비트들 각각의 출력 시점을 조정할 수 있다. 예를 들어, 플립 플롭(150)은 직렬로 연결된 복수의 플립 플롭들로 구현될 수 있다.
플립 플롭(150)은 에러 비트 스트림(EBS)의 제1 내지 제N 비트들 각각의 출력 시점이 보상 회로(140)의 보상 배열(CA)의 제1 내지 제N 인덱스들 각각의 출력 시점과 동일하도록, 에러 비트 스트림(EBS)의 제1 내지 제N 비트들 각각의 출력 시점을 조정할 수 있다.
DFE 계수 계산기(130)는 비트 스트림(BS), 보상 배열(CA), 및 에러 비트 스트림(EBS)에 기초하여 DFE 계수들(ECF)을 생성할 수 있다. 일 실시 예에서, DFE 계수 계산기(130)는 SS-LMS(Sign-Sign LMS) 알고리즘에 기초하여, 트레이닝 동작을 수행할 수 있다. DFE 계수 계산기(130)는 비트 스트림(BS), 보상 배열(CA), 및 에러 비트 스트림(EBS)에 DFE 계수를 증가시킬지 또는 감소시킬지 결정할 수 있다.
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수학식 2는 DFE 계수 계산기(130)가 DFE 계수를 계산하기 위해 사용되는 수식이다. Ck(i+1)는 i+1번째로 트레이닝된 제k DFE 계수이다. Ck(i)는 i번째로 트레이닝 된 제k DFE 계수이다. CA[j]는 보상 배열(CA)의 제j 인덱스가 갖는 보상 값이다.
상술된 바와 같이, DFE 계수 계산기(130)가 제1 내지 제2M 보상 값들을 고려함에 따라, 제1 내지 제2M 보상 값들 각각 및 제1 내지 제2M 카운트 값들 각각의 곱이 균등해질 수 있다. 즉, DFE 계수 계산기(130)는 비트 스트림(BS)의 패턴간의 비율이 조정된 것에 기초하여, DFE 계수들(ECF)을 생성할 수 있다.
또한, DFE 계수 계산기(130)가 카운트 임계 값을 초과하는 데이터 패턴에 대해 일치하는 횟수를 카운트하지 않는 것이 아니라, 비트 스트림(BS) 내의 패턴들이 일치하는 횟수를 패턴 테이블에 저장함에 따라, 비트 스트림(BS) 내의 모든 데이터 패턴들이 DFE 계수들(ECF)을 생성하는데 사용될 수 있다. 이에 따라 DFE 계수들(ECF) 각각은 목표하는 계수들로 정확하게 수렴할 수 있고, 수렴하는 시간이 감소할 수 있다.
DFE(110)가 목표하는 계수들로 수렴한 DFE 계수들(ECF) 및 수신 신호(RS)에 기초하여 등화 신호(ES)를 생성하면, 등화 신호(ES)의 아이 오픈 상태가 개선될 수 있다. 아이 패턴(eye patter)에서 데이터 아이(data eye)들이 열릴 수 있다. 즉, 등화 신호(ES)의 데이터를 정확하게 판별할 수 있다.
도 5는 본 개시의 실시 예에 따라 도 4의 DFE의 예시적인 구성을 보여주는 블록도이다. DFE(110)는 제1 가산기(111), 슬라이서(Slicer)(112), 지연 버퍼들(113, 114, 115), 곱셈기들(116, 117, 118), 및 제2 가산기(119)를 포함할 수 있다.
제1 가산기(111)는 수신 신호(RS)의 신호 레벨에서 제2 가산기(119)로부터 출력되는 신호 레벨을 감산하여 감산 신호를 생성할 수 있다. 제1 가산기(111)는 감산 신호를 슬라이서(112)로 출력할 수 있다. 슬라이서(112)는 감산 신호에 대응하는 논리 값에 대한 결정(Decision)을 제공할 수 있다. 슬라이서(112)의 출력은 등화 신호(ES)로서 제공될 수 있고, 또한 지연 버퍼(113)로 피드백될 수 있다.
지연 버퍼들(113, 114, 115) 각각은 신호를 전달하는 타이밍을 지연시킬 수 있다. 지연 버퍼(113)는 슬라이서(112)의 출력의 전달을 지연시킬 수 있고, 지연 버퍼들(113, 114, 115)은 이전 지연 버퍼의 출력의 전달을 지연시킬 수 있다. 곱셈기들(116, 117, 118)은 지연 버퍼들(113, 114, 115)의 출력들과 DFE 계수들(r1, r2, rn)을 각각 곱할 수 있다. DFE 계수들(r1, r2, rn)은 도 4의 DFE 계수들(ECF)에 대응될 수 있다. 제2 가산기(119)는 곱셈기들(116, 117, 118)의 출력들을 더할 수 있다.
DFE 계수들(r1, r2, rn)은 각각 지연 버퍼들(113, 114, 115)의 출력들의 신호 레벨들이 얼마나 증가 또는 감소될지를 지시할 수 있다. 신호 레벨들이 조절되는 방향(즉, 증가 또는 감소) 및 신호 레벨들이 조절되는 양이 계수들(r1, r2, rn)에 기초하여 결정될 수 있다. 따라서, DFE 계수들(r1, r2, rn)에 따라, 등화 신호(ES)의 특성(예컨대, 파형, 아이 오픈 상태(Eye Open Status), 신호 레벨 등)도 변할 수 있다.
도 6은 본 개시의 실시 예에 따라 도 4의 보상 회로를 구체화한 블록도이다. 도 6을 참조하면, 보상 회로(140)는 데이터 분석기(141) 및 보상 계산기(142)를 포함할 수 있다.
데이터 분석기(141)는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림(BS1)을 수신할 수 있다. 일 실시 예에서, 제N 비트가 제1 비트보다 먼저 수신된 데이터일 수 있다. 제1 비트보다 먼저 수신된 제2 비트 및 제3 비트는 제1 비트에 영향을 줄 수 있다.
데이터 분석기(141)는 제1 비트 스트림(BS1)으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들을 분석할 수 있다. 예를 들어, M이 2이면, 제1 비트 스트림(BS1)의 데이터 패턴들은 패턴 값 '00'에 대응하는 제1 패턴(PT1), 패턴 값 '01'에 대응하는 제2 패턴(PT2), 패턴 값 '10'에 대응하는 제3 패턴(PT3), 패턴 값 '11'에 대응하는 제4 패턴(PT4) 중 하나일 수 있다. 제1 비트의 비트 값이 '1'이고 제2 비트의 비트 값이 '0'이면, 제1 비트에 대응되는 패턴은 제3 패턴(PT3)일 수 있다. 제2 비트의 비트 값이 '0'이고, 제3 비트의 비트 값이 '0'이면, 제2 비트에 대응되는 패턴은 제1 패턴(PT1)일 수 있다. 제N 비트에 대응되는 패턴은 제N 비트보다 먼저 또는 나중에 수신된 비트를 포함할 수 있다.
데이터 분석기(141)는 제1 비트 스트림(BS1)으로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 수 있다. 예를 들어, 제1 비트에 대응되는 패턴이 제3 패턴(PT3)인 것에 기초하여, 데이터 분석기(141)는 제3 패턴(PT3)의 카운트 값을 증가시킬 수 있다. 제2 비트에 대응되는 패턴이 제1 패턴(PT1)인 것에 기초하여, 데이터 분석기(141)는 제1 패턴(PT1)의 카운트 값을 증가시킬 수 있다.
일 실시 예에서, 데이터 분석기(141)는 카운트된 제1 내지 제2M 카운트 값들에 기초하여 제1 패턴 스트림(PS1)을 생성할 수 있다. 예를 들어, 제1 비트 스트림(BS1)으로부터 제1 패턴(PT1)과 일치하는 횟수가 20번이면 제1 카운트 값은 '20'일 수 있고, 제1 비트 스트림(BS1)으로부터 제2 패턴(PT2)과 일치하는 횟수가 6번이면 제2 카운트 값은 '6'일 수 있고, 제1 비트 스트림(BS1)으로부터 제3 패턴(PT3)과 일치하는 횟수가 3번이면 제3 카운트 값은 '3'일 수 있고, 제1 비트 스트림(BS1)으로부터 제4 패턴(PT4)과 일치하는 횟수가 0번이면 제4 카운트 값은 '0'일 수 있다.
데이터 분석기(141)는 제1 비트 스트림(BS1)에 대해 제1 내지 제2M 패턴들의 일치 여부를 판별할 때마다, 제1 내지 제N 아날로그 전압 레벨들에 기초하여 도미넌트 커서를 결정할 수 있다. 일 실시 예에서, 제1 비트 스트림(BS1)의 제1 내지 제N 비트들 각각은 제1 내지 제N 아날로그 전압 레벨들을 가질 수 있다.
도 2b를 참조하면, 3개의 비트들마다 신호 왜곡을 보상하는 경우, 제1 아날로그 전압 레벨은 메인 커서 성분(V0)이고, 제2 아날로그 전압 레벨은 제1 포스트 커서 성분(V1)이고, 제3 아날로그 전압 레벨은 제2 포스트 커서 성분(V2)일 수 있다.
데이터 분석기(141)는 제1 포스트 커서 성분(V1)이 제2 포스트 커서 성분(V2)보다 큰 것에 기초하여, 제1 포스트 커서가 도미넌트 커서에 대응되는 것으로 결정할 수 있다. 즉, 데이터 분석기(141)는 3개의 비트들마다 제1 내지 제2M 패턴들의 일치 여부를 판단할 때, 3개의 비트들 중 2번째 비트가 도미넌트 커서에 대응되는 것으로 결정할 수 있다. 다만, 데이터 분석기(141)는 복수의 포스트 커서들 중 메인 커서에 영향을 크게 주는 커서가 몇 번째 비트에 대응되는지에 대한 경향에 따라, 도미넌트 커서에 대응되는 비트를 변경할 수 있다.
데이터 분석기(141)는 제1 비트 스트림(BS1)에 대해 제1 내지 제2M 패턴들의 일치 여부를 판별할 때마다, 도미넌트 커서에 대응하는 비트가 제1 비트 값 또는 제2 비트 값을 갖는지 여부를 나타내는 비율을 계산할 수 있다. 일 실시 예에서, 제1 비트 값은 '1' 이고, 제2 비트 값은 '0'일 수 있다.
보상 계산기(142)는 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 균등해지도록, 제1 내지 제2M 보상 값들을 생성할 수 있다. 보상 계산기(142)가 제1 내지 제2M 패턴들 각각에 대응되는 제1 내지 제2M 보상 값들을 생성하는 것에 대한 보다 자세한 설명은 도 7 및 도 8에서 후술될 것이다.
일 실시 예에서, 보상 계산기(142)는 도미넌트 커서에 대응하는 비트가 제1 비트 값 또는 제2 비트 값을 갖는지 여부를 나타내는 비율을 더 고려하여, 제1 내지 제2M 보상 값들을 생성할 수 있다. 즉, 보상 계산기(142)는 제1 내지 제2M 보상 값들에 기초하여 도미넌트 커서에 대응하는 비트 중 제1 비트 값을 갖는 비트 및 제2 비트 값을 갖는 비트의 비율을 조정할 수 있다.
보상 계산기(142)가 도미넌트 커서에 대응하는 비트가 제1 비트 값 또는 제2 비트 값을 갖는지 여부를 나타내는 비율을 더 고려하여, 제1 내지 제2M 보상 값들을 생성하는 경우, DFE 계수들 각각은 목표하는 계수들로 정확하게 수렴할 수 있고, 수렴하는 시간도 감소할 수 있다. 특히 등장하는 데이터 패턴의 종류가 적을 때 도미넌트 커서를 고려하는 경우 DFE 계수들 각각은 목표하는 계수들로 효과적으로 수렴할 수 있다.
보상 계산기(142)는 제1 내지 제2M 보상 값들을 포함하는 제1 보상 스트림(CS1)을 생성할 수 있다. 제1 보상 스트림(CS1)은 제1 내지 제2M 패턴들 각각에 대응하는 제1 내지 제2M 보상 값들을 포함할 수 있다.
보상 계산기(142)는 제1 보상 스트림(CS1) 및 제1 비트 스트림(BS1)에 기초하여 제1 보상 배열(CA1)을 생성할 수 있다. 제1 보상 배열(CA1)은 제1 내지 제N 인덱스들을 포함할 수 있다. 제1 보상 배열(CA1)의 제1 내지 제N 인덱스들 각각은 제1 내지 제2M 보상 값들 중 하나를 가질 수 있다. 일 실시 예에서, 제1 보상 배열(CA1)은 2차원 배열의 구조를 가질 수 있다.
예를 들어, 제1 비트 스트림(BS1)의 제1 비트에 대응되는 패턴이 제3 패턴(PT3)인 경우, 제1 보상 배열(CA1)의 제1 인덱스는 제3 보상 값(CV3)을 가질 수 있다. 제1 비트 스트림(BS1)의 제2 비트 값에 대응되는 패턴이 제1 패턴(PT1)인 경우, 제1 보상 배열(CA1)의 제2 인덱스는 제1 보상 값(CV1)을 가질 수 있다.
도 7은 본 개시의 실시 예에 따른 도 6의 보상 계산기의 동작을 구체화한 순서도이다. 도 6 및 도 7을 참조하면, 보상 계산기(142)의 동작 방법이 설명된다.
S110 단계에서, 보상 계산기(142)는 제1 패턴 스트림(PS1)에 저장된 제1 내지 제2M 카운트 값들의 합이 누적 임계 값보다 작거나 같은지 여부를 결정할 수 있다. 누적 임계 값은, 제1 패턴 스트림(PS1)의 제1 내지 제2M 카운트 값들을 기반으로 제1 내지 제2M 보상 값들을 생성하기 위해, 제1 내지 제2M 카운트 값들의 합이 적어도 가져야 하는 값일 수 있다. 예를 들어, 제1 카운트 값이 '0'이고, 제2 카운트 값이 '20'이고, 제3 카운트 값이 '20'이고, 제4 카운트 값이 '0'이고, 누적 임계 값이 '50'이면, 보상 계산기(142)는 제1 패턴 스트림(PS1)에 저장된 제1 내지 제4 카운트 값들의 합이 누적 임계 값보다 작거나 같은 것으로 결정할 수 있다.
S120 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 어떤 카운트 값이 보상 임계 값을 초과하는지 결정할 수 있다. 보상 임계 값은 제1 내지 제2M 보상 값들을 생성하기 위해, 제1 내지 제2M 카운트 값이 적어도 가져야 하는 값일 수 있다. 제1 내지 제2M 카운트 값들 중 보상 임계 값을 초과하는 카운트 값에 대해 S121 단계를 수행할 수 있다. 제1 내지 제2M 카운트 값들 중 보상 임계 값보다 작거나 같은 카운트 값에 대해 S122 단계를 수행할 수 있다.
S121 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 보상 임계 값을 초과하는 카운트 값에 대응하는 보상 값에 제1 보상 계수를 적용할 수 있다. 예를 들어, 제1 카운트 값이 '0'이고, 제2 카운트 값이 '20'이고, 제3 카운트 값이 '20'이고, 제4 카운트 값이 '0'이고, 보상 임계 값이 '2'이면, 보상 계산기(142)는 제2 카운트 값에 대응하는 제2 보상 값에 제1 보상 계수를 적용하고, 제3 카운트 값에 대응하는 제3 보상 값에 제1 보상 계수를 적용할 수 있다.
S122 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 보상 임계 값보다 작거나 같은 카운트 값에 대응하는 보상 값에 제2 보상 계수를 적용할 수 있다. 예를 들어, 제1 카운트 값이 '0'이고, 제2 카운트 값이 '20'이고, 제3 카운트 값이 '20'이고, 제4 카운트 값이 '0'이고, 보상 임계 값이 '2'이면, 보상 계산기(142)는 제1 카운트 값에 대응하는 제1 보상 값에 제2 보상 계수를 적용하고, 제4 카운트 값에 대응하는 제4 보상 값에 제2 보상 계수를 적용할 수 있다. 제1 보상 계수는 제2 보상 계수보다 작을 수 있다. 예를 들어, 제1 보상 계수는 '1'이고, 제2 보상 계수는 '10'일 수 있다.
상술된 바와 같이, 보상 계산기(142)가 보상 임계 값을 초과하는 카운트 값에 대응하는 보상 값에 제1 보상 계수를 적용하고, 보상 임계 값보다 작거나 같은 카운트 값에 대응하는 보상 값에 제2 보상 계수를 적용함에 따라, 제1 패턴 스트림(PS1)의 제1 내지 제2M 카운트 값들의 합이 누적 임계 값을 초과하지 않으면, , 보상 임계 값을 초과하는 카운트 값을 갖는 패턴들의 영향을 줄일 수 있다.
도 8은 본 개시의 실시 예에 따른 도 6의 보상 계산기의 동작을 구체화한 순서도이다. 도 6 및 도 8을 참조하면, 보상 계산기(142)의 동작 방법이 설명된다.
S210 단계에서, 보상 계산기(142)는 제1 패턴 스트림(PS1)에 저장된 제1 내지 제2M 카운트 값들의 합이 누적 임계 값을 초과하는지 여부를 결정할 수 있다. 예를 들어, 제1 카운트 값이 '4'이고, 제2 카운트 값이 '18'이고, 제3 카운트 값이 '14'이고, 제4 카운트 값이 '4'이고, 누적 임계 값이 '30'이면, 보상 계산기(142)는 제1 패턴 스트림(PS1)에 저장된 제1 내지 제4 카운트 값들의 합이 누적 임계 값을 초과하는 것으로 결정할 수 있다.
S220 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 어떤 카운트 값이 제1 기준 값을 초과하는지 결정할 수 있다. 제1 내지 제2M 카운트 값들 중 제1 기준 값을 초과하는 카운트 값에 대해 S221 단계를 수행할 수 있다. 제1 내지 제2M 카운트 값들 중 제1 기준 값보다 작거나 같은 카운트 값에 대해 S230 단계를 수행할 수 있다.
S221 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 제1 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제3 보상 계수를 적용할 수 있다. 예를 들어, 제1 카운트 값이 '4'이고, 제2 카운트 값이 '18'이고, 제3 카운트 값이 '14'이고, 제4 카운트 값이 '4이고, 제1 기준 값이 '15'이면, 보상 계산기(142)는 제2 카운트 값에 대응하는 제2 보상 값에 제3 보상 계수를 적용할 수 있다.
S230 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 어떤 카운트 값이 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는지 결정할 수 있다. 제1 내지 제2M 카운트 값들 중 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는 카운트 값에 대해 S231 단계를 수행할 수 있다. 제1 내지 제2M 카운트 값들 중 제2 기준 값보다 작거나 같은 카운트 값에 대해 S232 단계를 수행할 수 있다. 제1 기준 값은 제2 기준 값보다 클 수 있다.
S231 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제4 보상 계수를 적용할 수 있다. 예를 들어, 제1 카운트 값이 '4'이고, 제2 카운트 값이 '18'이고, 제3 카운트 값이 '14'이고, 제4 카운트 값이 '4'이고, 제1 기준 값이 '15'이고, 제2 기준 값이 '10'이면, 보상 계산기(142)는 제3 카운트 값에 대응하는 제3 보상 값에 제4 보상 계수를 적용할 수 있다. 제3 보상 계수는 제4 보상 계수보다 작을 수 있다. 예를 들어, 제3 보상 계수는 '3'이고, 제4 보상 계수는 '4'일 수 있다.
S232 단계에서, 보상 계산기(142)는 제1 내지 제2M 카운트 값들 중 제2 기준 값보다 작거나 같은 카운트 값에 대응하는 보상 값에 제5 보상 계수를 적용할 수 있다. 예를 들어, 제1 카운트 값이 '4'이고, 제2 카운트 값이 '18'이고, 제3 카운트 값이 '14'이고, 제4 카운트 값이 '4'이고, 제2 기준 값이 '10'이면, 보상 계산기(142)는 제1 카운트 값에 대응하는 제1 보상 값에 제5 보상 계수를 적용할 수 있고, 제4 카운트 값에 대응하는 제4 보상 값에 제5 보상 계수를 적용할 수 있다. 제4 보상 계수는 제5 보상 계수보다 작을 수 있다. 예를 들어, 제4 보상 계수는 '4이고, 제5 보상 계수는 '14'일 수 있다.
상술된 바와 같이, 보상 계산기(142)가 제1 내지 제4 카운트 값에 대응하는 보상 값에 제3 내지 제5 보상 계수 중 하나를 적용함에 따라, 제1 보상 값은 '14'이고, 제2 보상 값은 '3', 제3 보상 값은 '4', 제4 보상 값은 '14'일 수 있다. 제1 카운트 값 및 제1 보상 값을 곱한 값은 '56'이 되고, 제2 카운트 값 및 제2 보상 값을 곱한 값은 '54'가 되고, 제3 카운트 값 및 제3 보상 값을 곱한 값은 '56'이 되고, 제4 카운트 값 및 제4 보상 값을 곱한 값은 '56'이 됨에 따라, 제1 내지 제4 카운트 값들 및 제1 내지 제4 보상 값들을 각각 곱한 값들이 균등해질 수 있다. 즉, 제1 내지 제4 카운트 값들 간의 차이보다 제1 내지 제4 카운트 값들 및 제1 내지 제4 보상 값들을 각각 곱한 값들 간의 차이가 더 작을 수 있다.
도 8은 제1 및 제2 기준 값에 기초하여 제1 내지 제2M 카운트 값에 대응하는 보상 값에 제1 내지 제3 보상 계수 중 하나를 적용하는 것으로 도시되었으나, 본 개시는 이에 제한되지 않으며, 보상 계산기(142)는 3개 이상의 복수의 기준 값들에 기초하여 제1 내지 제2M 카운트 값에 대응하는 보상 값에 4개 이상의 보상 계수 중 하나를 적용할 수 있다.
도 9는 본 개시의 실시 예에 따른 도 4의 보상 회로를 구체화한 블록도이다. 도 9를 참조하면, 보상 회로(240)는 데이터 분석기(241), 패턴 테이블(242), 및 보상 계산기(242)를 포함할 수 있다. 데이터 분석기(241) 및 보상 계산기(242) 각각은 도 6의 데이터 분석기(141) 및 보상 계산기(142)에 대응할 수 있다.
데이터 분석기(241)는 제1 비트 스트림(BS1) 및 제2 비트 스트림(BS2)을 수신할 수 있다. 제1 비트 스트림(BS1)은 제1 내지 제N 비트들을 포함할 수 있다. 제2 비트 스트림(BS2)은 제N+1 내지 제2N 비트들을 포함할 수 있다. 일 실시 예에서, 데이터 분석기(241)는 제2 비트 스트림(BS2)보다 제1 비트 스트림(BS1)을 먼저 수신할 수 있다. 데이터 분석기(241)는 제N+1 비트보다 제2N 비트를 먼저 수신할 수 있다. 제N+1 비트보다 먼저 수신된 제N+2 비트 및 제N+3 비트는 제N+1 비트에 영향을 줄 수 있다.
데이터 분석기(141)는 제2 비트 스트림(BS2)으로부터 M-비트 크기를 각각 갖는 데이터 패턴들을 분석할 수 있다. 일 실시 예에서, 데이터 분석기(141)는 제2 비트 스트림(BS2)으로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 수 있다. 데이터 분석기(141)는 제2 비트 스트림(BS2)으로부터 제1 내지 제2M 패턴들이 일치하는 횟수에 기초하여 제2M+1 내지 제2M+1 카운트 값들을 생성할 수 있다. 데이터 분석기(141)는 제2M+1 내지 제2M+1 카운트 값들을 포함하는 제2 패턴 스트림(PS2)을 생성할 수 있다.
패턴 테이블(242)은 제1 패턴 스트림(PS1) 및 제2 패턴 스트림(PS2)을 저장할 수 있다. 패턴 테이블(242)은 데이터 분석기(241)가 생성하는 패턴 스트림들을 누적하여 누적 패턴 스트림(APS)을 생성할 수 있다. 패턴 테이블(242)은 제1 패턴 스트림(PS1) 및 제2 패턴 스트림(PS2)에 기초하여 제1 내지 제2M 누적 카운트 값들을 포함하는 누적 패턴 스트림(APS)을 생성할 수 있다. 일 실시 예에서, 패턴 테이블(242)은 메모리 또는 레지스터로 구현될 수 있다.
일 실시 예에서, 제1 내지 제2M 누적 카운트 값들 각각은 제1 패턴 스트림(PS1)의 제1 내지 제2M 카운트 값들 각각 및 제2 패턴 스트림(PS2)의 제2M+1 내지 제2M+1 카운트 값들 각각의 합일 수 있다. 예를 들어, 제1 패턴 스트림(PS1)의 제1 카운트 값이 '20'이고, 제2 패턴 스트림(PS2)의 제2M+1 카운트 값이 '14'이면, 제1 누적 카운트 값은 '34'일 수 있다.
일 실시 예에서, 제1 패턴 스트림(PS1)의 제1 내지 제2M 카운트 값들 중 적어도 하나가 스케일링 기준 값을 초과하면, 제1 내지 제2M 카운트 값들을 다운-스케일링할 수 있다. 스케일링 기준 값은 제2M+1 내지 제2M+1 보상 값들을 생성하기 위해 제1 패턴 스트림(PS1)로부터 제1 내지 제2M 카운트 값들이 충분히 누적되었는지를 판단하는 기준일 수 있다.
제1 내지 제2M 누적 카운트 값들 각각은 다운-스케일링된 제1 내지 제2M 카운트 값들 각각 및 제2 패턴 스트림(PS2)의 제2M+1 내지 제2M+1 카운트 값들 각각의 합일 수 있다. 다운-스케일링된 제1 내지 제2M 카운트 값들에 기초하여 누적 패턴 스트림(APS)을 생성함에 따라, 누적 패턴 스트림(APS)내에서 제1 패턴 스트림(PS1)보다 제2 패턴 스트림(PS2)의 영향이 클 수 있다.
일 실시 예에서, 제1 패턴 스트림(PS1)을 생성한 시점으로부터 임계 시간이 경과하면, 제1 내지 제2M 카운트 값들을 다운-스케일링할 수 있다. 임계 시간은 제2 패턴 스트림보다 제1 패턴 스트림(PS1)의 영향을 줄이기 위한 기준일 수 있다.
보상 계산기(242)는 제2 비트 스트림(BS2), 제2 패턴 스트림(PS2) 및 누적 패턴 스트림(APS)에 기초하여 제2M+1 내지 제2M+1 보상 값들을 생성할 수 있다. 제2 패턴 스트림(PS2)의 제1 내지 제2M 패턴들 각각 및 제2M+1 내지 제2M+1 보상 값들 각각은 서로 대응될 수 있다.
보상 계산기(242)는 비교 모듈을 통해 누적 패턴 스트림의 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값보다 작거나 같은지 여부를 결정할 수 있다. 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값보다 작거나 같은 것으로 결정되면, 제2M+1 내지 제2M+1 카운트 값들은 보상 임계 값보다 큰지 작은지에 따라 제2M+1 내지 제2M+1 보상 값들을 생성할 수 있다.
일 실시 예에서, 보상 계산기(242)는 제2M+1 내지 제2M+1 카운트 값들 중 보상 임계 값을 초과하는 카운트 값에 대응하는 보상 값에 제1 보상 계수를 적용할 수 있다. 보상 계산기(242)는 제2M+1 내지 제2M+1 카운트 값들 중 보상 임계 값보다 작거나 같은 카운트 값에 대응하는 보상 값에 제2 보상 계수를 적용할 수 있다.
이에 따라, 보상 계산기(242)는 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값만큼 누적될 때까지, 제2M+1 내지 제2M+1 카운트 값들 중에서 보상 임계 값을 초과하는 카운트 값들에 대응하는 패턴의 비율이 줄어들도록 조정할 수 있다.
보상 계산기(242)는 비교 모듈을 통해 누적 패턴 스트림의 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값을 초과하는지 여부를 결정할 수 있다. 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값을 초과하는 것으로 결정되면, 제2 패턴 스트림(PS2)의 제2M+1 내지 제2M+1 카운트 값들 각각 및 제2M+1 내지 제2M+1 보상 값들 각각을 곱한 값들과 제1 내지 제2M 누적 카운트 값들을 패턴 별로 합한 값들이 서로 균등해지도록 제2M+1 내지 제2M+1 보상 값들을 생성할 수 있다.
일 실시 예에서, 보상 계산기(242)는 제1 내지 제2M 누적 카운트 값들 중 제1 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제3 보상 계수를 적용할 수 있다. 보상 계산기(242)는 제1 내지 제2M 누적 카운트 값들 중 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제4 보상 계수를 적용할 수 있다. 보상 계산기(242)는 제2 기준 값보다 작거나 같은 초과하는 카운트 값에 대응하는 보상 값에 제5 보상 계수를 적용할 수 있다. 보상 계산기(242)는 제2M+1 내지 제2M+1 보상 값들을 포함하는 제2 보상 스트림을 생성할 수 있다. 보상 계산기(242)는 제2 보상 스트림 및 제2 비트 스트림(BS2)에 기초하여 제2 보상 배열(CA2)을 생성할 수 있다. 제2 보상 배열(CA2)은 제N+1 내지 제2N 인덱스들을 포함할 수 있다. 제2 보상 배열(CA2)의 제N+1 내지 제2N 인덱스들 각각은 제2M+1 내지 제2M+1 보상 값들 중 하나를 가질 수 있다. 일 실시 예에서, 제2 보상 배열(CA2)은 2차원 배열의 구조를 가질 수 있다.
도 10은 본 개시의 실시 예에 따른 도 6의 데이터 분석기의 동작을 설명하는 도면이다. 도 10을 참조하면, 데이터 분석기(141)가 제1 비트 스트림(BS1) 및 제1 비트 스트림(BS1) 이전에 수신된 비트 스트림(BS)에 기초하여 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하는 동작이 도시된다.
데이터 분석기(141)는 제1 비트 스트림(BS1)으로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 때, 제1 비트 스트림(BS1) 이전에 수신된 비트 스트림(BS)을 고려할 수 있다.
일 실시 예에서, 제1 비트 스트림(BS1)의 제N 비트 및 제1 비트 스트림(BS1) 직전의 비트 스트림(BS)의 최상위 비트로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 수 있다. 예를 들어, 데이터 분석기(141)는 제1 비트 스트림(BS1)의 제N 비트 및 제1 비트 스트림(BS1) 직전의 비트 스트림(BS)의 제N+1 비트로부터 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 수 있다.
예를 들어, M이 '2'인 경우, 데이터 분석기(141)는 제1 비트 스트림(BS1)의 제N 비트의 비트 값이 '0' 및 제1 비트 스트림(BS1) 직전의 비트 스트림(BS)의 제N+1 비트의 비트 값이 '1'인 것에 기초하여, 데이터 분석기(141)는 제2 패턴의 카운트 값을 갱신할 수 있다.
도 11은 본 개시의 실시 예에 따른 보상 값들에 기초하여 생성된 DFE 계수를 설명하는 그래프이다. 도 11을 참조하면, 도 3의 이퀄라이저 회로(EQC)의 제1 DFE 계수 및 도 4의 이퀄라이저 회로(100)의 제1 DFE 계수가 도시된다. 가로 축은 시간을 나타낸다. 세로 축은 전압을 나타낸다.
제1 시간 구간(TP1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 시간 구간(TP1) 동안 비트 스트림(BS) 내의 데이터 패턴들의 카운트 값들이 서로 균등할 수 있다. 제1 시간 구간(TP1) 동안 이퀄라이저 회로(EQC)는 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수에 수렴하도록 트레이닝 동작을 수행할 수 있다. 또한, 제1 시간 구간(TP1) 동안 이퀄라이저 회로(100)는 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수에 수렴하도록 트레이닝 동작을 수행할 수 있다.
제2 시간 구간(TP2)은 제2 시점(T2) 및 제2 시점(T3) 사이의 시간 구간일 수 있다. 제2 시간 구간(TP2) 동안 비트 스트림(BS) 내의 데이터 패턴들의 카운트 값들이 서로 균등하지 않을 수 있다. 예를 들어, 제2 시간 구간(TP2)은 클럭 신호에 대응하는 비트 스트림(BS)이 수신되는 시간 구간일 수 있다.
비트 스트림(BS) 내의 데이터 패턴들의 카운트 값들이 서로 균등하지 않음에 따라, 제2 시간 구간(TP2) 동안 이퀄라이저 회로(EQC)가 생성하는 제1 DFE 계수는 제1 포스트 커서 성분에 대응하는 계수에 수렴하지 않을 수 있다. 이퀄라이저 회로(EQC)는 제1 DFE 계수가 제1 포스트 커서 성분에 대응하는 계수에 수렴하도록 트레이닝 동작을 다시 수행할 수 있다.
이퀄라이저 회로(100)는 비트 스트림(BS) 내의 데이터 패턴들의 카운트 값들이 서로 균등하도록 보상 값들에 기초하여 제1 DFE 계수를 생성함에 따라, 제2 시간 구간(TP2) 동안 이퀄라이저 회로(100)가 생성하는 제1 DFE 계수는 제1 포스트 커서 성분에 대응하는 계수에 안정적으로 수렴할 수 있다. 즉, 이퀄라이저 회로(100)는 비트 스트림(BS) 내의 데이터 패턴들의 카운트 값들이 서로 균등하지 않더라도 제1 포스트 커서 성분에 대응하는 계수에 수렴하는 제1 DFE 계수를 생성할 수 있다.
제3 시간 구간(TP3)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제3 시간 구간(TP3) 동안 비트 스트림 내의 패턴들의 카운트 값들이 서로 균등할 수 있다. 제3 시간 구간(TP3) 동안 이퀄라이저 회로(EQC)가 생성하는 제1 DFE 계수는 제1 포스트 커서 성분에 대응하는 계수로 안정적으로 수렴할 수 있다. 또한, 제3 시간 구간(TP3) 동안 이퀄라이저 회로(100)가 생성하는 제1 DFE 계수는 제1 포스트 커서 성분에 대응하는 계수로 안정적으로 수렴할 수 있다.
도 12는 본 개시의 실시 예에 따른 도 6의 보상 회로의 동작을 구체화한 순서도이다. 도 6 및 도 12를 참조하면, 보상 회로(140)의 동작이 설명된다.
S310 단계에서, 보상 회로(140)는 제1 내지 제N 비트들을 포함하는 제1 비트 스트림(BS1)을 수신할 수 있다. 일 실시 예에서, 제N 비트가 제1 비트보다 먼저 수신된 데이터일 수 있다.
S320 단계에서, 보상 회로(140)는 제1 비트 스트림(BS1)으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트할 수 있다. 예를 들어, M이 2이면, 보상 회로(140)는 제1 비트 스트림(BS1)으로부터 제1 패턴(PT1), 제2 패턴(PT2), 제3 패턴(PT3), 및 제4 패턴(PT4)들이 일치하는 횟수를 카운트할 수 있다. 제1 패턴(PT1)은 패턴 값 '00'에 대응하고, 제2 패턴(PT2)은 패턴 값 '01'에 대응하고 제3 패턴(PT3)은 패턴 값 '10'에 대응하고, 제4 패턴(PT4)는 패턴 값 '11'에 대응할 수 있다.
S330 단계에서, 보상 회로(140)는 제1 내지 제2M 카운트 값들을 포함하는 제1 패턴 스트림(PS1)을 생성할 수 있다. 제1 내지 제2M 카운트 값들은 제1 내지 제2M 패턴들이 일치하는 횟수를 지칭할 수 있다. 예를 들어, 제1 비트 스트림(BS1)으로부터 제1 패턴(PT1)이 일치하는 횟수가 20번이면 제1 카운트 값은 '20'일 수 있고, 제1 비트 스트림(BS)으로부터 제2 패턴(PT2)이 일치하는 횟수가 6번이면 제2 카운트 값은 '6'일 수 있고, 제1 비트 스트림(BS1)으로부터 제3 패턴(PT3)이 일치하는 횟수가 3번이면 제3 카운트 값은 '3'일 수 있고, 제1 비트 스트림(BS1)으로부터 제4 패턴(PT4)이 일치하는 횟수가 0번이면 제4 카운트 값은 '0'일 수 있다.
S340 단계에서, 보상 회로(140)는 제1 패턴 스트림(PS1)에 기초하여, 제1 내지 제2M 보상 값들을 결정할 수 있다. 보상 회로(140)는 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 균등해지도록, 제1 내지 제2M 보상 값들을 결정할 수 있다.
좀 더 상세하게는, 보상 회로(140)는 제1 패턴 스트림(PS1)에 저장된 제1 내지 제2M 카운트 값들의 합이 누적 임계 값보다 작거나 같은지 여부를 결정할 수 있다. 누적 임계 값은, 제1 내지 제2M 카운트 값들을 기반으로 제1 내지 제2M 보상 값들을 생성하기 위해, 제1 내지 제2M 카운트 값들의 합이 적어도 가져야 하는 값일 수 있다.
제1 패턴 스트림(PS1)에 저장된 제1 내지 제2M 카운트 값들의 합이 누적 임계 값보다 작거나 같은 것으로 결정되면, 보상 회로(140)는 제1 내지 제2M 카운트 값들 중 보상 임계 값을 초과하는 카운트 값에 대응하는 보상 값에 대해 제1 보상 계수를 적용할 수 있다. 보상 회로(140)는 제1 내지 제2M 카운트 값들 중 보상 임계 값보다 작거나 같은 카운트 값에 대응하는 보상 값 대해 제2 보상 계수를 적용할 수 있다. 제1 보상 계수는 제2 보상 계수보다 작을 수 있다.
제1 패턴 스트림(PS1)에 저장된 제1 내지 제2M 카운트 값들의 합이 누적 임계 값을 초과하는 것으로 결정되면, 보상 회로(140)는 제1 내지 제2M 카운트 값들 중 제1 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제3 보상 계수를 적용할 수 있다. 보상 회로(140)는 제1 내지 제2M 카운트 값들 중 제1 기준 값보다 작거나 같고, 그리고 제2 기준 값을 초과하는 카운트 값에 대응하는 보상 값에 제4 보상 계수를 적용할 수 있다. 보상 회로(140)는 제1 내지 제2M 카운트 값들 중 제2 기준 값보다 작거나 같은 카운트 값에 대응하는 보상 값에 제5 보상 계수를 적용할 수 있다. 제1 기준 값은 제2 기준 값보다 크고, 제2 기준 값은 보상 임계 값보다 클 수 있다. 제3 보상 계수는 제4 보상 계수보다 작고, 제4 보상 계수는 제5 보상 계수보다 작을 수 있다.
도 13은 본 개시의 몇몇 실시 예들에 따라, 시스템(1000)의 블록도를 도시한다. 도 13의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 13의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 13을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주 기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
메모리(1200a)는 메모리 컨트롤러 및 복수의 DRAM(Dynamic Random Access Memory) 장치들을 포함할 수 있다. DRAM 장치들은 채널을 통해 메모리 컨트롤러와 통신할 수 있다. 메모리 컨트롤러 및 DRAM 장치들은 도 1의 이퀄라이저 회로(100)를 포함하는 수신 장치(12)를 포함할 수 있다. 이퀄라이저 회로(100)는 도 4의 DFE(110), 병렬화기(120), DFE 계수 계산기(130), 보상 회로(140), 및 플립 플롭(150)을 포함할 수 있다. 이에 따라, 메모리(1200a) 내 DRAM 장치들 사이의 통신의 품질이 개선될 수 있다.
예시적으로, DRAM 장치들 및 메모리 컨트롤러는 DDR(Double Data Rate) 인터페이스를 기반으로 통신할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, DRAM 장치들 및 메모리 컨트롤러는 USB(Universal Serial Bus), MMC(multimedia card), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), 또는 낸드 인터페이스 등과 같은 다양한 인터페이스들 중 적어도 하나를 기반으로 통신할 수 있다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1410a, 1410b)와, 스토리지 컨트롤러(1410a, 1410b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1420a, 1420b)를 포함할 수 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구 범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 전자 시스템
11: 송신 장치
12: 수신 장치
100: 이퀄라이저 회로
110: DFE
120: 병렬화기
130: DFE 계수 계산기
140: 보상 회로
150: 플립 플롭

Claims (10)

  1. 제1 내지 제N 비트들을 포함하는 제1 비트 스트림을 수신하고, 상기 제1 비트 스트림으로부터 M-비트 크기를 각각 갖는 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하고, 그리고 상기 제1 내지 제2M 패턴들의 일치하는 횟수를 카운트한 값에 대응하는 제1 내지 제2M 카운트 값들을 포함하는 제1 패턴 스트림을 생성하도록 구성된 데이터 분석기; 및
    상기 제1 패턴 스트림에 기초하여, 상기 제1 내지 제2M 카운트 값들 및 제1 내지 제2M 보상 값들을 각각 곱한 값들이 서로 균등해지도록 상기 제1 내지 제2M 보상 값들을 결정하도록 구성된 보상 계산기를 포함하되,
    N은 자연수이고, M은 N보다 작은 자연수인 보상 회로.
  2. 제 1 항에 있어서,
    상기 보상 계산기는, 상기 제1 내지 제2M 카운트 값들의 합이 누적 임계 값보다 작거나 같으면:
    상기 제1 내지 제2M 카운트 값들 중 보상 임계 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제1 내지 제2M 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제1 보상 계수를 적용하고; 그리고
    상기 제1 내지 제2M 카운트 값들 중 상기 보상 임계 값보다 작거나 같은 적어도 하나의 카운트 값들에 대해, 상기 제1 내지 제2M 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제2 보상 계수를 적용하도록 더 구성되고,
    상기 제1 보상 계수는 상기 제2 보상 계수보다 작은 보상 회로.
  3. 제 1 항에 있어서,
    상기 보상 계산기는, 상기 제1 내지 제2M 카운트 값들의 합이 누적 임계 값을 초과하면:
    상기 제1 내지 제2M 카운트 값들 중 제1 기준 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제1 내지 제2M 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제3 보상 계수를 적용하고;
    상기 제1 내지 제2M 카운트 값들 중 상기 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제1 내지 제2M 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제4 보상 계수를 적용하고; 그리고
    상기 제1 내지 제2M 카운트 값들 중 상기 제2 기준 값보다 작거나 같은 적어도 하나의 카운트 값들에 대해, 상기 제1 내지 제2M 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제5 보상 계수를 적용하도록 더 구성되고,
    상기 제1 기준 값은 상기 제2 기준 값보다 크고, 그리고
    상기 제3 보상 계수는 상기 제4 보상 계수보다 작고, 상기 제4 보상 계수는 상기 제5 보상 계수보다 작은 보상 회로.
  4. 제 1 항에 있어서,
    상기 제1 패턴 스트림을 저장하도록 구성된 패턴 테이블을 더 포함하고,
    상기 데이터 분석기는 제N+1 내지 제2N 비트들을 포함하는 제2 비트 스트림을 수신하고, 상기 제2 비트 스트림으로부터 M-비트의 크기를 각각 갖는 상기 제1 내지 제2M 패턴들이 일치하는 횟수를 카운트하고, 그리고 상기 제2 비트 스트림으로부터 상기 제1 내지 제2M 패턴들의 일치하는 횟수를 카운트한 값에 대응하는 제2M+1 내지 제2M+1 카운트 값들을 포함하는 제2 패턴 스트림을 생성하도록 더 구성되고,
    상기 패턴 테이블은 상기 제2 패턴 스트림을 저장하고, 상기 제1 및 제2 패턴 스트림에 기초하여 제1 내지 제2M 누적 카운트 값들을 포함하는 누적 패턴 스트림을 생성하도록 더 구성되고, 그리고
    상기 보상 계산기는 상기 누적 패턴 스트림에 더 기초하여 제2M+1 내지 제2M+1 보상 값들을 결정하도록 더 구성되는 보상 회로.
  5. 제 4 항에 있어서,
    상기 보상 계산기는, 상기 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값보다 작거나 같으면:
    상기 제2M+1 내지 제2M+1 카운트 값들 중 보상 임계 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제2M+1 내지 제2M+1 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제1 보상 계수를 적용하고; 그리고
    상기 제2M+1 내지 제2M+1 카운트 값들 중 상기 보상 임계 값보다 작거나 같은 적어도 하나의 카운트 값들에 대해, 상기 제2M+1 내지 제2M+1 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제2 보상 계수를 적용하도록 더 구성되고,
    상기 제1 보상 계수는 상기 제2 보상 계수보다 작은 보상 회로.
  6. 제 4 항에 있어서,
    상기 보상 계산기는, 상기 제1 내지 제2M 누적 카운트 값들의 합이 누적 임계 값을 초과하면:
    상기 제1 내지 제2M 누적 카운트 값들 중 제1 기준 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제2M+1 내지 제2M+1 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제3 보상 계수를 적용하고;
    상기 제1 내지 제2M 누적 카운트 값들 중 상기 제1 기준 값보다 작거나 같고 그리고 제2 기준 값을 초과하는 적어도 하나의 카운트 값들에 대해, 상기 제2M+1 내지 제2M+1 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제4 보상 계수를 적용하고; 그리고
    상기 제1 내지 제2M 누적 카운트 값들 중 상기 제2 기준 값보다 작거나 같은 적어도 하나의 카운트 값들에 대해, 상기 제2M+1 내지 제2M+1 보상 값들 중 대응하는 적어도 하나의 보상 값들에 제5 보상 계수를 적용하도록 더 구성되고,
    상기 제1 기준 값은 상기 제2 기준 값보다 크고, 그리고
    상기 제3 보상 계수는 상기 제4 보상 계수보다 작고, 상기 제4 보상 계수는 상기 제5 보상 계수보다 작은 보상 회로.
  7. 제 4 항에 있어서,
    상기 패턴 테이블은, 상기 제1 패턴 스트림의 상기 제1 내지 제2M 카운트 값들 및 상기 제2 패턴 스트림의 상기 제2M+1 내지 제2M+1 카운트 값들을 각각 더함으로써 상기 제1 내지 제2M 누적 카운트 값들을 생성하도록 더 구성된 보상 회로.
  8. 제 4 항에 있어서,
    상기 패턴 테이블은, 상기 제1 패턴 스트림의 카운트 값들 중 적어도 하나가 스케일링 기준 값을 초과하면, 다운-스케일링된 제1 패턴 스트림 및 상기 제2 패턴 스트림에 기초하여 상기 누적 패턴 스트림을 생성하도록 더 구성된 보상 회로.
  9. 제 4 항에 있어서,
    상기 패턴 테이블은, 상기 제1 패턴 스트림을 생성한 시점으로부터 임계 시간이 경과하면, 다운-스케일링된 제1 패턴 스트림 및 상기 제2 패턴 스트림에 기초하여 상기 누적 패턴 스트림을 생성하도록 더 구성된 보상 회로.
  10. 제 4 항에 있어서,
    상기 데이터 분석기는 상기 제1 비트 스트림의 제N 비트 및 상기 제1 비트 스트림 직전의 비트 스트림의 최상위 비트로부터 상기 제1 내지 제2M 패턴들이 일치하는 횟수를 더 카운트하여, 상기 제1 내지 제2M 카운트 값들을 갱신하도록 더 구성되는 보상 회로.
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