TWI530148B - 用於長距離行動產業處理器介面實體層串列鏈路之基於數位校準的偏斜抵銷 - Google Patents

用於長距離行動產業處理器介面實體層串列鏈路之基於數位校準的偏斜抵銷 Download PDF

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TWI530148B
TWI530148B TW103143855A TW103143855A TWI530148B TW I530148 B TWI530148 B TW I530148B TW 103143855 A TW103143855 A TW 103143855A TW 103143855 A TW103143855 A TW 103143855A TW I530148 B TWI530148 B TW I530148B
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Description

用於長距離行動產業處理器介面實體層串列鏈路之基於數位校 準的偏斜抵銷
本發明涉及通訊鏈路的校準，尤其是，涉及在行動產業處理器介面實體層(MIPI D-PHY)串列鏈路中的偏斜抵銷。
在行動電話的技術中，行動產業處理器介面(Mobile Industry Processor Interface,MIPI)實體層(physical layer,D-PHY)串列鏈路，是用於晶片到晶片的內部通訊的行動電話的最盛行和成功的高速串列鏈路標準。傳統的MIPI D-PHY鏈路在低功率下操作，而具有較短的範圍，例如，在小於約30厘米的印刷電路板(PCB)走線(trace)。在傳統的MIPI D-PHY鏈路中，前向雙數據速率(double data rate,DDR)的時鐘方案被用於簡化的和功率有效率的接收器的設計。高速的DDR時鐘的傳送通常與鏈路數據具有正交相位的關係。目前典型的實際數據傳輸速度極限大約是1.0十億位元/通道(Gbs/lane)。
在比行動電話更大的裝置中，例如電視機，液晶(LCD)顯示器，平板電腦/手持裝置，或其他裝置，長距離的能力，即，比2.0米長是所希望的。在目前的數據傳輸速度下，由於時鐘的雙絞導線和MIPI D-PHY串列鏈路之數據通道的失配，及由於CMOS的失配所引起的傳送器(Tx)電路和接收器(Rx)前接收端的相位偏移，可能會發生時鐘偏斜。在長距離的應用中，偏斜可以足夠大，大到會限制鏈路傳輸的最大數據速率。
根據本發明的一個方面，一種用於行動產業處理器介面(MIPI)實體層(D-PHY)串列通訊鏈路的裝置被提供。串列鏈路裝置包括時鐘傳送電路，其用來在MIPI D-PHY串列鏈路的第一通道上傳送時鐘信號；數據傳送電路，其用來在MIPI D-PHY串列鏈路的第二通道上傳送數據信號；時鐘接收電路，其用來在MIPI D-PHY串列鏈路的第一通道上接收時鐘信號；以及數據接收電路， 其用來在MIPI D-PHY串列鏈路的第二通道上接收數據信號。時鐘傳送電路和數據傳送電路適合用於在校準模式期間同相位地傳送時鐘信號和數據信號，而在正常操作期間則異相位地傳送時鐘信號和數據信號。
根據本發明的另一個方面，一種用於在行動產業處理器介面(MIPI)實體層(D-PHY)串列通訊鏈路中減少時鐘-數據偏斜的方法被提供。此方法包括：在MIPI D-PHY串列鏈路的第一通道上傳送時鐘信號；在MIPI D-PHY串列鏈路的第二通道上傳送數據信號在MIPI D-PHY串列鏈路的第一通道上接收時鐘信號；及在MIPI D-PHY串列鏈路的第二通道上接收數據信號。在校準模式下，同相位地傳送時鐘信號和數據信號，而在正常操作下，則異相位地傳送時鐘信號和數據信號。
10‧‧‧第一或主積體電路(IC)
12‧‧‧第二或從屬積體電路(IC)
14‧‧‧MIPI高速串列鏈路
16‧‧‧倍頻器
18‧‧‧D觸發器
20‧‧‧驅動器
22‧‧‧D觸發器
24‧‧‧驅動器
26‧‧‧時鐘互連通道
28‧‧‧數據互連通道
30‧‧‧第一接收器
32‧‧‧第二接收器
34‧‧‧D觸發器
36‧‧‧D觸發器
110‧‧‧第一或主積體電路
112‧‧‧第二或從屬積體電路
114‧‧‧MIPI高速串列鏈路
133‧‧‧去偏斜校準模塊
135‧‧‧多工器
136‧‧‧固定的延遲器
138‧‧‧延遲線邏輯電路
139‧‧‧延遲控制線
140‧‧‧數位控制的延遲線
142‧‧‧相位檢測器
210‧‧‧第一或主積體電路
211‧‧‧多工器
212‧‧‧第二或從屬積體電路
213‧‧‧多工器
214‧‧‧串列鏈路
310‧‧‧第一或主積體電路
312‧‧‧第二或從屬積體電路
314‧‧‧串列鏈路
320‧‧‧校準數據圖案
322‧‧‧校準數據圖案
324‧‧‧校準數據生成器
326‧‧‧接收器
330‧‧‧接收器
333‧‧‧去偏斜校準模塊
500‧‧‧去偏斜校準過程
502~514‧‧‧步驟
由較佳實施例的更具體的描述，如附圖所示，上述和其他的特徵和優點將會變得顯而易見，圖中類似的標號表示相同的部件。圖示不一定是按比例繪製的，而是將重點放在說明本發明的概念的原理上。
圖1包括兩個電路的部分的示意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。
圖2A和2B包括時序圖，其顯示在MIPI串列鏈路的數據信號和時鐘信號的示例性的時序。圖2A顯示理想情況下信號的時序，其中不存在時鐘數據的偏斜。而圖2B顯示存在時鐘數據的偏斜的情況。
圖3A和3B包括根據示例性實施例所用的數據信號和時鐘信號的時序圖，其實施了示例性實施例的去偏斜(deskew)校準。
圖4包括根據一些示例性實施例的二個電路的部分的示意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。
圖5包括根據示例性實施例的去偏斜校準模塊的詳細的示意性方塊圖。
圖6包括根據一些其他的示例性實施例的二個電路的部分的示意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。
圖7包括根據一些其他的示例性實施例的二個電路的部分的示意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。
圖8包括根據一些示例性實施例的邏輯流程圖，其顯示去偏斜校準過程的邏輯流程。
圖1包括兩個電路的部分的示意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。請參考圖1，第一積體電路(IC)10，其可以被稱為“主積體電路”(“Master IC”)，其經由MIPI高速串列鏈路14被連接到，且可以與第二積體電路(IC)12進行通訊。如圖1之所示，參考時鐘信號被輸入鎖相迴路(PLL)的倍頻器16，其輸出位元速率的時鐘信號。位元速率的時鐘信號被施加到一對的D觸發器(D flip-flop)18、22，它們分別在位元速率的時鐘信號的上升邊緣和下降邊緣被觸發。觸發器18的輸出被施加到觸發器18的D輸入端，使得觸發器18產生雙數據速率(DDR)的時鐘信號，並在其Q輸出端輸出DDR時鐘信號。輸入數據信號被施加到觸發器22的D輸入端，其由輸入數據信號來產生串列的數據，並在其Q輸出端輸出串列的數據信號。DDR時鐘信號被驅動器20驅動到標號26所示的時鐘互連通道上，時鐘互連通道將DDR時鐘信號傳導到第二或從屬積體電路(IC)12。類似地，串列的數據信號被驅動器24驅動到標號28所示的數據互連通道上，數據互連通道將串列的數據信號傳導到第二或從屬積體電路(IC)12。
第二或從屬積體電路(IC)12包括第一接收器30和第二接收器32，第一接收器從第一或主積體電路(IC)10接收DDR時鐘信號，第二接收器32從第一或主積體電路(IC)10接收串列的數據信號，且第二積體電路(IC)12包括一對D觸發器34、36。DDR時鐘信號被施加到D觸發器34、36二者的時鐘輸入端，使得D觸發器34在DDR時鐘信號的下降邊緣被觸發，而D觸發器36在DDR時鐘信號的上升邊緣被觸發。串列數據信號被施加到D觸發器34、36二者的D輸入端。因此，來自串列數據信號的串列數據經由D觸發器34、36被計時，使得來自串列數據信號的串列數據作為已收到的數據，而出現於D觸發器34、36的Q輸出端，且具有串列數據信號的雙倍的數據速率。
圖2A和2B包括時序圖，其顯示在MIPI串列數據鏈路中的數據信號和時鐘信號的示例性的時序。在圖2A和圖2B中，數據信號被標示為“MIPI數據”，而時鐘信號被標示為“MIPI時鐘”。圖2A顯示理想情況下信號的時序，其中不存在時鐘數據的偏斜。垂直虛線表示時鐘信號的上升邊緣，其可觸發數據信號的取樣。如圖2A之所示，在沒有時鐘數據的偏斜之下，數據信號理想地在活動時間間隔的中間被取樣。
相反地，圖2B顯示時鐘數據偏斜存在的情況。這種偏斜可以被 引入(introduced)，例如，經由長距離的應用，如其中的時鐘互連26和數據互連28超過30公分長，例如，約為2.0米長或更長。在這種情況下，在時鐘信號的上升邊緣，及，因此，數據信號的取樣，不發生在數據信號的數據活動期間的中間。反而是，時鐘-數據的偏斜會造成數據的取樣偏離中心發生。當時鐘-數據偏斜增大時，取樣誤差的概率也增加。
根據示例性實施例，MIPI串列數據鏈路被校準，使得時鐘-數據 的偏斜被去除或大幅度地減少。這將使MIPI串列數據鏈路高速運轉於長距離的應用時會減少數據取樣的誤差。圖3A和3B包括根據示例性實施例所用的數據信號和時鐘信號的時序圖，其實施示例性實施例的去偏斜的校準。特別是，圖3A包括根據示例性實施例的示意性的時序圖，其顯示在去偏斜校準過程中的校準模式下，於MIPI串列數據鏈路的傳送端，如圖1所示的第一積體電路(IC)10，所產生及所傳送的數據信號(MIPI數據)和時鐘信號(MIPI時鐘)的時序。圖3B包括根據示例性實施例的示意性的時序圖，其顯示在去偏斜校準過程中的校準模式下，於MIPI串列數據鏈路的接收端，如圖1所示的第二積體電路(IC)12，所接收的數據信號(MIPI數據)和時鐘信號(MIPI時鐘)的時序。
請參見圖3A，應注意到，根據示例性實施例，在去偏斜的校準 操作時，其中MIPI串列鏈路被操作於校準模式時，數據信號和時鐘信號同相位地被傳送。此與正常的操作相反，在正常的操作時，MIPI串列鏈路是在正常操作模式下操作，其中，數據信號和時鐘信號異相位地被傳送，特別是，90度的異相位，或等價地，是正交地被傳送。
請參見圖3B，根據示例性實施例，當MIPI串列鏈路在校準模式 下被操作時，在MIPI串列鏈路之接收端所接收到的數據信號和時鐘信號顯示出時鐘-數據偏斜。此偏斜顯示於圖3B中所示的實線的MIPI時鐘波形。根據示例性實施例，校準過程被執行時，其中去偏斜校準的相位延遲被確定。此校準的相位延遲將導致時鐘-數據偏斜被消除，如圖3B中所示的虛線的MIPI時鐘波形。
圖4包括根據一些示例性實施例的二個電路，例如，被MIPI高速 串列鏈路所連接的積體電路(IC)，部分的示意性方塊圖。應注意到，圖1所示的系統和圖4所示的系統都有的元件由相同的標號表示。這些相同的元件的詳細描述將不再重複。
請參見圖4，第一或主積體電路110包括選擇電路，例如多工器 135，其可在施加於多工器135的第一輸入端的去偏斜的校準時鐘信號C- Clock，和施加於多工器135的第二輸入端的正常操作模式的時鐘N-Clock之間進行選擇。此選擇被施加於多工器135的選擇控制輸入端的模式選擇信號(Mode-Select signal)所影響。根據一些示例性實施例，如上面所描述的，去偏斜的校準時鐘信號C- Clock與數據信號是同相位的。在去偏斜校準模式中，模式選擇信號(Mode-Select signal)被設置用來選擇去偏斜的校準時鐘信號C- Clock，其由多工器135的輸出端被施加到D觸發器18的時鐘輸入端。另外，在一些示例性實施例中，作為數據信號而被施加到D觸發器22的D輸入端的串列數據是在預定的固定圖案(pattern)。例如，在一些實施例中，為了匹配DDR時鐘信號，數據信號的固定的數據圖案可被選擇為101010101010...。在某些示例性實施例中，固定的數據圖案可被選擇為具有一個短的1010圖案，之後接著相對長的交替的1和0的圖案，例如，101011110000...。在這種情況下，短的1和0之後跟著長的1和0被用來校準符號間干擾(inter-symbol interference,ISI)的鏈路的抖動。
請繼續參考圖4，第二或從屬積體電路112包括去偏斜校準模塊 133，其接收時鐘信號和數據信號。在去偏斜校準模式中的去偏斜校準的過程，去偏斜校準模塊133檢測接收到的時鐘信號和接收到的數據信號之間的相位差。因為它們是從第一積體電路110同相位地被傳送，去偏斜校準模塊133所檢測到的相位差是表示在鏈路114中引入的偏斜。在去偏斜校準過程所檢測到的相位差(即時鐘-數據偏斜)是被儲存且隨後被去偏斜校準模塊133用來在隨後的正常操作模式中，以補償在鏈路114中所引入的時鐘-數據偏斜，從而消除或大大地減少正常操作過程中的時鐘-數據偏斜。
圖5包括根據示例性實施例的去偏斜校準模塊133的詳細的示意 性方塊圖。請參考圖5，在去偏斜校準模式的去偏斜校準過程中，去偏斜校準模塊133檢測接收到的時鐘信號和接收到的數據信號之間的相位差，並在隨後的串列鏈路的正常操作時，利用檢測到的相位差來校準接收到的時鐘信號和接收到的數據信號的偏斜。去偏斜校準模塊133包括固定延遲器136，而固定延遲器136從接收器30接收時鐘信號，並將固定的延遲引入時鐘信號。被延遲的時鐘信號是被輸出到數據取樣的D觸發器(D flip-flops,DFF)34、36的時鐘輸入端。應注意到，固定延遲器136可以是實際的電子部件，如延遲線，其將延遲引入時鐘信 號，或者固定延遲器136可以表示時鐘信號連接的固有的延遲。
來自接收器32的數據信號被去偏斜校準模塊133中之數位控制 延遲線140所接收。數位控制延遲線140引入一個控制量的延遲到所接收的數據信號，並輸出所合成的延遲的數據信號，此數據信號轉發到數據取樣的D觸發器(DFF)34、36。數位控制延遲線140所引入的延遲的量，是被經由延遲控制線139而在延遲控制輸入的延遲控制值所控制。
如上所述，在去偏斜校準過程中，在去偏斜校準模式下，時鐘 信號和數據信號同相位地被傳送。因此，在接收到的時鐘信號和接收到的數據信號之間的任何相位差是指示串列鏈路中的時鐘-數據偏斜的量。相位檢測器142檢測在被固定延遲器136偏移的接收到的時鐘信號的相位與被數位控制延遲線140偏移的接收到的數據信號的相位之間的相位差。相位檢測器142輸出表示此檢測相位差的信號至延遲線邏輯電路138，延遲線邏輯電路138使用所檢測到的相位差來產生延遲控制值，而此延遲控制值經由延遲控制線139傳送到數位控制延遲線140。在去偏斜校準過程中，在去偏斜校準模式下，此閉合的回饋環路調整接收到的數據信號的相位，直到在接收到的數據信號和被延遲的接收到的時鐘信號之間的相位差小於一個預定的最大的閾值。在此時，串列鏈路的時鐘-數據偏斜已被移除。
上述的校準過程完成之後，串列鏈路可以進入正常操作模式。 在這種模式下，在去偏斜校準過程中，被編寫進入數位控制延遲線140的偏斜校準調整，會繼續調整所接收的數據信號的相位。在正常操作模式下，在MIPI串列數據鏈路中，數據信號和時鐘信號異相地被傳送出，例如，在正交的情況。 利用被編寫入數位控制延遲線140的去偏斜校準的相位的調整，在正常操作期間的時鐘-數據偏斜是由串列數據鏈路做了校正。時鐘-數據偏斜會顯著地被減小或被消除。
圖6包括根據一些其他的示例性實施例的二個電路的部分的示 意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。應注意到，在圖1和4所示的系統和圖6的系統中都有的元件由相同的標號來表示。這些相同的元件的詳細描述將不再重複。
請參見圖6，在一些示例性實施例中，在去偏斜校準過程，數據 信號和時鐘信號並非是如在圖4的實施例中所示的同相位地被傳送，而是時鐘信 號被傳送到串列鏈路214的數據通道，使得此時鐘信號同時經由時鐘通道及數據通道兩者被傳送。為了影響這種去偏移校準之途徑，第一或主積體電路210包括一對選擇電路，例如多工器211、213。多工器213被用來選擇數據信號或時鐘信號是否要經由串列鏈路214的數據通道被傳輸。為此目的，來自D觸發器22的數據信號被施加到多工器213的輸入端中的一個，且來自D觸發器18的時鐘信號被加到多工器213的另一個輸入端。被施加到多工器213的選擇輸入端的模式選擇信號(The Mode Select signal)，選擇二個信號中的一個而由多工器213輸出，並被施加到串列鏈路214的數據通道。在校準模式下，模式選擇信號(The Mode Select signal)被設定為某個邏輯位準，以導致對D觸發器18之時鐘信號的選擇，並在正常操作模式下，模式選擇信號(The Mode Select signal)被設定為相反的邏輯位準，即此邏輯位準可導致對D觸發器22的數據信號的選擇。
多工器211被包括在內，使得時鐘和數據通道具有類似的延遲， 或者換句話說，使得時鐘通道包括一個延遲，此延遲類似於由多工器213引入到數據通道的延遲。多工器211接收來自D觸發器18輸出的時鐘信號，而作為其一個輸入信號，以及虛擬信號(例如連續的高的或低的信號)，而作為其另一個輸入信號。施加到工器211的模式選擇信號被設定為某個邏輯位準，其用來在正常或校準操作模式下，導致對D觸發器18的時鐘信號的選擇。
圖6的串列鏈路214的其餘部分，在形式上和功能上都相同於上 面圖4有關之描述。例如，第二或從屬積體電路212包括去偏斜校準模塊133，其相同於上面圖4和5之有關的詳細的描述。
圖7包括根據一些其他的示例性實施例的二個電路的部分的示 意性方塊圖，例如，被MIPI高速串列鏈路所連接的積體電路(IC)。應注意到，圖1、4、6所示的系統和圖7的系統都有的元件用相同的標號來表示。這些相同的元件的詳細描述將不再重複。
請參見圖7，串列鏈路314在正常操作模式下，以類似於串列鏈 路114(圖4)的方式操作。然而，在校準模式下，串列鏈路314在“向後”的方向上傳送數據，即，從第二積體電路312傳到第一積體電路310。特別地，在校準模式期間，在校準數據生成器324的控制之下，第二積體電路312的驅動器316、318分別生成校準數據圖案320、322。校準數據圖案320、322在第二積體電路312處彼此同相位，並在一些實施例中，各個校準數據圖案320、322形成交替的1和 0的圖案。校準數據圖案320、322分別被時鐘互連通道26和數據互連通道28，從第二積體電路312傳送到第一積體電路310。第一積體電路310中的接收器326、330，分別在第一積體電路310處接收校準數據圖案320、322。去偏斜校準模塊333在第一積體電路310處，確定校準數據圖案320和322之間的偏斜，或相位差。去偏斜校準模塊333在正常操作模式下，將相位施加到數據信號和/或時鐘信號，從而消除或大大地減少正常操作期間的時鐘-數據偏斜。在一些實施例中，去偏斜校準模塊333被分配在第一積體電路310和第二積體電路312之間。
因此，傳送電路被分配在第一積體電路310和第二積體電路312之間。例如，觸發器18和驅動器20形成在正常操作模式中的至少一部分的時鐘傳送電路，而驅動器316和校準數據發生器324形成在校準模式中的至少一部分的時鐘傳送電路。另外，觸發器22和驅動器24形成在正常操作模式中的至少一部分的數據傳送電路，而驅動器318和校準數據發生器324形成在校準模式中的至少一部分的數據傳送電路。類似地，接收電路被分配在第一積體電路310和第二積體電路312之間。例如，接收器30和觸發器34形成在正常操作模式中的至少一部分的時鐘接收電路，而接收器32形成在校準模式中的至少一部分的時鐘接收電路。並且接收器326形式的至少一部分的時鐘之間的分佈接收電路中的校準模式。另外，接收器32和觸發器36形成在正常操作模式中的至少一部分的數據接收電路，而接收器330形成在校準模式中的至少一部分的數據接收電路。時鐘信號和數據信號在正常工作模式中，分別在時鐘互連通道26和數據互連通道28在第一方向(從左至右)上被傳送。相反地，時鐘信號和數據信號在校準模式中，分別在時鐘互連通道26和數據互連通道28，在與第一方向相反的第二方向(從右到左)上被傳送。
串列鏈路314能夠校正由時鐘互連通道26和數據互連通道28之間的差異所引入的偏斜，但不能用於串列鏈路314的其他組件中所引入的偏斜。因此，串列鏈路314適合應用於互連通道主導的時鐘-數據偏斜的地方。
圖8包括根據一些示例性實施例的邏輯流程圖，其顯示去偏斜校準過程的邏輯流程。請參考圖8，在一些示例性實施例中，在步驟502時，去偏斜校準過程500在系統或串列鏈路之電源打開時立即被啟動。在步驟504時，進入校準模式/程序。在步驟506時，於串列鏈路的傳送端時，MIPI時鐘信號和MIPI數據信號同相位地於串列鏈路上被傳送。在步驟508時，於串列鏈路的接收端， 檢測接收到的MIPI時鐘信號和接收到的MIPI數據信號之間的相位差。在步驟510時，檢測根據檢測出的相位差所決定的去偏斜的校準值。在步驟512，去偏斜校準值被施加於串列鏈路的接收端，諸如，例如，藉由輸入於數位控制延遲線140之延遲控制輸入端的延遲控制值，而此延遲控制值是經由延遲控制線139。在步驟514時，以去偏斜校準值進入正常操作模式，此去偏斜校準值是在校準過程中所確定而被施加於鏈路的接收端。
特性的組合
本發明的各種特徵已經詳細描述如上。除非說明書明確排除特徵的組合，本發明涵蓋了本文中所描述的任何數目的特徵的任一組合和所有組合。下面的例子將顯示一些根據本發明在此公開的所考慮的特徵的組合。
在本文中所詳細描述的和/或要求保護的任何實施例中，在正常操作模式下，時鐘信號和數據信號正交地被傳輸。
在本文中所詳細描述的和/或要求保護的任何實施例中，在校準模式下，數據信號包括在預定的校準數據圖案中的數據。
在本文中所詳細描述的和/或要求保護的任何實施例中，預定的校準數據圖案是如此，使得數據信號中的至少一部分包括時間週期，在此時間週期中數據信號的位準轉換於時間上實質上相同於時鐘信號的位準轉換。
在本文中所詳細描述的和/或要求保護的任何實施例中，預定的校準數據圖案是如此，使得數據信號中的至少一部分包括時間週期，在此時間週期中數據信號的邏輯位準在多個的時鐘信號的時間週期中保持恆定。
在本文中所詳細描述的和/或要求保護的任何實施例中，串列鏈路還包括連接到數據接收電路和時鐘接收電路的去偏斜校準電路，此去偏斜校準電路用來在校準模式下接收數據信號和時鐘信號，並且，在校準模式下，調整數據信號和時鐘信號中的至少一個的相位，使得相位差在一個閾值以下。
在本文中所詳細描述的和/或要求保護的任何實施例中，去偏斜校準電路包括可調延遲線電路，此可調延遲線電路用來調節數據信號和時鐘信號中的至少一個的相位。
在本文中所詳細描述的和/或要求保護的任何實施例中，在正常操作模式下，可調延遲線電路將延遲引入時鐘信號和數據信號中的至少一個，此延遲在校準模式下，是經由調節數據信號和時鐘信號中的至少一個的相位而 被確定。
在本文中所詳細描述的和/或要求保護的任何實施例中，時鐘傳送電路和數據傳送電路被如此配置，使得數據信號和時鐘信號均導自相同的信號。
在本文中所詳細描述的和/或要求保護的任何實施例中，在校準模式中，數據信號和時鐘信號均導自相同的信號。
雖然本發明的概念已經參考示例性實施例具體地被顯示與描述，但是，本領域的一般技術人員應理解到，可以在形式上和細節上作各種變化，而不會背離下面的申請專利範圍所界定的本發明的構思的精神和範圍。
10‧‧‧第一或主積體電路(IC)
12‧‧‧第二或從屬積體電路(IC)
14‧‧‧MIPI高速串列鏈路
16‧‧‧倍頻器16
18‧‧‧D觸發器
20‧‧‧驅動器
22‧‧‧D觸發器
24‧‧‧驅動器
26‧‧‧時鐘互連通道
28‧‧‧數據互連通道
30‧‧‧第一接收器
32‧‧‧第二接收器
34‧‧‧D觸發器
36‧‧‧D觸發器

Claims (18)

  1. 一種通訊裝置，用於一行動產業處理器介面(MIPI)實體層(D-PHY)串列通訊鏈路，其包括：一時鐘傳送電路，用來在一MIPI D-PHY串列鏈路的一第一通道上傳送一時鐘信號；一數據傳送電路，用來在該MIPI D-PHY串列鏈路的一第二通道上傳送一數據信號；一時鐘接收電路，用來在該MIPI D-PHY串列鏈路的該第一通道上接收該時鐘信號；以及一數據接收電路，用來在該MIPI D-PHY串列鏈路的該第二通道上接收該數據信號；其中：該時鐘傳送電路和該數據傳送電路適合於，在一校準模式下同相位地傳送該時鐘信號和該數據信號；和該時鐘傳送電路和該數據傳送電路適合於，在一正常操作模式下異相位地傳送該時鐘信號和該數據信號；其中在該正常操作模式下，該時鐘信號和該數據信號分別在該第一通道和該第二通道上以一第一方向被傳送；在該校準模式下，該時鐘信號和該數據信號分別在該第一通道和該第二通道上以一第二方向被傳送；以及該第二方向是相反於該第一方向。
  2. 根據申請專利範圍第1項所述的通訊裝置，其中，在該正常操作模式下，該時鐘信號和該數據信號正交地被傳送。
  3. 根據申請專利範圍第1項所述的通訊裝置，其中，在該校準模式下，該數據 信號包括在一預定校準數據圖案中的數據。
  4. 根據申請專利範圍第3項所述的通訊裝置，其中，該預定校準數據圖案是使得該數據信號的至少一部分包括多個時間週期，而在該些時間週期中，該數據信號的位準轉換在時間上實質上相同於該時鐘信號的位準轉換。
  5. 根據申請專利範圍第3項所述的通訊裝置，其中，該預定校準數據圖案是使得該數據信號的至少一部分包括多個時間週期，而在該些時間週期中，該數據信號的邏輯位準在該時鐘信號的多個週期中被保持恆定。
  6. 根據申請專利範圍第1項所述的通訊裝置，進一步包括耦合到該數據接收電路和該時鐘接收電路的一去偏斜校準電路，該去偏斜校準電路用來在該校準模式下接收該數據信號和該時鐘信號，並在該校準模式下，調整該數據信號和該時鐘信號中的至少一個的相位，使得其相位差低於一閾值。
  7. 根據申請專利範圍第6項所述的通訊裝置，其中，該去偏斜校準電路包括一可調延遲線電路，用來調整該數據信號和該時鐘信號中的至少一個的相位。
  8. 根據申請專利範圍第7項所述的通訊裝置，其中，在正常操作模式下，該可調延遲線電路將一延遲引入至該數據信號和該時鐘信號中的至少一個，該延遲是在該校準模式下藉由調整該數據信號和該時鐘信號中的至少一個的相位而確定。
  9. 根據申請專利範圍第1項所述的通訊裝置，其中，該時鐘傳送電路和該數據傳送電路經配置，使得該數據信號和該時鐘信號均源自相同的信號。
  10. 一種通訊方法，用於在一行動產業處理器介面(MIPI)實體層(D-PHY)串列通訊鏈路中減少時鐘-數據偏斜，該方法包括：在一MIPI D-PHY串列鏈路的一第一通道上傳送一時鐘信號；在該MIPI D-PHY串列鏈路的一第二通道上傳送一數據信號；在該MIPI D-PHY串列鏈路的該第一通道上接收該時鐘信號；以及 在該MIPI D-PHY串列鏈路的該第二通道上接收該數據信號；其中：在一校準模式下，該時鐘信號和該數據信號同相位地被傳送；和在一正常操作模式下，該時鐘信號和該數據信號異相位地被傳送；其中在該正常操作模式下，該時鐘信號和該數據信號分別在該第一通道和該第二通道上以一第一方向被傳送；在該校準模式下，該時鐘信號和該數據信號分別在該第一通道和該第二通道上以一第二方向被傳送；以及該第二方向是相反於該第一方向。
  11. 根據申請專利範圍第10項所述的通訊方法，其中，在該正常操作模式下，該時鐘信號和該數據信號正交地被傳送。
  12. 根據申請專利範圍第10項所述的通訊方法，其中，在該校準模式下，該數據信號包括在一預定校準數據圖案中的數據。
  13. 根據申請專利範圍第12項所述的通訊方法，其中，該預定校準數據圖案是使得該數據信號的至少一部分包括多個時間週期，而在該些時間週期中，該數據信號的位準轉換在時間上實質上相同於該時鐘信號的位準轉換。
  14. 根據申請專利範圍第12項所述的通訊方法，其中，該預定校準數據圖案是使得該數據信號中的至少一部分包括多個時間週期，而在該些時間週期中，該數據信號的邏輯位準在該時鐘信號的多個週期中被保持恆定。
  15. 根據申請專利範圍第10項所述的通訊方法，還包括：在該校準模式下，調整該數據信號和該時鐘信號中的至少一個的相位，使得其相位差低於一閾值。
  16. 根據申請專利範圍第15項所述的通訊方法，其中調整該數據信號和該時鐘信號中的至少一個的相位包括調整一可調延遲線電路。
  17. 根據申請專利範圍第16項所述的通訊方法，其中，在正常操作模式下，該可調延遲線電路將一延遲引入至該數據信號和該時鐘信號中的至少一個，該延 遲是在該校準模式下藉由調整該數據信號和該時鐘信號中的至少一個的相位而確定。
  18. 根據申請專利範圍第10項所述的通訊方法，其中，在該校準模式下，該數據信號和該時鐘信號均源自相同的信號。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102166908B1 (ko) * 2014-02-13 2020-10-19 삼성전자주식회사 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법
KR101671018B1 (ko) * 2015-04-22 2016-10-31 (주)이즈미디어 스큐 자동 보정 방법 및 장치
US10248612B2 (en) 2015-09-30 2019-04-02 Skyworks Solutions, Inc. Internal serial interface
US10025345B2 (en) 2015-10-05 2018-07-17 Samsung Electronics Co., Ltd. System on chip and integrated circuit for performing skew calibration using dual edge and mobile device including the same
US10128964B2 (en) 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US20170289410A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Device, system and method to mitigate loss of signal integrity in a communication of image information
US10411910B2 (en) * 2016-11-23 2019-09-10 DeGirum Corporation Distributed control synchronized ring network architecture
US10284361B2 (en) * 2017-05-05 2019-05-07 Mediatek Inc. Channel skew calibration method and associated receiver and system
US12041713B2 (en) * 2017-08-23 2024-07-16 Teradyne, Inc. Reducing timing skew in a circuit path
CN108073539A (zh) * 2017-12-27 2018-05-25 上海集成电路研发中心有限公司 一种mipi接口的d-phy电路
US10671553B2 (en) * 2017-12-29 2020-06-02 Texas Instuments Incorporated Link width scaling across multiple retimer devices
US10333571B1 (en) * 2018-07-06 2019-06-25 Novatek Microelectronics Corp. Signal receiving apparatus with deskew circuit
KR102428498B1 (ko) * 2018-10-26 2022-08-04 매그나칩 반도체 유한회사 스위칭 노이즈를 감소시킬 수 있는 수신 장치 및 이를 포함하는 전송 시스템
US10522204B1 (en) * 2018-11-07 2019-12-31 Realtek Semiconductor Corporation Memory signal phase difference calibration circuit and method
US10936007B2 (en) * 2019-04-03 2021-03-02 Omnivision Technologies, Inc. Hybrid method for high-speed serial link skew calibration
CN111163311B (zh) * 2020-02-13 2022-05-24 维沃移动通信有限公司 一种相位校准方法及电子设备
CN111475455B (zh) * 2020-04-03 2022-02-01 上海安路信息科技股份有限公司 Mipi偏移消除方法、偏移消除电路及通信接收装置
CN114185828B (zh) * 2021-12-08 2024-02-06 联芸科技(杭州)股份有限公司 串行通信装置及在其中去除数据时钟偏斜的方法
CN114666029B (zh) * 2022-03-24 2024-05-31 维沃移动通信有限公司 校准控制方法、装置及电子设备
CN115834805B (zh) * 2023-02-23 2023-04-18 北京数字光芯集成电路设计有限公司 一种mipi dphy偏斜消除电路和偏斜消除方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6622256B1 (en) * 2000-03-30 2003-09-16 Intel Corporation System for protecting strobe glitches by separating a strobe signal into pointer path and timing path, filtering glitches from signals on pointer path thereof
CN101847134B (zh) * 2010-01-19 2012-05-23 敦泰科技(深圳)有限公司 基于移动行业处理器接口mipi协议接口装置
KR20110121185A (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치
US8886988B2 (en) * 2011-05-19 2014-11-11 Novatek Microelectronics Corp. Method of calibrating signal skews in MIPI and related transmission system
TWI460574B (zh) * 2011-05-19 2014-11-11 Novatek Microelectronics Corp 校正行動產業處理器介面中訊號偏移的方法及相關傳輸系統

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