CN111796631B - 用于高速串行链路偏斜校准的混合方法 - Google Patents

用于高速串行链路偏斜校准的混合方法 Download PDF

Info

Publication number
CN111796631B
CN111796631B CN202010243179.9A CN202010243179A CN111796631B CN 111796631 B CN111796631 B CN 111796631B CN 202010243179 A CN202010243179 A CN 202010243179A CN 111796631 B CN111796631 B CN 111796631B
Authority
CN
China
Prior art keywords
data
clock signal
data signal
delay
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010243179.9A
Other languages
English (en)
Other versions
CN111796631A (zh
Inventor
杨黎
吴庆乐
蒋志祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omnivision Technologies Inc
Original Assignee
Omnivision Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omnivision Technologies Inc filed Critical Omnivision Technologies Inc
Publication of CN111796631A publication Critical patent/CN111796631A/zh
Application granted granted Critical
Publication of CN111796631B publication Critical patent/CN111796631B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)

Abstract

本公开涉及一种用于高速串行链路偏斜校准的混合方法。一种用于减少串行接口中的时钟数据偏斜的方法。在异或XOR平均(XOR平均)门的第一和第二输入处，通过所述串行接口来接收时钟信号和数据信号。确定所述XOR平均门的输出，并将其与目标值进行比较。基于所述XOR平均门的所述输出与所述目标值的比较，确定所述时钟信号的延迟和所述数据信号的延迟中的至少一者。通过使所述时钟信号和所述数据信号中的至少一者延迟，来减少所述时钟信号与所述数据信号之间的偏斜。

Description

用于高速串行链路偏斜校准的混合方法
技术领域
本公开大体上涉及高速串行接口的偏斜校准，且明确地说，但非排他地，涉及符合移动行业处理器接口(MIPI)标准的高速串行接口。
背景技术
图像传感器已变得随处可见。它们广泛用于数码静态相机、蜂窝式电话、安保摄像头，以及医学、汽车和其它应用。用来制造图像传感器的技术已经以大步调持续发展。举例来说，对较高图像传感器分辨率和较低功耗的需求已推动了图像传感器的进一步小型化和到数字装置的集成。
数据带宽要求的增加已导致使用较高数据传送速率的不同数据传送协议的开发。然而，这些较高数据传送速率为所述数字数据的传送期间的建立时间和保持时间留下较少的时间。举例来说，在较低数据传送速率下可容许的时序错误(也被称作偏斜错误)在较高数据传送速率下可导致不可接受水平的错误。因此，需要用于时钟信号的改进的偏斜校准(也被称作去偏斜)的系统和方法。
发明内容
在一个方面，本公开提供一种用于减少串行接口中的时钟数据偏斜的方法，其包括：在异或平均(“异或”平均)门的第一和第二输入处，通过所述串行接口来接收时钟信号和数据信号；产生所述“异或”平均门的输出；将所述“异或”平均门的所述输出与目标值进行比较；基于所述“异或”平均门的所述输出与所述目标值的所述比较，确定所述时钟信号的延迟和所述数据信号的延迟中的至少一者；以及通过使所述时钟信号和所述数据信号中的至少一者延迟，来减少所述时钟信号与所述数据信号之间的偏斜。
在另一方面，本公开提供一种用于减少串行接口中的时钟数据偏斜的系统，其包括：接收器(RX)，其经耦合以接收所述串行接口上的时钟信号和数据信号，其中所述RX包括：异或平均(“异或”平均)门，其经耦合以接收所述时钟信号和所述数据信号；控制器，其耦合到所述“异或”平均门，其中所述控制器包含在被执行时致使所述控制器执行包含以下的操作的逻辑：确定所述“异或”平均门的输出，将所述“异或”平均门的所述输出与目标值进行比较；以及基于所述“异或”平均门的所述输出与所述目标值的所述比较，确定所述时钟信号的延迟和所述数据信号的延迟中的至少一者；以及所述时钟信号的延迟线和所述数据信号的延迟线中的至少一者，其耦合到所述控制器，且耦合到所述“异或”平均门的输入。
附图说明
参见以下图式描述本发明的非限制性和非穷尽性的实施例，其中除非另外规定，否则贯穿各视图中相同的参考标号指代相同的部分。
图1是示出根据本发明技术的实施例的时钟信号的时序图。
图2是示出根据本发明技术的实施例的时钟信号和数据信号的时序图。
图3是示出根据本发明技术的实施例的具有受限的TSETUP和THOLD预算的时钟信号和数据信号的时序图。
图4是示出根据本发明技术的实施例的时钟信号与数据信号之间的去偏斜的时序图。
图5A是示出根据本发明技术的实施例的时钟信号与数据信号之间的去偏斜的时序图。
图5B是示出根据本发明技术的实施例的去偏斜电路。
图6A是示出根据本发明技术的实施例的使用伪随机二进制序列(PRBS)或真实图像数据来进行去偏斜的时序图。
图6B是示出根据本发明技术的实施例的去偏斜电路。
图7是说明根据本发明技术的实施例的数字眼扫掠的眼图。
图8是示出根据本发明技术的实施例的去偏斜方法的流程图。
对应参考标号在图式的若干视图中指示对应组件。技术人员将了解，图中的元件仅为简单和清晰起见而进行示出，并且不一定按比例绘制。举例来说，图中的一些元件的尺寸可能相对于其它元件放大以有助于改进对本发明的各种实施例的理解。并且，通常未描绘在商业可行的实施例中有用或必需的常见但众所周知的元件，以便促进本发明的这些各种实施例的遮挡较少的视图。
具体实施方式
本发明公开用于高速串行接口的偏斜校准的方法和设备。在以下描述中，陈述了许多特定细节以提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，可在没有所述具体细节中的一或一者以上的情况下或使用其它方法、组件、材料等来实践本文所述的技术。在其它情况下，未示出或详细描述众所周知的结构、材料或操作以免使某些方面混淆。
在本说明书通篇中参考“一个实例”或“一个实施例”意味着结合实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，贯穿本说明书在不同位置中出现的短语“在一个实例中”或“在一个实施例中”未必都是指同一个实例。此外，所述特定特征、结构或特性可在一或多个实例中组合。
在本说明书通篇中，使用若干技术术语。除非本文中明确定义，或其使用情境将明显另外表明，否则这些术语将采用其在它们所出现的领域中的普通含义。应注意，元件名称和符号在本文中可互换使用(例如Si对硅)；然而，两者具有相同含义。
简单来说，本发明的技术是针对传送时钟和数据信号的高速串行接口的偏斜校准(去偏斜)。在许多高速串行接口中，时钟和数据信号在同一物理层(PHY)的不同信道中传送。此高速串行接口的非限制性实例是移动行业处理器接口(MIPI)D-PHY接口(也被称作D-PHY链路)。时钟和数据信号可在与具有相同频率的两个正弦波相同的物理层中传送，且异相90°(也被称作“同相”或“正交”信号)。按照惯例，一个信号(例如时钟)是余弦波形，且另一信号(例如数据)是正弦波形。
这些串行接口不时地去偏斜，以减少时钟抖动效应以及时钟信号在系统中的不同点处的不均匀到达时间。一般来说，去偏斜包含确定时钟与数据信号之间的经优化相位偏移，其最小化导致数据错误的时序失配。
随着数据传送速率变高(例如1.5Gbps、2.5Gbps或更高)，时序预算对于可改变数据位之前的建立时间(TSETUP)来说变短，且对于在此期间不允许数据位改变的保持时间(THOLD)来说变短。因此，如果要减少数据错误，那么时钟偏斜错误的最小化变得较重要。
对于本发明的技术的一些实施例，在于发射器(TX)与接收器(RX)之间传送数据帧之前，执行初始去偏斜。在初始去偏斜期间，相对较大的训练序列可用于去偏斜，例如215个数据个位(也被称作单位间隔或UI)。归因于此训练序列的相对较大的大小，0和1数据位的均匀序列可用于初始去偏斜。然而，0和1数据位的均匀序列可能不是非常适合校正图像(帧)发射之间的可用时间内的符号间干扰(ISI)错误。帧发射之间的此可用时间也被称作垂直消隐，且通常短于可用于初始去偏斜的时间。举例来说，垂直消隐期间的数据流的可用长度可仅为约210个数据位。在一些实施例中，具有0和1数据的统计上相同的可能性的伪随机二进制序列(PRBS)可用于垂直消隐期间的去偏斜。另外，如果检测到链接错误，那么真实图像可用于去偏斜。
在一些实施例中，数字眼扫掠可结合PRBS或真实图像数据用于去偏斜。举例来说，开口窗可在时钟信号的眼图内经数字调整(重新定位或数字扫掠)，以优化可用TSETUP和THOLD预算。
在不同实施例中，通过调整时钟信道的延迟线或通过调整数据信道的延迟线，使用调整接收器处的延迟时间的不同电路来实施去偏斜。在一些实施例中，所述延迟线中的一者(时钟延迟或数据延迟)的调整对于时钟与数据信道之间的去偏斜来说是足够的。
为了说明，图1是示出根据本发明技术的一实施例的双数据速率(DDR)时钟信号100的时序图。所说明的差分时钟信号100包含CLKp和CLKn信号。将时钟信号100分成若干单位间隔(UI)，其中每一UI对应于一个数据位。因此，所述时钟的总周期(TCLKP)对应于两个数据位的时间。因此，假设时钟和数据信号经恰当地去偏斜，那么在时钟的1个周期(TCLKP)期间，所述数据信号的值可改变至多两次。
图2是示出根据本发明技术的实施例的时钟信号100和数据信号200的时序图。上部时序图示出数据信号200，且下部图示出时钟信号100。为了使数据信号200将其值从例如0改变为1，TSETUP时间应在时钟信号100的变化之前。此外，THOLD时间应跟在时钟信号100的改变之后，为了使新数据位变得有效。从数据改变的开始到结束的总时间对应于1个UI。数据信号200中的影线区域对应于信号抖动，其为归因于例如信号中的时序错误和噪声的信号变化。一般来说，抖动减少了用于TSETUP时间和THOLD时间的可用预算。
图3是示出根据本发明技术的实施例的具有受限的TSETUP和THOLD预算的时钟信号和数据信号的时序图。一般来说，增加的抖动减少了用于TSETUP时间和THOLD时间的可用预算。此外，时钟信号100远离数据信号200中的所说明的转变的中间偏斜，因此进一步减少可用的TSETUP时间。因此，即使抖动的相对较小的增加也可能使用于TSETUP时间和/或THOLD时间的预算不足，从而触发数据信号200中的错误。
图4是示出根据本发明技术的实施例的时钟信号与数据信号之间的去偏斜的时序图。时序图说明时钟信道100、去偏斜之前的数据信道200-1，以及去偏斜之后的数据信道200-2。所说明的时序图的左手侧包含在此期间相对于时钟信道执行数据信道的去偏斜的去偏斜周期。时序图的右手侧包含在此期间至少部分地基于时钟信号来传送数据的图像数据周期。
在所示出的实施例中，相对于时钟信道(也被称作时钟线)来执行数据信道(也被称作数据线)的去偏斜。然而，在其它实施例中，可相对于数据信道使时钟信道去偏斜。一般来说，使数据信道或时钟信道去偏斜来使它们恰当地相对对准就已足够。在一些实施例中，可经由同一物理层(例如相同对高速串行线)来传送时钟和数据两者。
在所示出的实施例中，在去偏斜之前，数据和时钟信号稍微对准，从而可能导致数据传送错误的增加。然而，在去偏斜之后，数据和时钟信号较好地对准。取决于TSETUP时间和THOLD时间，去偏斜之后的此类较好对准可对应于时钟信号的转变边缘与数据信号的值1或值0的中间对准。一般来说，此对准为TSETUP时间和THOLD时间提供较好的预算，从而产生较小数目个数据传送错误。在不同实施例中，基于TSETUP时间和THOLD时间的值，其它对准是可能的。
图5A是示出根据本发明技术的实施例的时钟信号与数据信号之间的去偏斜的时序图。所说明的时序图包含时钟信号100、数据信号200和信号310，其是通过在去偏斜周期期间，在时钟信号100与数据信号200之间应用异或(“异或”)平均运算而获得的。在不存在平均运算的情况下，信号300将表示组合时钟信号100和数据信号200的“异或”结果。在一些实施例中，执行时钟信号100数据信号200之间的去偏斜，目标是使时钟信号100的转变边缘与数据信道200的数据平稳段(0或1)的中间对准。在一些实施例中，可将此类去偏斜定义为时钟信号100与数据信号200之间的“异或”平均函数，具有所要的平均值0.5，意味着时钟信号100的转变边缘以统计方式与数据信道200的数据平稳段(0或1)的中间对准。在一些实施例中，可使用图5B中说明的电路来实现此类去偏斜。
图5B是示出根据本发明技术的实施例的去偏斜电路。所说明的电路可为接收器(RX)400的部分。在一些实施例中，通过高速串行数据信道10和20传送时钟信号100和数据信号200，作为“异或”平均元件30的输入。元件30组合“异或”函数和平均函数。通过组合这些元件，避免了“异或”函数的高频输出，从而保存电路带宽且节省电力。在一些实施例中，元件30可为与低通电流到电压转换器组合的电流模式“异或”元件。
“异或”平均元件30的输出取决于图5A中所示的时钟信道100与数据信道200的对准。举例来说，如果数据信道200的高值(1)与时钟信道100的高值(1)完全对准，那么“异或”平均元件30的输出将均匀地为0。在时钟信道与数据信道之间的此类假定对准的另一极端，如果数据信道200的高值(1)与时钟信道100的低值(0)完全对准，那么“异或”平均元件30的输出将均匀地为1。然而，当时钟信号100的转变边缘以统计方式与数据信道200的数据平稳段(0或1)的中间对准时，“异或”平均元件30的所得输出将为时间的0半部和时间的1半部，因此在由平均元件30处理之后，以统计方式对应于0.5(即，50％工作循环)。举例来说，如果逻辑0对应于0V，且逻辑1对应于1V，那么“异或”平均元件30的输出对应于0.5V。
“异或”平均元件30的输出可由控制器或处理器40接收，所述控制器或处理器包含用于确定延迟线15和25中的一者或两者中的时间延迟的合适逻辑(例如固件)。一般技术人员将知道如何使用例如电感器-电容器库网络或有源电路来实施延迟线。在一些实施例中，控制器40可实施到延迟线15中的延迟，使得到达串行链路匝的时钟信号进一步经延迟以便使平均元件30的输出尽可能靠近0.5。作为另一实例，控制器40可实施到延迟线25中的延迟，使得到达串行链路匝的数据信号进一步经延迟，以便使平均元件30的输出为另一目标值，例如0.7。在不同实施例中，平均元件30的输出的不同目标值是可能的。
图6A是示出根据本发明技术的实施例的使用伪随机二进制序列(PRBS)或真实图像数据来进行去偏斜的时序图。在一些实施例中，使用0和1的常规模式来去偏斜(例如，如参看图5A所阐释)可能未恰当地考虑符号间干扰(ISI)，对于PRBS或对于真实图像数据，最好考虑符号间干扰。此外，在一些实施例中，基于PRBS的去偏斜可能尤其适合于图像消隐，也就是说，适合于图像帧之间的时间周期。
图6A说明用于去偏斜的数据模式。初始模式是具有逻辑0和1的均匀序列的时钟类模式。在一些实施例中，在传送数据帧之前，此类均匀序列可用于初始去偏斜。接下来，PRBS数据用于去偏斜。在一些实施例中，此类去偏斜被称作替代校准。在图6A中所示的实例中，数据块A可对应于具有大量逻辑0的符号，数据块B可对应于具有大量逻辑1的符号，且数据块C可对应于具有穿插逻辑0和1的符号。因此，数据块A和B具有相对较大的开口，而数据块C具有相对较小的开口，从而使其较易受偏斜错误影响。一般来说，曲线图的右手侧上的图像数据或PRBS数据包含相对分散的符号组合，从而提供逻辑0和1的均匀序列通常无法提供的去偏斜数据。
图6B是根据本发明技术的实施例的去偏斜电路410。在一些实施例中，去偏斜电路410包含RX 400，其具有眼扫掠元件45，所述眼扫掠元件可实施为能够数字扫掠TSETUP时间与THOLD时间的组合以便在眼图的开口内最佳定位TSETUP时间和THOLD时间的数字元件。一般技术人员将知道如何使用例如数字控制器、处理器、模/数(A/D)转换器和/或其它元件来实施此数字扫掠。参看图7来阐述此类数字扫掠的实例。
图7是说明根据本发明技术的实施例的数字眼扫掠的眼图。图7示出作为大量循环的时钟抖动的复合图片的眼图。一般来说，眼开口830的较大大小对应于用于TSETUP时间与THOLD时间的组合的较大预算。明确地说，眼开口830的宽度对应于时间预算，而眼开口830的高度对应于电压预算。在所说明的曲线图800中，用于TSETUP时间和THOLD时间的可用预算(在去偏斜之前)对应于形状810。在使用(例如)图6B中所示的眼扫掠45的去偏斜之后，使时钟和数据信号去偏斜，使得TSETUP时间和THOLD时间包含在形状820中，这较好地利用使形状810预去偏斜的眼开口830的时间/电压预算。
图8是说明根据本发明技术的实施例的去偏斜方法700的流程图。在一些实施例中，所述方法可包含流程图中的步骤中的仅一些步骤，或可包含未在流程图700中说明的额外步骤。
在一些实施例中，块(A)可对应于使用0和1的均匀模式的初始去偏斜，块(B)可对应于具有训练模式的数字扫掠，且块(C)可对应于具有真实图像数据的数字扫掠。方法700在框71处开始，且进行到框72中的粗略校准。在一些实施例中，此类粗略校准可使用0和1的均匀模式以及图5B中所示的电路来执行。框73指示延迟线(例如图5B中所示的延迟线15和/或25)的调整。一些实施例，块(A)的粗略校准可对应于数据帧的处理之前的初始校准。
块(B)可在框74中以供应PRBS训练模式开始。在一些实施例中，PRBS训练模式可为PRBS9训练模式。在框75中，作出PRBS训练模式是否已引起错误的决定。如果PRBS训练模式未引起错误，那么方法在框80中继续通过使系统准备好监视真实图像数据来进行正常去偏斜过程。如果PRBS训练模式引起错误，那么方法进行到框76，以使TSETUP时间和THOLD时间的组合移位(例如使图7中示出的形状810移位)。
TSETUP时间与THOLD时间的组合的移位可受移位时间/电压形状810的预定值限制。在许多实施例中，去偏斜过程对时钟信号和数据信号的相对位置的递增改变敏感，因此窗移位受限以保留所述方法的稳定性。因此，在框77中，作出是否超出这些移位限制的确定。如果超出，那么方法进行到框79，以指示错误且停止所述方法。然而，如果框76的窗/大小移位在允许限制内，那么所述方法进行到框78，其中调整延迟线的延迟(例如延迟线15或25的延迟)。所述方法接下来进行到框74，以用另一PRBS训练模式来重复块(B)。
在一些实施例中，块(C)可在框81处以真实图像数据开始。所述方法可继续到框82，其中作出关于真实图像数据是否导致偏斜错误的确定。此确定可包含误差校验码(ECC)和/或连续再循环校正(CRC)。如果真实图像数据已引起偏斜错误，那么所述方法进行到框83，以使TSETUP时间与THOLD时间的组合移位(例如使图7中示出的形状810移位)。在框84中，作出是否超出移位限制的确定。如果超出，那么方法进行到框86，以指示错误且停止所述方法。然而，如果框83的窗/大小移位在允许限制内，那么所述方法进行到框85，其中调整延迟(例如延迟线15或25)。在框81中再次使用真实图像数据。如果在框82中未检测到错误，那么方法进行到框87，其中完成线延迟。所述方法可在框88中结束。
上文所述的技术的许多实施例可采取计算机或控制器可执行指令的形式，包含由可编程计算机或控制器执行的例程。相关领域的技术人员将了解，本技术可在除上文示出并描述的计算机/控制器系统以外的计算机/控制器系统上实践。所述技术可在经专门编程、配置或建构以执行上文所述的计算机可执行指令中的一或多者的专用计算机、专用集成电路(ASIC)、控制器或数据处理器中体现。当然，本文中所描述的任何逻辑或算法可以软件或硬件，或软件和硬件的组合实施。
对本发明的所说明实例的以上描述(包含摘要中所描述的内容)无意是穷尽性的或将本发明限制于所公开的精确形式。虽然本文中出于说明性目的描述了本发明的具体实例，但是在本发明的范围内，各种修改是可能的，如相关领域的技术人员将认识到。
可鉴于以上详细描述对本发明作出这些修改。所附权利要求书中使用的术语不应被解释为将本发明限于本说明书中所公开的具体实例。实际上，本发明的范围应完全由所附权利要求书确定，应根据权利要求解释的已确立的原则来解释所附权利要求书。

Claims (25)

1.一种用于减少串行接口中的时钟数据偏斜的方法，其包括：
在异或平均门的第一和第二输入处，通过所述串行接口来接收时钟信号和数据信号，其中所述异或平均门组合“异或”函数和平均函数；
产生所述异或平均门的输出；
将所述异或平均门的所述输出与目标值进行比较；
基于所述异或平均门的所述输出与所述目标值的所述比较，确定所述时钟信号的延迟和所述数据信号的延迟中的至少一者；以及
通过延迟所述时钟信号和所述数据信号中的至少一者，来减少所述时钟信号与所述数据信号之间的偏斜。
2.根据权利要求1所述的方法，其中所述数据信号包括0和1数据位的重复序列。
3.根据权利要求1所述的方法，其中所述数据信号包括伪随机二进制序列PRBS数据位，其中所述方法进一步包括：
产生所述时钟信号的眼图；
确定所述眼图中的开口窗的大小；以及
将所述开口窗的所述大小与建立时间和保持时间的总和进行比较。
4.根据权利要求3所述的方法，其中所述确定所述时钟信号的所述延迟和所述数据信号的所述延迟中的至少一者包括使所述开口窗的中心与所述建立时间和所述保持时间的所述总和的中点对准。
5.根据权利要求4所述的方法，其中所述PRBS数据位是PRBS9数据位。
6.根据权利要求4所述的方法，其中在数据帧之间的垂直消隐期间，周期性地执行所述方法。
7.根据权利要求1所述的方法，其中所述数据信号包括图像数据，其中所述方法进一步包括：
产生所述时钟信号的眼图；
确定所述眼图中的开口窗的大小；以及
将所述开口窗的所述大小与建立时间和保持时间的总和进行比较。
8.根据权利要求7所述的方法，其中所述确定所述时钟信号的所述延迟和所述数据信号的所述延迟中的至少一者包括使所述开口窗的中心与所述建立时间和所述保持时间的所述总和的中点对准。
9.根据权利要求8所述的方法，其中在数据帧之间的垂直消隐期间，周期性地执行所述方法。
10.根据权利要求1所述的方法，其中用于与所述异或平均门的所述输出比较的所述目标值对应于50％的工作循环。
11.根据权利要求1所述的方法，其中所述时钟信号和所述数据信号正交发射。
12.根据权利要求1所述的方法，其中所述延迟所述时钟信号和所述数据信号中的至少一者包括调整所述时钟信号与所述数据信号之间的相位差。
13.根据权利要求1所述的方法，其中所述串行接口包括移动行业处理器接口MIPI串行链路。
14.一种用于减少串行接口中的时钟数据偏斜的系统，其包括：
接收器，其经耦合以接收所述串行接口上的时钟信号和数据信号，其中所述接收器包括：
异或平均门，其经耦合以接收所述时钟信号和所述数据信号，其中所述异或平均门组合“异或”函数和平均函数；
控制器，其耦合到所述异或平均门，其中所述控制器包含在被执行时致使所述控制器执行包含以下的操作的逻辑：
确定所述异或平均门的输出，
将所述异或平均门的所述输出与目标值进行比较，以及
基于所述异或平均门的所述输出与所述目标值的所述比较，确定所述时钟信号的延迟和所述数据信号的延迟中的至少一者；以及
所述时钟信号的延迟线和所述数据信号的延迟线中的至少一者，其耦合到所述控制器，且耦合到所述异或平均门的输入。
15.根据权利要求14所述的系统，其中所述数据信号包括0和1数据位的重复序列。
16.根据权利要求14所述的系统，其中所述数据信号包括伪随机二进制序列PRBS数据位，其中进一步致使所述控制器执行包含以下的操作：
确定眼图中的开口窗的大小；以及
将所述开口窗的所述大小与建立时间和保持时间的总和进行比较。
17.根据权利要求16所述的系统，其中所述确定所述时钟信号的所述延迟和所述数据信号的所述延迟中的至少一者包括使所述开口窗的中心与所述建立时间和所述保持时间的所述总和的中点对准。
18.根据权利要求16所述的系统，其中所述PRBS数据位是在数据帧之间的垂直消隐期间由所述接收器接收的PRBS9数据位。
19.根据权利要求14所述的系统，其中所述数据信号包括图像数据，其中进一步致使所述控制器执行包含以下的操作：
确定眼图中的开口窗的大小；
将所述开口窗的所述大小与建立时间和保持时间的总和进行比较。
20.根据权利要求19所述的系统，其中所述确定所述时钟信号的所述延迟和所述数据信号的所述延迟中的至少一者包括使所述开口窗的中心与所述建立时间和所述保持时间的所述总和的中点对准。
21.根据权利要求20所述的系统，其中所述图像数据在数据帧之间的垂直消隐期间由所述接收器接收。
22.根据权利要求14所述的系统，其中用于与所述异或平均门的所述输出进行比较的所述目标值对应于50％的工作循环。
23.根据权利要求14所述的系统，其中所述时钟信号和所述数据信号正交发射。
24.根据权利要求14所述的系统，其中所述时钟信号的所述延迟线和所述数据信号的所述延迟线中的所述至少一者经耦合以调整所述时钟信号与所述数据信号之间的相位差。
25.根据权利要求14所述的系统，其中所述串行接口包括移动行业处理器接口MIPI串行链路。
CN202010243179.9A 2019-04-03 2020-03-31 用于高速串行链路偏斜校准的混合方法 Active CN111796631B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/374,525 2019-04-03
US16/374,525 US10936007B2 (en) 2019-04-03 2019-04-03 Hybrid method for high-speed serial link skew calibration

Publications (2)

Publication Number Publication Date
CN111796631A CN111796631A (zh) 2020-10-20
CN111796631B true CN111796631B (zh) 2022-01-04

Family

ID=72663064

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010243179.9A Active CN111796631B (zh) 2019-04-03 2020-03-31 用于高速串行链路偏斜校准的混合方法

Country Status (3)

Country Link
US (1) US10936007B2 (zh)
CN (1) CN111796631B (zh)
TW (1) TWI719862B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11258436B1 (en) * 2021-04-09 2022-02-22 Realtek Semiconductor Corp. Self-calibrating quadrature clock generator and method thereof
US20240020255A1 (en) * 2022-07-15 2024-01-18 Nvidia Corporation Dynamic skew realignment over multiple transmission lanes in integrated computing platforms

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636467B1 (en) * 2000-06-30 2003-10-21 Hewlett-Packard Development Company, L.P. Method and apparatus for accurately calibrating the timing of a write onto storage media
EP1701444A1 (en) * 2005-03-08 2006-09-13 Synthesys Research, Inc. Method and apparatus for detecting linear phase error
CN104765706A (zh) * 2014-01-07 2015-07-08 全视技术有限公司 基于数字校准的长距离mipi d-phy串行链路的偏斜消除

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013190B2 (en) * 2011-10-28 2015-04-21 Digi International Inc. Digital delay measurement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636467B1 (en) * 2000-06-30 2003-10-21 Hewlett-Packard Development Company, L.P. Method and apparatus for accurately calibrating the timing of a write onto storage media
EP1701444A1 (en) * 2005-03-08 2006-09-13 Synthesys Research, Inc. Method and apparatus for detecting linear phase error
CN104765706A (zh) * 2014-01-07 2015-07-08 全视技术有限公司 基于数字校准的长距离mipi d-phy串行链路的偏斜消除

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
《Delay insertion method in clock skew scheduling》;Baris Taskin 等;《ISPD ’05: Proceedings of the 2005 international symposium on Physical design》;20050430;第47-54页 *
《一种TIADC系统时钟偏斜误差的全并行校正方法》;聂伟 等;《实验技术与管理》;20150430;第32卷(第4期);第47-51页 *
《高性能时钟分布与偏斜调整技术研究》;罗钢;《中国博士学位论文全文数据库 信息科技辑》;20160115(第01期);全文 *

Also Published As

Publication number Publication date
US20200319666A1 (en) 2020-10-08
TW202042000A (zh) 2020-11-16
TWI719862B (zh) 2021-02-21
CN111796631A (zh) 2020-10-20
US10936007B2 (en) 2021-03-02

Similar Documents

Publication Publication Date Title
US11463283B1 (en) Split-path equalizer and related methods, devices and systems
US7298807B2 (en) Circuit, apparatus and method for adjusting a duty-cycle of a clock signal in response to incoming serial data
US10419246B2 (en) C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration
US7991098B2 (en) Method and apparatus for training the reference voltage level and data sample timing in a receiver
US8050317B2 (en) Receiver with equalizer and method of operation
TWI530148B (zh) 用於長距離行動產業處理器介面實體層串列鏈路之基於數位校準的偏斜抵銷
US7209531B1 (en) Apparatus and method for data deskew
US20050265064A1 (en) Data sampling clock edge placement training for high speed GPU-memory interface
US20130076425A1 (en) Integrated circuit device timing calibration
CN111796631B (zh) 用于高速串行链路偏斜校准的混合方法
US10164806B2 (en) Clock data recovery circuit using pseudo random binary sequence pattern and operating method for same
US20060274874A1 (en) Clock and data timing compensation for receiver
CN1918871A (zh) 为通信链路自动校准双接头和多接头均衡的系统和方法
US20100158184A1 (en) Adaptable phase lock loop transfer function for digital video interface
US10454725B1 (en) C-PHY receiver equalization
US11424904B2 (en) Method for measuring and correcting multiwire skew
EP2127187B1 (en) Bias and random delay cancellation
WO2012147258A1 (ja) チャネル間スキュー調整回路
US11165553B1 (en) Static clock calibration in physical layer device
US7977989B2 (en) Method and apparatus for detecting and adjusting characteristics of a signal
US20030014683A1 (en) Receiver with automatic skew compensation
JP2020010169A (ja) 送受信装置
EP1386441B1 (en) Receiver with recovery circuit using oversampling and majority decision

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant