JP6062768B2 - メモリ検査装置、メモリ検査方法、およびメモリ検査プログラム - Google Patents
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Description
図1は、本発明の第1の実施形態に係るメモリ検査装置100の構成例を示すブロック図である。メモリ検査装置100は、検査対象であるフラッシュメモリ1にて発生するビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別可能とする。メモリ検査装置100は、ビットエラー検出部2と、電圧監視部3と、クロック発生部4と、温度監視部5と、記憶部6と、制御部7と、書込設定部8と、実行領域切替部9と、通信部10と、表示部11と、を備える。
[第2の実施形態]
図6は、本発明の第2の実施形態に係るメモリ検査装置300の構成例を示すブロック図である。メモリ検査装置300は、CPU(Central Processing Unit)302と、メモリ304と、を備える。
[発明の利用が考えられる分野]
以上説明した各実施形態は、通信の信頼性の高さが要求され且つ遠隔地に多数設置される装置、例えば、電力、ガス、水道の自動検針装置や、その他情報を収集するテレメタリング装置への利用が考えられる。
2 ビットエラー検出部
3 電圧監視部
4 クロック発生部
5 温度監視部
6 記憶部
7 制御部
8 書込設定部
9 実行領域切替部
10 通信部
11 表示部
20 パリティチェック部
22 アドレス監視部
100 メモリ検査装置
300 メモリ検査装置
302 CPU
304 メモリ
400 メモリ検査プログラム
402 第1プログラム
404 第2プログラム
Claims (10)
- リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置であって、
前記検査対象メモリの所定領域におけるビットエラーを検出するビットエラー検出手段と、
前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める制御手段と、
を備えることを特徴とするメモリ検査装置。 - 前記制御手段によって書き込まれる値は、前記メモリのリテンション不良の発生パターンが”0”→”1”である場合には“0”であり、前記メモリのリテンション不良の発生パターンが”1”→”0”である場合には“1”であることを特徴とする請求項1記載のメモリ検査装置。
- 前記検査対象メモリに電力を供給する電源の電圧を監視する電圧監視手段と、
前記検査対象メモリの周囲温度を監視する温度監視手段と、
をさらに備え、
前記制御手段は、前記電圧監視手段の監視結果に基づいて前記発生間隔内における前記電圧の最大値、最小値、平均値、および前記ビットエラー発生前後の値についての情報のうちの少なくとも1つを算出し、前記温度監視手段の監視結果に基づいて前記発生間隔内における前記温度の最大値、最小値、平均値、および前記ビットエラー発生前後の値についての情報のうちの少なくとも1つを算出することを特徴とする請求項1または2に記載のメモリ検査装置。 - 前記制御手段によって算出された前記ビットエラーの発生間隔についての情報、電圧に関する前記各種情報、および温度に関する前記各種情報を外部に通知する通信手段を、さらに備えることを特徴とする請求項1−3のいずれか1項に記載のメモリ検査装置。
- 前記ビットエラー検出手段におけるビットエラー検出は、パリティチェックであることを特徴とする請求項1−4のいずれか1項に記載のメモリ検査装置。
- 前記検査対象メモリは、前記検査対象メモリ自体を検査するためのプログラムが記憶されたメモリであることを特徴とする請求項1−5のいずれか1項に記載のメモリ検査装置。
- 前記プログラムが記憶されたメモリは、起動時において自動的に実行されるプログラムが格納される運用領域と、前記運用領域にてビットエラーが発生した場合に実行されるプログラムが格納される予備領域を有することを特徴とする請求項6記載のメモリ検査装置。
- 前記検査対象メモリは、フラッシュメモリであることを特徴とする請求項1−7のいずれか1項に記載のメモリ検査装置。
- リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査方法であって、
前記検査対象メモリの所定領域におけるビットエラーを検出し、
前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める
ことを特徴とするメモリ検査方法。 - リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置のコンピュータに、
前記検査対象メモリの所定領域におけるビットエラーを検出する第1処理と、
前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める第2処理と
を実行させるためメモリ検査プログラム。
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