JP2014170600A - メモリ検査装置、メモリ検査方法、およびメモリ検査プログラム - Google Patents

Abstract

【課題】 メモリにて発生するビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別可能とすることができる。
【解決手段】 メモリ検査装置は、リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査する。メモリ検査装置は、検査対象メモリの所定領域におけるビットエラーを検出するビットエラー検出手段と、所定領域においてビットエラーが検出された際、所定領域内のビットを、リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、ビットエラーの発生間隔を求める制御手段と、を備える。
【選択図】 図１

Description

本発明は、フラッシュメモリ等のメモリを検査するメモリ検査装置、メモリ検査方法、およびメモリ検査プログラム関する。

通信装置等の電子機器において、電気的に書き換え可能なメモリであるフラッシュメモリが広く使用されている。フラッシュメモリにおいて、ビットエラーが発生することがある。ビットエラーは、フラッシュメモリを搭載する機器側の回路や使用条件が原因で発生する場合と、フラッシュメモリ自体の特性が原因で発生する場合とがある。後者の代表的な例として、「リテンション不良」を挙げることができる。リテンション不良とは、書き込みや消去時に発生するエラーとは異なり、放置された状態でデータが自然に化ける不良のことである。

ビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別することができれば、不具合発生原因の切り分けが可能となるため、トラブルシューティングを迅速且つ的確に実行することが可能となる。また、機器側の製造業者とフラッシュメモリを供給するメーカ側との間で、責任の所在が明確となる。

特許文献１には、書き込みエラーが発生した場合に、直前に発生した書き込みエラーと現書き込みエラーとの時間間隔を検出する構成についての記載がある。

特許文献２には、伝送装置における障害発生の原因を解析するために、伝送装置の状態（電源電圧、衝撃、温度）を観測する構成についての記載がある。

特開２０１０−０９７６００号公報（ページＮｏ．１４−１５） 特開２０１０−１４７８０４号公報（ページＮｏ．８）

リテンション不良の発生周期はほぼ一定であるとされている。従って、ビットエラーの原因がリテンション不良かそれ以外かを区別する場合、ビットエラーの発生周期を知ることが重要である。

また、リテンション不良の発生パターンは、フラッシュメモリのプロセスの特性上、”０”→”１”または”１”→”０”のどちらかに限定されることが知られている。

たとえば、リテンション不良の発生パターンが“０”→“１”のタイプのフラッシュメモリの場合、現在の値が“０”であるビットにリテンション不良が発生すると、そのビットは“１”に化ける。そして、一旦、“１”となったビットは、リテンション不良によって“０”に戻ることはない（この場合、意図的に行われるデータの書き換えや消去の場合はその限りではない）。また、現在の値が元々“１”であるビットは、リテンション不良によって“０”に化けることはない。

すなわち、リテンション不良の発生パターンが“０”→“１”のタイプのフラッシュメモリにおいて、データ化けによって“１”となったビットおよび元々“１”であるビットに対してリテンション不良が発生した場合、そのビットが“０”に化けることはない。従って、上記のような場合、ビットエラーとして検出されない。これにより、ビットエラーの発生周期が不確かなものとなってしまい、結果として、ビットエラーの原因がリテンション不良によるものなのか、他の原因によるものなのかを正確に区別することができない。

特許文献１は、書き込みエラーの時間間隔を測定することについて記載する。しかしながら、特許文献１に記載の技術では、上述したような特殊な発生パターンを有するリテンション不良を区別することはできない。

なお、リテンション不良は、さらに、使用環境温度が高いほど発生しやすいという特徴を有している。特許文献２は、伝送装置の状態、例えば、温度を測定することについては記載するものの、リテンション不良の上記特性を考慮したビットエラーの継続的測定については何ら記載していない。従って、特許文献２の技術では、ビットエラーの原因がリテンション不良であることを特定することはできない。

本発明は、上記課題を解決するためになされたものであり、メモリにて発生するビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別可能とすることができるメモリ検査装置、メモリ検査方法、およびメモリ検査プログラムを提供することを目的とする。

本発明のメモリ検査装置は、リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置であって、前記検査対象メモリの所定領域におけるビットエラーを検出するビットエラー検出手段と、前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める制御手段と、を備える。

本発明のメモリ検査方法は、リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査方法であって、前記検査対象メモリの所定領域におけるビットエラーを検出し、前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める。

本発明のメモリ検査プログラムは、リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置のコンピュータに、前記検査対象メモリの所定領域におけるビットエラーを検出する第１処理と、前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める第２処理と、を実行させる。

本発明によれば、メモリにて発生するビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別可能とすることができる。

本発明の第１の実施形態に係るメモリ検査装置の構成例を示すブロック図である。 ビットエラー検出部の構成例を示すブロック図である。 図１に示すメモリ検査装置の動作例を説明する第１のフローチャートである。 図１に示すメモリ検査装置の動作例を説明する第２のフローチャートである。 図１に示すメモリ検査装置の動作例を説明する第３のフローチャートである。 本発明の第２の実施形態に係るメモリ検査装置の構成例を示すブロック図である 図６に示すメモリに格納されるメモリ検査プログラムの構成例を示すブロック図である。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るメモリ検査装置１００の構成例を示すブロック図である。メモリ検査装置１００は、検査対象であるフラッシュメモリ１にて発生するビットエラーの原因が、リテンション不良によるものなのか、それ以外によるものなのかを区別可能とする。メモリ検査装置１００は、ビットエラー検出部２と、電圧監視部３と、クロック発生部４と、温度監視部５と、記憶部６と、制御部７と、書込設定部８と、実行領域切替部９と、通信部１０と、表示部１１と、を備える。

なお、本実施形態では、フラッシュメモリ１を検査するためのプログラムが、検査対象のフラッシュメモリ１自体に記憶されている場合を例に挙げる。フラッシュメモリ１は、制御部７によって実行されるプログラムが格納されるプログラム領域を備える。プログラム領域は、運用領域と予備領域とに分割される。運用領域と予備領域には、実質的に同一のプログラムが格納される。制御部７は、運用領域および予備領域のうちのいずれかのプログラムを選択的に実行することが可能である。制御部７によって実行される領域を実行領域と呼ぶ。

ビットエラー検出部２は、フラッシュメモリ１のメモリセルから読み出したデータにビットエラーがあるか否かを判断し、ビットエラーがある場合はそのビットエラーが発生したアドレスを特定する。ビットエラー検出部２は、ビットエラーを検出した場合、後述するビットエラー情報（ａ）を出力する。

電圧監視部３は、フラッシュメモリ１の電源電圧を監視し、電圧監視情報として出力する。温度監視部５は、フラッシュメモリ１近傍の温度を監視し、温度監視情報として出力する。クロック発生部４は、制御部７に対して、検査周期としてのクロックを発生する。ここで、「検査周期」とは、上記電圧および温度を検査する周期のことである。検査周期は、たとえば、瞬間的な異常も検出できる周期とすることができる。制御部７は、上記クロックの変化点（たとえば、立ち上がり）を検出するたびに、電圧監視部３から電圧値を取得し、温度監視部５から温度値を取得し、さらに、前記クロックの回数をカウントしているクロックカウンタをインクリメントする。

記憶部６は、ビットエラーが発生したときに収集される情報である、ビットエラーアドレスとクロックカウンタ値、および、常時繰り返し収集される情報である、電源電圧値と温度値と、を「監視結果」として記録する。

制御部７は、上記監視結果に基づいて、「ビットエラー原因特定情報」を生成する。ビットエラー原因特定情報は、例えば、Ｎ回目のビットエラー発生から（Ｎ＋１）回目のビットエラー発生までの時間間隔、この時間間隔内における、電圧および温度の最大値、最小値、平均値、並びにビットエラー発生前後の電圧、温度情報を含む。たとえば、時間間隔は、（Ｎ＋１）回目のビットエラー発生時点でのクロックカウンタ値からＮ回目のビットエラー発生時点でのクロックカウンタ値を減じたものに、検査周期を乗じることによって求めることができる。

書込設定部８には、ビットエラー発生後のフラッシュメモリ１に書き込むデータ値（“０”および“１”のいずれか一方）が予め設定されている。このデータ値は、リテンション不良の発生を継続的に検出するために設定される値である。具体的には、フラッシュメモリ１のリテンション不良の発生パターンが”０”→”１”の場合、上記データ値は“０”である。一方、フラッシュメモリ１のリテンション不良の発生パターンが”１”→”０”である場合、上記データ値は“１”である。なお、フラッシュメモリ１の不良発生パターンは、フラッシュメモリ毎に異なり、使用する前に予め既知であるものとする。よって、書込設定部８には、この不良発生パターンに応じた“０”または“１”が、運用前に予め設定されているものとする。

実行領域切替部９は、ビットエラーの発生アドレスに応じて実行領域を切り替える。

通信部１０は、ビットエラー原因特定情報を、外部装置（不図示）へ通知する機能を少なくとも有する。通信部１０は、有線通信および無線通信のいずれであってもよい。表示部１１は、ビットエラー原因特定情報を、文字あるいは音声にて表示する機能を少なくとも有する。 図２は、図１に示すビットエラー検出部２の構成例を示すブロック図である。ビットエラー検出部２は、パリティチェック部２０と、アドレス監視部２２と、を備える。

パリティチェック部２０は、フラッシュメモリ１から読み出されたデータに対してパリティチェック（ビットエラー検出の一例）を実施する。パリティチェック部２０は、チェック結果を、アドレス監視部２２へ出力する。アドレス監視部２２は、チェック結果に基づいて作成したビットエラー情報（ａ）を、制御部７、記憶部６、実行領域切替部９に対して出力する。ビットエラー情報（ａ）は、パリティエラーが発生した旨を示す「ビットエラー発生情報」とパリティエラーが発生したアドレスを示す情報である「アドレス情報」とを含む。

図３〜５は、メモリ検査装置１００の動作例を説明するためのフローチャートである。

メモリ検査装置１００の動作は、大別すると、３種類に分類される。１つ目は、初回のビットエラーを検出するまでの動作である（図３参照）。二つ目は、運用領域においてビットエラーが発生した場合の動作である（図４参照）。３つ目は、予備領域においてビットエラーが発生した場合の動作である（図５参照）。

図３に示す動作について説明する。メモリ検査装置１００が起動すると、クロック発生部４からのクロックタイミングに基づく電源電圧および温度の監視が開始される（ステップＳ１）。

ビットエラー検出部２は、フラッシュメモリ１から読み出した運用領域の全データに対してパリティチェックを実行する（ステップＳ２）。パリティエラーが検出された場合（ステップＳ３のＹｅｓ判定）、ビットエラー検出部２は、ビットエラー情報（ａ）を、実行領域切替部９へ出力する（ステップＳ４）。そして、図４の処理が実行される（ステップＳ５）。

運用領域にてパリティエラーが検出されなかった場合（ステップＳ３においてＮｏ判定）、ビットエラー検出部２は、フラッシュメモリ１から読み出した予備領域の全データに対してパリティチェックを実行する（ステップＳ６）。パリティエラーが検出された場合（ステップＳ７のＹｅｓ判定）、ビットエラー検出部２は、ビットエラー情報（ａ）を、実行領域切替部９へ出力する（ステップＳ８）。そして、図４の処理が実行される（ステップＳ９）。

予備領域にてパリティエラーが検出されなかった場合（ステップＳ７においてＮｏ判定）、ステップＳ２からの処理が再度実行される。

なお、運用領域のビットエラー検出は、例えば、初起動時に、制御部７がフラッシュメモリ１から運用領域のデータを読み込むタイミングで実行される。一方、予備領域のビットエラー検出は、例えば、予備領域のデータを一定周期で読み込み、その都度実行される。

図４に示す動作について説明する。ビットエラーの発生が運用領域で発生したことが判明すると、実行領域切替部９は、制御部７に対して強制リセット信号を出力する（ステップＳ２０）。強制リセット後、制御部７は、予備領域のプログラムで起動する（ステップＳ２１）。

制御部７は、書込設定部８から、データ値（“０”または“１”）を読み込む。制御部７は、運用領域のすべてのビットに上記データ値を書き込む（ステップＳ２２）。ビットエラー検出部２は、フラッシュメモリ１から読み出した運用領域の全データに対してパリティチェックを実行する（ステップＳ２３）。パリティエラーが検出されるまでステップＳ２２の処理が繰り返し実行される。

パリティエラー検出された場合（ステップＳ２４のＹｅｓ判定）、ビットエラー検出部２は、ビットエラー情報（ａ）を、制御部７へ出力する。制御部７は、記憶部６に記憶された各種監視結果から、「ビットエラー原因特定情報」を生成する（ステップＳ２５）。ビットエラー原因特定情報は、例えば、Ｎ回目のビットエラー発生から（Ｎ＋１）回目のビットエラー発生までの時間間隔、この時間間隔内における、電圧および温度の、最大値、最小値、平均値、並びにビットエラー発生前後の電圧および温度についての情報を含む。

ビットエラー原因特定情報は、通信部１０によって外部装置へ通知されるか、あるいは、表示部１１によって文字あるいは音声にて表示される（ステップＳ２６）。そして、ステップＳ２２の処理から再度実行される。

図５に示す動作について説明する。制御部７は、書込設定部８から、データ値（“０”または“１”）を読み込む。制御部７は、運用領域のすべてのビットに上記データ値を書き込む（ステップＳ４０）。ビットエラー検出部２は、フラッシュメモリ１から読み出した予備領域の全データに対してパリティチェックを実行する（ステップＳ４１）。ステップＳ４１の処理は、パリティエラーが検出されるまで繰り返し実行される。

パリティエラー検出された場合（ステップＳ４２のＹｅｓ判定）、ビットエラー検出部２は、ビットエラー情報（ａ）を、制御部７へ出力する。制御部７は、記憶部６に記憶された各種監視結果から、「ビットエラー原因特定情報」を生成する（ステップＳ４３）。ビットエラー原因特定情報は、例えば、Ｎ回目のビットエラー発生から（Ｎ＋１）回目のビットエラー発生までの時間間隔、この時間間隔内における、電圧および温度の最大値、最小値、平均値、並びにビットエラー発生前後の電圧、温度情報を含む。

ビットエラー原因特定情報は、通信部１０を介して外部装置へ通知されるか、あるいは、表示部１１によって文字あるいは音声にて表示される（ステップＳ４４）。そして、ステップＳ４０の処理から再度実行される。

以上説明した第１の実施形態の場合、ビットエラーが検出されたフラッシュメモリ１のプログラム領域（運用領域あるいは予備領域）のビットには、リテンション不良の発生を継続的に検出するための値（フラッシュメモリ１におけるリテンション不良の発生パターンを考慮した値）が書き込まれる。これにより、次回以降のリテンション不良をビットエラーとして確実に検出することができる。すなわち、ビットエラーの発生周期を正確に把握することできる。

さらに、上記実施形態の場合、正確なビットエラーの発生間隔の情報と併せて、「ビットエラー原因特定情報」が生成される。「ビットエラー原因特定情報」は、ビットエラー発生間隔についての情報に加えて、この時間内における、電圧および温度の、最大値、最小値、平均値、並びにビットエラー発生前後の電圧、温度情報を含む。

ここで、一般的に、リテンション不良は、温度の変化の影響を受け易く、電源電圧の変動の影響はさほど受けないとされている。従って、「ビットエラー原因特定情報」を検証することにより、ビットエラーの原因がリテンション不良によるものなのか、他の原因によるものなのかを、より確実に区別することが可能となる。

なお、ビットエラーの発生間隔、温度および電圧に関する各種情報に加えて、ビットエラーが発生したアドレスの情報を併せて管理することにより、より適切な対応をとることが可能となる。

もちろん、上記各種情報に基づくビットエラーの原因究明（リテンション不良か否かの切り分け）は、外部の装置ではなく、メモリ検査装置１００内で行ってもよいことは説明するまでもない。

また、ビットエラー発生時の情報をログデータとして管理し、例えば、保守運用サーバから、通信端末の運用状況の情報を取得できる機能を設けても良い。

ビットエラー検出部２におけるビットエラー検出は、パリティチェックに限定されず、他の検出方法（例えば、ＣＲＣ（Cyclic Redundancy Check）や、チェックサム）であってもよい。

また、以上説明した第１の実施形態において、フラッシュメモリを検査するためのプログラムが、検査対象のフラッシュメモリ自体に記憶されている場合を例に挙げたが、検査対象のフラッシュメモリは、上記プログラムが記憶されたメモリである必要はない。検査対象のフラッシュメモリに上記プログラムが記憶されていない場合、上記プログラムは、上記検査対象のフラッシュメモリとは別のメモリに格納すればよい。

また、以上説明した第１の実施形態では、検査対象のメモリをフラッシュメモリとする場合を例に挙げたが、検査対象のメモリは、上述したようなリテンション不良によるビットエラーが発生する可能性があるすべてのメモリとすることができる。

また、以上説明した第１の実施形態において、表示部１１は、メモリ検査装置１００の外部に設けることもできる。

また、以上説明した第１の実施形態において、検査対象のメモリがこのメモリ自体を検査するためのプログラムが記憶されたメモリでない場合、図１に示す実行領域切替部９を不要とすることができる。

また、少なくとも、ビットエラーの発生周期さえ判明すれば、メモリにて発生するビットエラーの原因がリテンション不良によるものなのか、それ以外によるものなのかを区別可能なる。したがって、電源監視部３および温度監視部６は必須の構成要素ではない。
［第２の実施形態］
図６は、本発明の第２の実施形態に係るメモリ検査装置３００の構成例を示すブロック図である。メモリ検査装置３００は、ＣＰＵ（Central Processing Unit）３０２と、メモリ３０４と、を備える。

メモリ３０４は、メモリ検査プログラム４００を記憶する。ＣＰＵ３０２は、ハンドオーバプログラム４００を実行する。メモリ３０４の例としては、非一時的な記憶手段、たとえば、ＲＯＭ（Read Only Memory）、ハードディスク、リムーバブルメディア、あるいはリムーバブルディスク等を挙げることができる。

図７は、メモリ検査プログラム４００の構成例を示すブロック図である。メモリ検査プログラム４００は、第１プログラム４０２と、第２プログラム４０４と、を備える。

第１プログラム４０２は、フラッシュメモリの所定領域におけるビットエラーを検出する処理を実行するためのプログラムである（図３のステップＳ２、Ｓ６、図４のステップＳ２３、および図５のステップＳ４１に対応）。

第２プログラム４０４は、所定領域においてビットエラーが検出された際、所定領域内のビットを、リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるプログラム（図４のステップＳ２２、および図５のステップＳ４０に対応）を含む。また、第２プログラム４０４は、ビットエラーの発生間隔を求めるためのプログラム（図４のステップＳ２５、および図５のステップＳ４３に対応）である。

第１の実施形態と同一の理由により、以上説明した第２の実施形態によって、次回以降のリテンション不良をビットエラーとして確実に検出することができる。すなわち、ビットエラーの発生周期を正確に把握することできる。
［発明の利用が考えられる分野］
以上説明した各実施形態は、通信の信頼性の高さが要求され且つ遠隔地に多数設置される装置、例えば、電力、ガス、水道の自動検針装置や、その他情報を収集するテレメタリング装置への利用が考えられる。

１ フラッシュメモリ
２ ビットエラー検出部
３ 電圧監視部
４ クロック発生部
５ 温度監視部
６ 記憶部
７ 制御部
８ 書込設定部
９ 実行領域切替部
１０ 通信部
１１ 表示部
２０ パリティチェック部
２２ アドレス監視部
１００ メモリ検査装置
３００ メモリ検査装置
３０２ ＣＰＵ
３０４ メモリ
４００ メモリ検査プログラム
４０２ 第１プログラム
４０４ 第２プログラム

Claims (10)

1. リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置であって、
   前記検査対象メモリの所定領域におけるビットエラーを検出するビットエラー検出手段と、
   前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める制御手段と、
   を備えることを特徴とするメモリ検査装置。
2. 前記制御手段によって書き込まれる値は、前記メモリのリテンション不良の発生パターンが”０”→”１”である場合には“０”であり、前記メモリのリテンション不良の発生パターンが”１”→”０”である場合には“１”であることを特徴とする請求項１記載のメモリ検査装置。
3. 前記検査対象メモリに電力を供給する電源の電圧を監視する電圧監視手段と、
   前記検査対象メモリの周囲温度を監視する温度監視手段と、
   をさらに備え、
   前記制御手段は、前記電圧監視手段の監視結果に基づいて前記発生間隔内における前記電圧の最大値、最小値、平均値、および前記ビットエラー発生前後の値についての情報のうちの少なくとも１つを算出し、前記温度監視手段の監視結果に基づいて前記発生間隔内における前記温度の最大値、最小値、平均値、および前記ビットエラー発生前後の値についての情報のうちの少なくとも１つを算出することを特徴とする請求項１または２に記載のメモリ検査装置。
4. 前記制御手段によって算出された前記ビットエラーの発生間隔についての情報、電圧に関する前記各種情報、および温度に関する前記各種情報を外部に通知する通信手段を、さらに備えることを特徴とする請求項１−３のいずれか１項に記載のメモリ検査装置。
5. 前記ビットエラー検出手段におけるビットエラー検出は、パリティチェックであることを特徴とする請求項１−４のいずれか１項に記載のメモリ検査装置。
6. 前記検査対象メモリは、前記検査対象メモリ自体を検査するためのプログラムが記憶されたメモリであることを特徴とする請求項１−５のいずれか１項に記載のメモリ検査装置。
7. 前記プログラムが記憶されたメモリは、起動時において自動的に実行されるプログラムが格納される運用領域と、前記運用領域にてビットエラーが発生した場合に実行されるプログラムが格納される予備領域を有することを特徴とする請求項６記載のメモリ検査装置。
8. 前記検査対象メモリは、フラッシュメモリであることを特徴とする請求項１−７のいずれか１項に記載のメモリ検査装置。
9. リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査方法であって、
   前記検査対象メモリの所定領域におけるビットエラーを検出し、
   前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、前記リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める
   ことを特徴とするメモリ検査方法。
10. リテンション不良によるビットエラーが発生する可能性がある検査対象メモリを検査するメモリ検査装置のコンピュータに、
    前記検査対象メモリの所定領域におけるビットエラーを検出する第１処理と、
    前記所定領域においてビットエラーが検出された際、前記所定領域内のビットを、リテンション不良の発生をビットエラーとして継続的に検出するための値に書き換えるとともに、前記ビットエラーの発生間隔を求める第２処理と
    を実行させるためメモリ検査プログラム。

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