WO2024121938A1 - ピンエレクトロニクス装置、試験装置、および方法 - Google Patents

ピンエレクトロニクス装置、試験装置、および方法 Download PDF

Info

Publication number
WO2024121938A1
WO2024121938A1 PCT/JP2022/044927 JP2022044927W WO2024121938A1 WO 2024121938 A1 WO2024121938 A1 WO 2024121938A1 JP 2022044927 W JP2022044927 W JP 2022044927W WO 2024121938 A1 WO2024121938 A1 WO 2024121938A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
pin electronics
power
circuit
electronics device
Prior art date
Application number
PCT/JP2022/044927
Other languages
English (en)
French (fr)
Inventor
隆之 田中
晃 樺澤
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to PCT/JP2022/044927 priority Critical patent/WO2024121938A1/ja
Priority to TW112136011A priority patent/TW202424507A/zh
Publication of WO2024121938A1 publication Critical patent/WO2024121938A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass

Definitions

  • the present invention relates to a pin electronics device, a test device, and a method.
  • Patent Document 1 states that "it is possible to easily check for abnormalities in the internal voltage supplied to the internal circuitry of a semiconductor integrated circuit device during burn-in testing" (paragraph 0010), "the semiconductor integrated circuit device 100D comprises internal step-down power supplies 3(1), 3(2), ..., 3(n), an abnormality detection circuit 5D, and a logic circuit 9" (paragraph 0076), and "the internal memory 10 stores, in addition to information indicating an abnormality, information indicating which internal step-down power supply 3 the abnormality occurred in” (paragraph 0079).
  • Patent document 2 states that "The memory element 106 is a non-volatile rewritable memory whose contents are not erased even when the power supply is cut off, and it is assumed that flash memory will be used" (paragraph 0018), and that "As a result of the operation described above, in the memory element 106 in the semiconductor integrated circuit 100 of the present invention, the time during which the temperature exceeded the warning temperature is recorded as the number of times per unit time in the "warning temperature exceeded time” area during the operation process, and the temperature value at the highest temperature during operation is recorded in the "maximum detected temperature” area. If this semiconductor integrated circuit 100 fails and malfunctions, the control circuit 103 reads out the information from the "warning temperature exceeded time” and "maximum detected temperature” areas of the memory element 106 via the input/output unit 104.” (paragraph 0022).
  • FIG. 1 shows an example of an abnormality notification system 1 of the present invention.
  • This abnormality notification system 1 is configured with a bus 2, an upper module 3, and N (N is an integer of 2 or more) lower modules 4-1 to 4-N (collectively referred to as lower modules 4).”
  • N is an integer of 2 or more
  • lower modules 4-1 to 4-N collectively referred to as lower modules 4.
  • the abnormalities detected by the abnormality detection circuit 20 include, for example, abnormalities in the power supply voltage and abnormalities in the circuit temperature.
  • the pin electronics card serving as the lower module 4 has a power supply and a circuit for performing tests (for example, an FPGA (Field Programmable Gate Array)).
  • the abnormality detection circuit 20 detects an abnormality when the output voltage of the power supply becomes abnormal or when the temperature of the circuit becomes abnormal.” (paragraph 0033), and "The abnormality information storage unit 22 is connected to M abnormality detection circuits 20, and inputs abnormality detection information indicating that the abnormality detection circuit 20 has detected an abnormality.
  • the abnormality detection information is 1 bit of information, and the abnormality detection information is M bits in total.
  • the abnormality information storage unit 22 stores this M bits of abnormality detection information as abnormality information.” (paragraph 0035).
  • the circuit pack self-test system 10 located on the circuit pack 18 comprises a microprocessor 20, a non-volatile memory 30 (here, NVM 30), a volatile memory 42, a circuit 52 to be tested (on the circuit pack 18), and an interface circuit 60.
  • NVM 30 non-volatile memory 30
  • a volatile memory 42 volatile memory 42
  • a circuit 52 to be tested on the circuit pack 18
  • an interface circuit 60 interface circuit 60
  • paragraph 0019 "For example, if a particular test program cannot be completed due to a failure or error, the circumstances of this failure are immediately recorded in the non-volatile memory 30 and this information is made available to repair personnel. This information is not lost upon a power outage or power reset and is permanent in nature.”
  • Patent document 5 states, "This invention is an abnormality processing device for IC testing equipment in which, when an abnormality that may develop into a fire occurs in the IC testing equipment, an abnormality sensor is activated, and the output of the abnormality monitoring circuit that processes the abnormality detection output is interrupted to a control computer, and the control computer displays the cause of the abnormality on a terminal and operates a power supply control circuit to cut off the power supply to the IC testing equipment and its control device.
  • the device is equipped with various abnormality sensors of the IC testing equipment and the control device classified according to the type of abnormality cause, an abnormality monitoring circuit that processes the abnormality detection output and interrupts the control computer, an uninterruptible power supply that monitors the power supply of the control device for abnormalities, and when an abnormality occurs, supplies power to the control device for a predetermined period of time and notifies the abnormality monitoring circuit whether it is operating or not, a control computer that reads the cause of the abnormality and whether the uninterruptible power supply device is operating from the abnormality monitoring circuit and judges whether it is possible to return the IC testing equipment to an operating state, and a means for operating the power supply control circuit with the output of the control computer to cut off only the power supply to the IC testing equipment while leaving the power supply of the control device operating, and starting the power supply of the IC testing equipment from a stopped state.” (paragraph 0009)
  • FIG. 1 shows the semiconductor test device 1 of the present invention.
  • the semiconductor test device 1 is configured with cards 2A to 2F (collectively called cards 2), a tester controller 3, a hard disk 4, and a connection path 5.”
  • cards 2A to 2F collectively called cards 2
  • a diagnostic unit 11 is provided on each card 2.
  • the diagnostic unit 11 diagnoses whether or not a fault has occurred in its own card 2 (self-diagnosis), or diagnoses whether or not a fault has occurred in the connection path 5 to which it is connected as a connection unit (connection diagnosis).” (paragraph 0035), and "The diagnostic data storage unit 25 stores the diagnostic data generated by the diagnostic data generation unit 24 as shown in FIG. 4.” (paragraph 0055).
  • Patent Document 7 states, "The semiconductor testing equipment applies a signal to the DUT and compares the output signal from the DUT with an expected value to determine whether the DUT is good or bad.” (paragraph 0002), and "As a result, if a failure occurs during diagnosis of the fail memory section 51, information about the failed area is stored in the information storage section 61 of the address redirection section, and an offset address is set in the offset setting section 63.” (paragraph 0042).
  • Patent Document 1 JP 2021-052122 A
  • Patent Document 2 JP 2014-003078 A
  • Patent Document 3 JP 2012-063837 A
  • Patent Document 4 JP 2000-221238 A
  • Patent Document 5 JP 7-074224 A
  • Patent Document 6 JP 2012-117932 A
  • Patent Document 7 JP 2009-020934 A
  • a pin electronics device in a first aspect of the present invention, includes a test circuit that is connected to a device under test and tests the device under test, a power supply circuit having multiple power supplies, and a monitoring circuit that, in response to detecting an abnormality in the power supply from the power supply circuit, records, in a non-volatile recording medium, power supply identification information that identifies the power supply from among the multiple power supplies that has detected the abnormality in the power supply.
  • the monitoring circuit may record power source identification information in a non-volatile recording medium before cutting off the power supply to the monitoring circuit in response to detecting an abnormality in the power supply from the power supply circuit.
  • the power supply circuit may shut off the multiple power supplies in a predetermined power shut-off sequence in response to detection of an abnormality in the power supply, and the monitoring circuit may receive power from a power supply that is shut off after at least one other power supply among the multiple power supplies is shut off.
  • the monitoring circuit may record power source identification information in a non-volatile recording medium between the start of the power shutdown sequence of multiple power sources and the shutdown of the power source that supplies power to the monitoring circuit.
  • any of the above pin electronics devices may further include a capacitor that stores power from at least one of the multiple power sources, and the monitoring circuit may record the power source identification information in a non-volatile recording medium after the power supply from the power supply circuit is cut off and before the power supply from the capacitor is cut off.
  • the storage battery may have a capacitor that stores power.
  • the monitoring circuit may transition to a power saving mode in which power consumption is lower than in normal operation in response to receiving power supply from the capacitor.
  • the monitoring circuit may detect an abnormality in each of the multiple power supplies in response to at least one of the following: the output voltage of the power supply falls outside a predetermined reference voltage range for each power supply, or the temperature associated with the power supply exceeds a predetermined reference temperature.
  • the monitoring circuit may have a microcontroller that executes a monitoring program to monitor multiple power sources and write to a non-volatile recording medium.
  • the non-volatile recording medium may be readable without receiving power from a power supply circuit.
  • the non-volatile recording medium may be readable by short-range wireless communication.
  • any of the pin electronics devices described above may have an antenna provided on the outer surface of the pin electronics device that is exposed to the outside when the pin electronics device is mounted on a test head, and the non-volatile recording medium may be readable by short-range wireless communication using the antenna.
  • the antenna may be provided on an outer surface on which a connector that is connected to the device under test in the pin electronics device is mounted.
  • any of the pin electronics devices described above may have an antenna provided on an edge of the top surface of the pin electronics device on which a connector connected to the device under test is mounted, and the non-volatile recording medium may be readable by short-range wireless communication using the antenna.
  • a test apparatus in a second aspect of the present invention, includes one or more pin electronics devices, a control device that controls the one or more pin electronics devices, and a connection device that connects the one or more pin electronics devices and one or more devices under test.
  • a method in which a pin electronics device connected to a device under test tests the device under test, and in response to the pin electronics device detecting an abnormality in the power supply from a power supply circuit having multiple power supplies, the pin electronics device records power supply identification information that identifies the power supply from among the multiple power supplies that has detected the abnormality in the power supply in a non-volatile recording medium.
  • 1 shows a configuration of a test device 1 according to the present embodiment.
  • 1 shows the configuration of a pin electronics device 110 according to the present embodiment.
  • 1 shows a power supply monitoring flow of the pin electronics device 110 according to the present embodiment.
  • 1 shows a fault monitoring flow for the pin electronics device 110 according to the present embodiment.
  • 1 shows the structure of the test head 100 according to this embodiment as viewed from the mounting surface side of the connection device 120.
  • 1 shows the structure of a pin electronics device 610 according to a first modified example.
  • 7 shows the structure of a pin electronics device 710 according to a second modified example.
  • 13 shows the structure of a pin electronics device 810 according to a third modified example.
  • 22 illustrates an example computer 2200 in which aspects of the present invention may be embodied, in whole or in part.
  • FIG. 1 shows the configuration of the test apparatus 1 according to this embodiment together with a device under test (DUT) 10.
  • the DUT 10 is a device on which a circuit is formed that is the subject of testing by the test apparatus 1.
  • the DUT 10 may be a wafer on which a circuit is formed, an IC/LSI chip obtained by singulating a wafer, or an IC/LSI package in which an IC/LSI chip is packaged.
  • the test apparatus 1 is equipped with one DUT 10, but instead the test apparatus 1 may be equipped with multiple DUTs 10 and test them simultaneously.
  • the test device 1 performs an electrical test on the DUT 10.
  • the test device 1 may perform an optical input/output test on the DUT 10.
  • an example will be described in which the test device 1 performs an electrical test on the DUT 10.
  • the test device 1 and the DUT 10 are connected by an optical connection instead of an electrical connection.
  • the test device 1 includes a test head 100, a plurality of pin electronics devices 110, a connection device 120, and a main frame 150.
  • the test head 100 is a housing capable of mounting a plurality of pin electronics devices 110.
  • the test head 100 has a plurality of slots for inserting the plurality of pin electronics devices 110.
  • Each of the multiple pin electronics devices 110 is inserted into a slot in the test head 100 and removably connected to the backplane of the test head 100.
  • the pin electronics devices 110 may also be called a "pin electronics card,” a “tester board,” a “test module,” or the like.
  • Each pin electronics device 110 is electrically connected to the DUT 10 via a connection device 120.
  • Each pin electronics device 110 inputs and outputs signals to and from the DUT 10, and tests the DUT 10 by inspecting signals input from the DUT 10.
  • connection device 120 is mounted on the test head 100 and is electrically connected to the multiple pin electronics devices 110.
  • the connection device 120 carries the DUT 10 and is electrically connected to the multiple terminals of the DUT 10.
  • the connection device 120 serves to interface the terminals between the multiple pin electronics devices 110 and the DUT 10, and electrically connects each terminal of one or more DUTs 10 to the corresponding terminals of the multiple pin electronics devices 110 via signal cables, board wiring, or the like.
  • the mainframe 150 controls each part in the test apparatus 1 to test the DUT 10.
  • the mainframe 150 is a separate housing from the housing in which the test head 100 and the like are provided.
  • each component in the mainframe 150 may be provided in the same housing as the test head 100.
  • the mainframe 150 has a main power supply unit 160 and a control unit 170.
  • the main power supply unit 160 receives power from a commercial power source or the like, and supplies power to each device and circuit within the test apparatus 1.
  • the control device 170 is connected to the main power supply unit 160 and receives power from the main power supply unit 160.
  • the control device 170 controls the testing of the DUT 10.
  • the control device 170 may control the testing of the DUT 10 by executing a test control program.
  • the control device 170 supplies a test program to each pin electronics device 110 and causes each pin electronics device 110 to execute the test program, thereby testing the DUT 10.
  • the control device 170 collects and records the test results of the DUT 10 from each pin electronics device 110.
  • FIG. 2 shows the configuration of a pin electronics device 110 according to this embodiment.
  • the pin electronics device 110 includes a power supply circuit 200, a test circuit 210, a test control circuit 220, a monitoring circuit 230, a capacitor 250, a recording medium 260, and an antenna 270.
  • the power supply circuit 200 receives power from the main power supply unit 160, generates power to be supplied to each circuit in the pin electronics device 110, and supplies power to each circuit in the pin electronics device 110.
  • the power supply circuit 200 may have multiple power supplies 205a-d (also referred to as "power supplies 205").
  • the multiple power supplies 205 may output power with different rated voltages or rated currents, etc. Also, when the pin electronics device 110 uses a lot of power with the same rated voltage or rated current, etc., two or more power supplies 205 may output power with the same rated voltage or rated current, etc.
  • the test circuit 210 is connected to the DUT 10 via the connection device 120 and tests the DUT 10.
  • the test circuit 210 for testing the operation of the DUT 10 may include various circuits for transmitting and receiving signals to and from the DUT 10 to determine the quality of the DUT 10, including at least one of a pattern generator that generates a test pattern, a timing generator that generates timing, a waveform shaper that uses the timing generated by the timing generator to shape the test pattern and output a test signal, a driver circuit that amplifies the test signal and outputs it to the DUT 10, a comparator that compares a response signal from the DUT 10 with a target value, or a determiner that uses the comparison result by the comparator to determine the quality of the DUT 10.
  • test circuit 210 for parametric testing of the DUT 10 may include various circuits including at least one of a voltage generator that generates a voltage to be supplied to the DUT 10, a current generator that generates a current to be supplied to the DUT 10, a voltage meter that measures the voltage output by the DUT 10, a current meter that measures the current output by the DUT 10, and a frequency meter that measures the frequency of the signal output by the DUT 10.
  • the test control circuit 220 controls the testing of the DUT 10 by the test circuit 210.
  • the test control circuit 220 may also be called a "site controller.”
  • the test control circuit 220 executes a test program supplied from the control device 170 and controls each part in the test circuit 210, thereby causing the test circuit 210 to execute tests such as operational tests or parametric tests of the DUT 10.
  • the monitoring circuit 230 is connected to the power supply circuit 200, the test circuit 210, and the test control circuit 220.
  • the monitoring circuit 230 monitors each component, including each electronic device (ASIC, LSI, or IC, etc.), each circuit, discrete components, and mechanical components, in the pin electronics device 110, such as the power supply circuit 200, the test circuit 210, and the test control circuit 220 in the pin electronics device 110.
  • the monitoring circuit 230 records failure information related to the failure in the recording medium 260.
  • the monitoring circuit 230 In response to detecting a failure in the power supply circuit 200, i.e., an abnormality in the power supply from the power supply circuit 200, the monitoring circuit 230 records failure information including power supply identification information in the recording medium 260 before cutting off the power supply to the monitoring circuit 230.
  • the monitoring circuit 230 records failure information including power supply identification information that identifies the power supply 205 that has detected the abnormality in the power supply among the multiple power supplies 205 in the recording medium 260.
  • abnormal power supply can include both the output of the power supply circuit 200 (or each power source 205) not meeting the power specifications (voltage specifications, current specifications, etc.) and the temperature of the power supply circuit 200 (or each power source 205) not meeting the temperature specifications (upper limit temperature, etc.).
  • the monitoring circuit 230 has a voltage detection circuit 235, a temperature detection circuit 240, and a microcontroller 245.
  • the voltage detection circuit 235 is connected to each of the multiple power supplies 205.
  • the voltage detection circuit 235 detects, for each of the multiple power supplies 205a-d, whether the output voltage of the power supply 205 falls outside a reference voltage range predetermined for each power supply 205.
  • the voltage detection circuit 235 may include a comparison circuit that compares the output voltage of the power supply 205 with each of the rated upper limit voltage and rated lower limit voltage of the output voltage of the power supply 205.
  • the voltage detection circuit 235 may detect an abnormality in the power supply 205 when the output voltage of the power supply 205 falls outside the reference voltage range from the rated lower limit voltage to the rated upper limit voltage.
  • the temperature detection circuit 240 is connected to the power supply circuit 200.
  • the temperature detection circuit 240 detects whether the temperature associated with each power supply 205 exceeds a predetermined reference temperature.
  • the temperature detection circuit 240 may detect an abnormality in the power supply 205 when the temperature indicated by a temperature detection signal from a temperature sensor such as a thermal diode provided near each power supply 205 exceeds the rated upper limit temperature.
  • the temperature detection circuit 240 may also detect whether the temperature of each component in the pin electronics device 110 exceeds a predetermined reference temperature. Such a reference temperature may be determined individually for each component, or may be determined commonly for two or more components.
  • the microcontroller 245 is connected to each circuit or component to be monitored, such as the power supply circuit 200, the test circuit 210, and the test control circuit 220, the voltage detection circuit 235, and the temperature detection circuit 240.
  • the microcontroller 245 may include a control or general-purpose central processing unit (CPU).
  • the microcontroller 245 executes a monitoring program to monitor failures (including temperature monitoring) of each component in the pin electronics device 110, monitor the multiple power supplies 205, and write failure information to the recording medium 260.
  • the microcontroller 245 includes an internal clock 246, a clock setting circuit 247, and a write circuit 248.
  • the internal clock 246 outputs the current date and time.
  • the internal clock 246 may indicate the current time by being set to a certain date and time and updating the internal time every time a predetermined amount of time has elapsed since that date and time.
  • the internal clock 246 may also have a timer counter that is reset at a certain date and time and increments every time a predetermined amount of time has elapsed, and the current date and time may be calculated using the time that has elapsed since the reset date and time indicated by the timer counter.
  • the clock setting circuit 247 sets the current date and time received from an external device of the pin electronics device 110 to the internal clock 246.
  • the clock setting circuit 247 may receive the current date and time written from the control device 170 when the test device 1 is started or periodically, and set the current date and time. Note that the microcontroller 245 does not need to include the internal clock 246 and the clock setting circuit 247 if the fault detection date and time is not recorded in the recording medium 260 in association with the fault information.
  • the write circuit 248 In response to detecting a fault in the pin electronics device 110, the write circuit 248 records fault information relating to the fault in the recording medium 260. In response to detecting an abnormality in the power supply from the power supply circuit 200 by the voltage detection circuit 235 or the temperature detection circuit 240, the write circuit 248 records the fault information, including power supply identification information identifying the power supply 205 in which the abnormality was detected, in the recording medium 260. In addition, in response to detecting a fault in the test circuit 210, the test control circuit 220, or other components of the pin electronics device 110, the write circuit 248 records the fault information, including component identification information identifying the failed component, in the recording medium 260.
  • the monitoring circuit 230 may have dedicated hardware that realizes the operations to be performed by the microcontroller 245 using a dedicated circuit. Furthermore, the monitoring circuit 230 may perform only one or two of the following: fault detection of each component in the pin electronics device 110, fault detection of each power supply 205 by the voltage detection circuit 235, and fault detection of each power supply 205 by the temperature detection circuit 240. If the monitoring circuit 230 does not perform fault detection of each power supply 205 by the voltage detection circuit 235, then the monitoring circuit 230 does not need to have the voltage detection circuit 235, and if the monitoring circuit 230 does not perform fault detection of each power supply 205 by the temperature detection circuit 240, then the monitoring circuit 230 does not need to have the temperature detection circuit 240.
  • the battery 250 is connected to the power supply circuit 200.
  • the battery 250 stores power from at least one of the multiple power sources 205.
  • the battery 250 may include a capacitor that stores power, or may include a rechargeable small-capacity battery.
  • the battery 250 may store power from the power source 205 that supplies power to the monitoring circuit 230 among the multiple power sources 205, and provide the power to the monitoring circuit 230. This allows the monitoring circuit 230 to record the power source identification information in the non-volatile recording medium 260 after the power supply from the power supply circuit 200 is cut off, but before the power supply from the battery 250 is cut off.
  • the recording medium 260 is connected to the monitoring circuit 230.
  • the recording medium 260 receives a request to write fault information from the monitoring circuit 230 and stores the fault information.
  • the recording medium 260 may be capable of storing one set of fault information, or may be capable of storing multiple sets of fault information.
  • the recording medium 260 may be a non-volatile recording medium such as a flash memory so that the stored fault information is not lost even after the power supply from the power supply circuit 200 is cut off.
  • the recording medium 260 may be a recording medium that can be read without receiving power from a power source provided in the pin electronics device 110, such as the power supply circuit 200.
  • the recording medium 260 may be realized using an RFID or the like that is connected to the antenna 270 and can be read by short-range wireless communication.
  • the antenna 270 is used to access information (data) recorded on the recording medium 260 by short-range wireless communication.
  • the antenna 270 may receive power for operating the recording medium 260 by wireless power supply from an external terminal or the like, supply the power to the recording medium 260, and operate the recording medium 260 using this power.
  • the antenna 270 then supplies a read request from the external terminal or the like to the recording medium 260 according to a protocol for short-range wireless communication, and returns the information read from the recording medium 260 to the external terminal or the like.
  • the recording medium 260 may be built into the monitoring circuit 230.
  • the microcontroller 245 may use at least a portion of the area of a non-volatile memory built into the microcontroller 245 as the recording medium 260.
  • FIG. 3 shows the power supply monitoring flow of the pin electronics device 110 according to this embodiment.
  • the pin electronics device 110 starts the power supply monitoring flow in this diagram when the power supply circuit 200 is normally supplying power to each circuit in the pin electronics device 110.
  • the microcontroller 245 in the monitoring circuit 230 monitors the state of the power supply circuit 200.
  • the microcontroller 245 determines whether or not an abnormality in the power supply by the power supply circuit 200 has been detected.
  • the microcontroller 245 detects an abnormality in each power supply 205 when the output voltage of that power supply 205 falls outside the reference voltage range defined for that power supply 205, or when the temperature of that power supply 205 exceeds the reference temperature defined for that power supply 205.
  • the microcontroller 245 obtains the date and time indicated by the internal clock 246 at the time when the abnormality in the power supply is detected as the fault detection date and time.
  • the microcontroller 245 proceeds to S300 and continues to monitor the state of the power supply circuit 200 (NO in S310). If the power supply is abnormal, the microcontroller 245 proceeds to S320 (YES in S310).
  • the monitoring circuit 230 transitions to a power saving mode in which power consumption is lower than in normal operation.
  • the monitoring circuit 230 may reduce power consumption by stopping the power supply to at least one of the voltage detection circuit 235 or the temperature detection circuit 240, or by transitioning the microcontroller 245 to a power saving mode and cutting off the power supply to some circuits in the microcontroller 245, or by lowering the operating frequency of the microcontroller 245. Note that the monitoring circuit 230 does not need to execute S320 even in the normal operation mode if it is possible to write fault information to the recording medium 260 after the power supply from the power supply circuit 200 is cut off and before the power supply to the monitoring circuit 230 is cut off.
  • the monitoring circuit 230 collects power supply abnormality information to be used as failure information in the event of a power supply abnormality.
  • the power supply abnormality information as failure information may include power supply identification information as part identification information, and may include various information related to the failure, such as failure type information indicating the type of failure, detailed part information (product model number, serial number, date of manufacture, manufacturer, etc.) of the failed part (power supply circuit 200, power supply 205, etc.), the output voltage of each power supply 205 or the power supply 205 where a failure has occurred measured by the voltage detection circuit 235, and the temperature of each power supply 205 or the power supply 205 where a failure has occurred detected by the temperature detection circuit 240.
  • the part identification information may include more detailed information including at least one of the product model number, serial number, date of manufacture, or manufacturer, in addition to information sufficient to identify the part where a failure has occurred in the pin electronics device 110 (for example, a part ID unique within the pin electronics device 110).
  • the monitoring circuit 230 records the power supply abnormality information, including the power supply identification information, as fault information in the recording medium 260.
  • the monitoring circuit 230 may record the fault detection date and time in the recording medium 260 in association with the power supply abnormality information.
  • the monitoring circuit 230 may encrypt at least a portion of the failure information and record it on the recording medium 260.
  • the monitoring circuit 230 may encrypt at least one of the power supply identification information, detailed component information of the failed power supply circuit 200 or power supply 205, or failure type information, etc., contained in the failure information. This allows the monitoring circuit 230 to prevent further damage to the pin electronics device 110 from being caused by a third party who is not familiar with the pin electronics device 110 performing an inappropriate component replacement.
  • the recording medium 260 is read by short-range wireless communication or the like without the power supply from the power supply circuit 200. If the power supply abnormality is so severe that it is not necessary to cut off the power supply 205 that supplies power to the monitoring circuit 230, or if the test device 1 is restarted, the control device 170 may read the recording medium 260 and obtain the fault detection date and time and fault information.
  • the recording medium 260 can maintain the written failure information, etc., even if the power supply circuit 200 fails and the power supply from the power supply circuit 200 is cut off. Therefore, the pin electronics device 110 can provide failure information, etc. to a user, such as a maintenance worker for the test device 1, or an external device, such as the control device 170, even after the test device 1 is shut down or the power supply to the power supply circuit 200 is cut off.
  • the recording medium 260 records the fault information including the power supply identification information for identifying the power supply 205 in which the power supply abnormality was detected, so that the faulty power supply 205 can be easily identified from among the multiple power supplies 205. Even if the power supply 205 intermittently has an abnormality or the power supply 205 has an abnormality only under certain conditions, the pin electronics device 110 records the power supply 205 in which the abnormality was detected in the recording medium 260 in an identifiable manner, so that the repairability, product quality, or MTTR (Mean Time To Repair) of the pin electronics device 110 can be improved.
  • MTTR Mel Time To Repair
  • the pin electronics device 110 records the fault detection date and time in the recording medium 260 in association with the fault information, so that the user of the test device 1 can be provided with information that makes it easier to investigate the cause of a constant fault, intermittent abnormality, or temporary abnormality due to external noise such as lightning strikes in the components of the pin electronics device 110.
  • the control device 170 or the pin electronics device 110 may be configured to control the power supply circuit 200 to cut off the power supply to the pin electronics device 110 in a predetermined power cut-off sequence.
  • the power supply circuit 200 cuts off the multiple power supplies 205a-d in the order of the predetermined power cut-off sequence in response to detection of an abnormality in the power supply.
  • the monitoring circuit 230 may be configured to receive power from a power supply 205 that is cut off after at least one other power supply 205 among the multiple power supplies 205a-d is cut off.
  • the power supply circuit 200 cuts off the power supply every 400 ms in the order of power supply 205d, power supply 205c, power supply 205b, and power supply 205a, there is a delay of 1200 ms from when the power supply from power supply 205d is cut off until the power supply from power supply 205a is cut off.
  • the monitoring circuit 230 can start writing fault information to the recording medium 260 after the power supply cutoff starts, and finish writing the fault information before the power supply from power supply 205a is cut off.
  • the monitoring circuit 230 may be configured to receive power from the power supply 205 whose power supply is cut off after the writing of the fault information is completed after an abnormality in the power supply is detected.
  • the monitoring circuit 230 may be configured to receive power from the power supply 205 that is cut off last in the power cutoff sequence among the multiple power supplies 205.
  • FIG. 4 shows a fault monitoring flow for the pin electronics device 110 according to this embodiment.
  • the pin electronics device 110 starts the fault monitoring flow in this diagram when each circuit in the pin electronics device 110 is operating normally.
  • the pin electronics device 110 may start the fault monitoring flow in this diagram during self-diagnosis performed when the test apparatus 1 is powered on, for example.
  • the power supply monitoring flow shown in FIG. 3 may be one form or a subset of the fault monitoring flow in this diagram.
  • the microcontroller 245 in the monitoring circuit 230 monitors the state of each component in the pin electronics device 110.
  • the microcontroller 245 determines whether an abnormality has been detected in a component in the pin electronics device 110.
  • Each component in the pin electronics device 110 has various error detectors that detect abnormalities such as parity/ECC errors, queue overflow/underflow, or detection of an undefined instruction.
  • the microcontroller 245 detects an abnormality in the component having that error detector.
  • the microcontroller 245 may detect an abnormality in a component in response to the temperature detection circuit 240 detecting that the temperature of the component has exceeded a reference temperature defined for that component.
  • the pin electronics device 110 performs a self-diagnosis test on each internal component.
  • the microcontroller 245 may detect an abnormality in the component based on the result of the self-diagnosis test.
  • the microcontroller 245 acquires the date and time indicated by the internal clock 246 at the time when a fault in the pin electronics device 110 is detected as the fault detection date and time.
  • the microcontroller 245 advances the process to S400 and continues to monitor the status of each component (NO in S410). If any component is abnormal, the microcontroller 245 advances the process to S420 (YES in S410).
  • the monitoring circuit 230 transitions to a power saving mode in which power consumption is lower than in normal operation. For example, the monitoring circuit 230 may reduce power consumption by stopping the power supply to at least one of the voltage detection circuit 235 or the temperature detection circuit 240, or by transitioning the microcontroller 245 to a power saving mode to cut off the power supply to some circuits in the microcontroller 245, or by lowering the operating frequency of the microcontroller 245.
  • the monitoring circuit 230 transitions to the power saving mode when a severe abnormality occurs that requires the test device 1 to be shut down urgently, such as a power supply short circuit or mechanical failure, and the power supply to the monitoring circuit 230 is stopped, and S420 may not be executed when a minor abnormality occurs that allows the test device 1 to continue operating.
  • the monitoring circuit 230 collects fault information.
  • the fault information may include part identification information, and may include various types of information related to the fault, such as fault type information, detailed part information, status values or internal data of each part or the faulty part.
  • the monitoring circuit 230 records the fault information in the recording medium 260 before cutting off the power supply to the monitoring circuit 230.
  • the monitoring circuit 230 may record the fault detection date and time in the recording medium 260 in association with the fault information.
  • the monitoring circuit 230 may encrypt at least a portion of the failure information and record it on the recording medium 260.
  • the monitoring circuit 230 may encrypt at least one of the following: part identification information that identifies the failed part, detailed part information about the failed part, or failure type information.
  • the test device 1 shuts down in S450.
  • the power supply circuit 200 in the pin electronics device 110 stops supplying power to each circuit in the pin electronics device 110.
  • the recording medium 260 is read by short-range wireless communication or the like without power supply from the power supply circuit 200. If the power supply abnormality is serious enough that it is not necessary to shut off the power supply 205 that supplies power to the monitoring circuit 230, or if the test device 1 is restarted, the control device 170 may read the recording medium 260 and obtain the fault detection date and time and fault information.
  • the recording medium 260 can maintain the written failure information even if a circuit or component within the pin electronics device 110 fails and the test device 1 is shut down. Therefore, the pin electronics device 110 can provide failure information to a user of the test device 1 or an external device such as the control device 170 even after the test device 1 is shut down or the power supply to the power supply circuit 200 is cut off.
  • the recording medium 260 records failure information including part identification information for identifying the failed part, it is possible to easily identify the failed part among multiple parts.
  • the ASIC/LSI/IC in the pin electronics device 110 may be attached with a heat sink for cooling or enclosed in a water jacket for liquid cooling. If the recording medium 260 records at least one of the product model number, serial number, manufacturing date, and manufacturer of such a part as part identification information, the user of the test device 1 can obtain detailed part identification information without removing the heat sink, etc.
  • the pin electronics device 110 by using a recording medium 260 that can be read without receiving power from the power supply circuit 200, it is possible to provide fault information to the user of the test device 1 or an external device without powering on the pin electronics device 110, even after the test device 1 is shut down or the power supply to the power supply circuit 200 is cut off.
  • the monitoring circuit 230 may write in advance, to the recording medium 260, component information for each of the multiple components mounted on the pin electronics device 110 in association with component identification information before detecting a power supply abnormality or a failure of the pin electronics device 110.
  • the monitoring circuit 230 may also write in advance, to the recording medium 260, other information that can be written to the recording medium 260 before detecting a power supply abnormality or a failure of the pin electronics device 110.
  • the monitoring circuit 230 can reduce the size of information to be written to the recording medium 260 after detecting a power supply abnormality or a failure of the pin electronics device 110, and can reduce the time it takes to write information to the recording medium 260.
  • FIG. 5 shows the structure of the test head 100 according to this embodiment, as viewed from the mounting surface side of the connection device 120 (the top surface side of the test head 100 in the test apparatus 1 in FIG. 1).
  • Each of the multiple pin electronics devices 110 is inserted into a slot in the test head 100, and the edges facing the connection device 120 and the DUT 10 are exposed on the outer surface of the test head 100.
  • the pin electronics device 110 has one or more connectors 520a-c (also referred to as "connector 520”) and an antenna 270 on the edges facing the connection device 120 and the DUT 10.
  • Each connector 520 is connected to a corresponding connector arranged on the surface of the connection device 120 facing the test head 100. This electrically connects the pin electronics device 110 to the DUT 10 via the connection device 120.
  • the antenna 270 is provided on the outer surface of the pin electronics device 110 that is exposed to the outside when the pin electronics device 110 is mounted on the test head 100.
  • the antenna 270 is provided on the outer surface of the pin electronics device 110 on which the connectors 520a-c that are electrically connected to the DUT 10 are mounted.
  • the antenna 270 is exposed to the outside by removing the connection device 120 mounted on the test head 100, without removing the pin electronics device 110 from the test head 100.
  • the recording medium 260 becomes readable by short-range wireless communication using the antenna 270.
  • the recording medium 260 can receive power from a terminal device that reads the fault information via short-range wireless power supply through the antenna 270, read the fault information, and supply the fault information to the terminal device via short-range wireless communication through the antenna 270.
  • the recording medium 260 can operate by receiving power from the terminal device via short-range wireless power supply through the antenna 270, and supply fault information to the terminal device via short-range wireless communication.
  • a user of the test apparatus 1 can read and confirm the date and time of failure and the failure information recorded on the recording medium 260 in each pin electronics device 110 by bringing a terminal carried by the user close to the antenna 270 of each pin electronics device 110.
  • the user can confirm the failure information read from each pin electronics device 110 and identify the pin electronics device 110 in which an abnormality has occurred from among the multiple pin electronics devices 110, and can remove the pin electronics device 110 in which an abnormality has occurred from the test head 100 and inspect or replace it.
  • the terminal that reads out the fault information, etc. of the pin electronics device 110 via the antenna 270 may upload the fault information, etc. to a server device (e.g., a cloud server) on the Internet or an intranet via a wireless communication network.
  • a server device e.g., a cloud server
  • the recording medium 260 may be readable under the control of the microcontroller 245 without receiving power from the power supply circuit 200.
  • the microcontroller 245 receives power from the terminal device that reads the fault information via the antenna 270 by short-range wireless power supply, and reads the fault information from the recording medium 260.
  • the microcontroller 245 then supplies the fault information to the terminal device via the antenna 270 by short-range wireless communication.
  • the microcontroller 245 transitions to a mode for processing a read request from the outside to the recording medium 260.
  • the microcontroller 245 in response to receiving a read request to the recording medium 260 via the antenna 270, the microcontroller 245 reads the requested information (data) from the recording medium 260 and replies via the antenna 270 by short-range wireless communication.
  • FIG. 6 shows the structure of a pin electronics device 610 according to a first modified example.
  • the test apparatus 1 may be equipped with the pin electronics device 610 instead of the pin electronics device 110 shown in FIGS. 1 to 5. Since the pin electronics device 610 is a modified example of the pin electronics device 110, a description thereof will be omitted below except for the differences.
  • the pin electronics device 610 has a main board 615 and one or more connectors 620a-c (also referred to as "connectors 620").
  • the main board 615 mounts the circuits and components shown in FIG. 2.
  • This figure shows the structure of the pin electronics device 610 when viewed from the component mounting surface side of the main board 615.
  • the component mounting surface side of the pin electronics device 610 is the upper surface side when the pin electronics device 610 is removed from the test head 100 and placed on a desk or the like.
  • the antenna 270 is provided on the side of the upper surface of the pin electronics device 610 where one or more connectors 620 connected to the DUT 10 are mounted.
  • the antenna 270 may be provided on the corner of the upper surface of the pin electronics device 610 where one or more connectors 620 are mounted.
  • the one or more connectors 620 are similar to the one or more connectors 520 shown in FIG. 5, so a description thereof will be omitted.
  • the pin electronics device 610 has an antenna 270 on the edge where the connectors 620 are mounted on the top surface, making it possible to read the recording medium 260 by short-range wireless communication using the antenna 270 without bringing the terminal close to the central part where the circuits in the pin electronics device 110 are densely mounted. This reduces the risk of the pin electronics device 610 being damaged by a terminal being dropped, etc.
  • the main board 615 may have a structure in which wiring is concentrated to each connector 620 at the side where each connector 620 is mounted, making it easy to ensure areas without wiring patterns other than near each connector 620.
  • the main board 615 can prevent other wiring patterns from being included in the layer on which the antenna 270 is provided and the layers above and below it, thereby suppressing interference with short-range wireless communication.
  • the antenna 270 may be provided in other locations on the top surface of the pin electronics device 110.
  • FIG. 7 shows the structure of a pin electronics device 710 according to a second modified example.
  • the test apparatus 1 may be equipped with the pin electronics device 710 instead of the pin electronics device 110 shown in FIGS. 1 to 5 and the pin electronics device 610 shown in FIG. 6.
  • the pin electronics device 710 is a modified example of the pin electronics device 110 and the pin electronics device 610, so a description thereof will be omitted below except for the differences.
  • the pin electronics device 710 has a main board 715, one or more connectors 720a-c (also referred to as "connectors 720"), and a monitoring connector 730.
  • the main board 715 mounts the circuits and components shown in FIG. 2.
  • This figure shows the structure of the pin electronics device 710 as viewed from the component mounting surface side of the main board 715.
  • the component mounting surface side of the pin electronics device 710 is the top side when the pin electronics device 710 is removed from the test head 100 and placed on a desk or the like.
  • the one or more connectors 720 are similar to the one or more connectors 520 shown in FIG. 5 or the one or more connectors 620 shown in FIG. 6, so a description of them will be omitted.
  • the monitoring connector 730 is provided in place of the antenna 270, and is used to wire-connect the terminal 790, which reads the fault information, to the recording medium 260.
  • the recording medium 260 may receive power from the terminal 790 via the monitoring connector 730.
  • the recording medium 260 reads out the fault information in response to a read request from the terminal 790, and supplies the fault information to the terminal 790 by wired communication via the monitoring connector 730.
  • the monitoring connector 730 may be provided on the outer surface of the pin electronics device 710 on which the connectors 720a-c that are electrically connected to the DUT 10 are mounted. As a result, by removing the connection device 120 mounted on the test head 100, the monitoring connector 730 is exposed to the outside without removing the pin electronics device 110 from the test head 100. In this state, the recording medium 260 becomes readable by wired communication using the monitoring connector 730.
  • the monitoring connector 730 may be provided on a side portion or the like on the top surface of the pin electronics device 710 on which one or more connectors 720 connected to the DUT 10 are mounted. In this case, the monitoring connector 730 can be accessed when the pin electronics device 710 is removed from the test head 100 and placed on a desk or the like.
  • the recording medium 260 may be readable under the control of the microcontroller 245 without receiving power from the power supply circuit 200.
  • the microcontroller 245 receives power from the terminal 790 via the monitoring connector 730 and reads out the fault information from the recording medium 260.
  • the microcontroller 245 then supplies the fault information to the terminal device via the monitoring connector 730.
  • FIG. 8 shows the structure of a pin electronics device 810 according to a third modified example.
  • the test apparatus 1 may be equipped with the pin electronics device 810 instead of the pin electronics device 110 shown in FIGS. 1 to 5, the pin electronics device 610 shown in FIG. 6, and the pin electronics device 710 shown in FIG. 7.
  • the pin electronics device 810 is a modified example of the pin electronics device 110, the pin electronics device 610, and the pin electronics device 710, and therefore will not be described below except for the differences.
  • the pin electronics device 810 has a main board 815, one or more sub-boards 825a-c (also referred to as "sub-boards 825"), and one or more connectors 820a-c (also referred to as “connectors 820").
  • the main board 815 is equipped with one or more sub-boards 825.
  • This figure shows the structure of the pin electronics device 810 when viewed from the side of the main board 815 on which the sub-boards 825 are mounted.
  • the side of the main board 815 on which the sub-boards 825 are mounted is the top side when the pin electronics device 810 is removed from the test head 100 and placed on a desk or the like.
  • Each sub-board 825 may mount each circuit or component included in the pin electronics device 110 shown in FIG. 2. Accordingly, each sub-board 825 may be equipped with a monitoring circuit 827 and an antenna 830. Therefore, the pin electronics device 810 has one or more monitoring circuits 827a-c (also referred to as “monitoring circuit 827") and one or more antennas 830a-c (also referred to as "antenna 830") mounted on the corresponding sub-board 825.
  • each monitoring circuit 827 may have the same function and configuration as the monitoring circuit 230 shown in FIG. 1.
  • each antenna 830 may have the same function and configuration as the antenna 270 shown in FIG. 1.
  • the pin electronics device 810 can read out, by short-range wireless communication, failure information and the like recorded on the recording medium 260 mounted on each of the one or more sub-boards 825. Therefore, a user of the test device 1 can read out and confirm the failure occurrence date and time and failure information recorded on the recording medium 260 in each sub-board 825 by bringing a terminal he or she carries close to the antenna 830 of each sub-board 825.
  • the user can confirm the failure information read out from each sub-board 825 and identify the sub-board 825 in which an abnormality has occurred from among the one or more sub-boards 825, and can remove the sub-board 825 in which an abnormality has occurred from the pin electronics device 810 and inspect or replace it.
  • Various embodiments of the present invention may be described with reference to flow charts and block diagrams, where the blocks may represent (1) stages of a process in which operations are performed or (2) sections of an apparatus responsible for performing the operations. Particular stages and sections may be implemented by dedicated circuitry, programmable circuitry provided with computer readable instructions stored on a computer readable medium, and/or a processor provided with computer readable instructions stored on a computer readable medium.
  • Dedicated circuitry may include digital and/or analog hardware circuitry and may include integrated circuits (ICs) and/or discrete circuits.
  • Programmable circuitry may include reconfigurable hardware circuitry including logical AND, logical OR, logical XOR, logical NAND, logical NOR, and other logical operations, memory elements such as flip-flops, registers, field programmable gate arrays (FPGAs), programmable logic arrays (PLAs), and the like.
  • reconfigurable hardware circuitry including logical AND, logical OR, logical XOR, logical NAND, logical NOR, and other logical operations, memory elements such as flip-flops, registers, field programmable gate arrays (FPGAs), programmable logic arrays (PLAs), and the like.
  • a computer readable medium may include any tangible device capable of storing instructions that are executed by a suitable device, such that the computer readable medium having instructions stored thereon comprises an article of manufacture that includes instructions that can be executed to create means for performing the operations specified in the flowchart or block diagram.
  • Examples of computer readable media may include electronic storage media, magnetic storage media, optical storage media, electromagnetic storage media, semiconductor storage media, and the like.
  • Computer readable media may include floppy disks, diskettes, hard disks, random access memories (RAMs), read-only memories (ROMs), erasable programmable read-only memories (EPROMs or flash memories), electrically erasable programmable read-only memories (EEPROMs), static random access memories (SRAMs), compact disk read-only memories (CD-ROMs), digital versatile disks (DVDs), Blu-ray disks, memory sticks, integrated circuit cards, and the like.
  • RAMs random access memories
  • ROMs read-only memories
  • EPROMs or flash memories erasable programmable read-only memories
  • EEPROMs electrically erasable programmable read-only memories
  • SRAMs static random access memories
  • CD-ROMs compact disk read-only memories
  • DVDs digital versatile disks
  • Blu-ray disks memory sticks, integrated circuit cards, and the like.
  • the computer readable instructions may include either assembler instructions, instruction set architecture (ISA) instructions, machine instructions, machine-dependent instructions, microcode, firmware instructions, state setting data, or source or object code written in any combination of one or more programming languages, including object-oriented programming languages such as Smalltalk (registered trademark), JAVA (registered trademark), C++, etc., and conventional procedural programming languages such as the "C" programming language or similar programming languages.
  • ISA instruction set architecture
  • machine instructions machine-dependent instructions
  • microcode firmware instructions
  • state setting data or source or object code written in any combination of one or more programming languages, including object-oriented programming languages such as Smalltalk (registered trademark), JAVA (registered trademark), C++, etc., and conventional procedural programming languages such as the "C" programming language or similar programming languages.
  • Computer-readable instructions may be provided to a processor or programmable circuitry of a programmable data processing device, such as a general-purpose computer, special-purpose computer, or other computer, either locally or over a wide-area network (WAN) such as a local area network (LAN), the Internet, etc., to execute the computer-readable instructions to create means for performing the operations specified in the flowcharts or block diagrams.
  • a processor or programmable circuitry of a programmable data processing device such as a general-purpose computer, special-purpose computer, or other computer, either locally or over a wide-area network (WAN) such as a local area network (LAN), the Internet, etc.
  • WAN wide-area network
  • LAN local area network
  • Internet the Internet
  • processors include computer processors, processing units, microprocessors, digital signal processors, controllers, microcontrollers, etc.
  • FIG. 9 illustrates an example of a computer 2200 in which aspects of the present invention may be embodied in whole or in part.
  • Programs installed on the computer 2200 may cause the computer 2200 to function as or perform operations associated with an apparatus or one or more sections of the apparatus according to an embodiment of the present invention, and/or to perform a process or steps of a process according to an embodiment of the present invention.
  • Such programs may be executed by the CPU 2212 to cause the computer 2200 to perform specific operations associated with some or all of the blocks of the flowcharts and block diagrams described herein.
  • the computer 2200 includes a CPU 2212, a RAM 2214, a graphics controller 2216, and a display device 2218, which are interconnected by a host controller 2210.
  • the computer 2200 also includes input/output units such as a communication interface 2222, a hard disk drive 2224, a DVD-ROM drive 2226, and an IC card drive, which are connected to the host controller 2210 via an input/output controller 2220.
  • the computer also includes legacy input/output units such as a ROM 2230 and a keyboard 2242, which are connected to the input/output controller 2220 via an input/output chip 2240.
  • the CPU 2212 operates according to the programs stored in the ROM 2230 and the RAM 2214, thereby controlling each unit.
  • the graphics controller 2216 retrieves image data generated by the CPU 2212 into a frame buffer or the like provided in the RAM 2214 or into itself, and causes the image data to be displayed on the display device 2218.
  • the communication interface 2222 communicates with other electronic devices via a network.
  • the hard disk drive 2224 stores programs and data used by the CPU 2212 in the computer 2200.
  • the DVD-ROM drive 2226 reads programs or data from the DVD-ROM 2201 and provides the programs or data to the hard disk drive 2224 via the RAM 2214.
  • the IC card drive reads programs and data from an IC card and/or writes programs and data to an IC card.
  • ROM 2230 stores therein a boot program, etc., which is executed by computer 2200 upon activation, and/or a program that depends on the hardware of computer 2200.
  • Input/output chip 2240 may also connect various input/output units to input/output controller 2220 via a parallel port, a serial port, a keyboard port, a mouse port, etc.
  • the programs are provided by a computer-readable medium such as a DVD-ROM 2201 or an IC card.
  • the programs are read from the computer-readable medium and installed in the hard disk drive 2224, RAM 2214, or ROM 2230, which are also examples of computer-readable media, and executed by the CPU 2212.
  • the information processing described in these programs is read by the computer 2200, and brings about cooperation between the programs and the various types of hardware resources described above.
  • An apparatus or method may be constructed by realizing the manipulation or processing of information in accordance with the use of the computer 2200.
  • CPU 2212 may execute a communication program loaded into RAM 2214 and instruct communication interface 2222 to perform communication processing based on the processing described in the communication program.
  • communication interface 2222 reads transmission data stored in a transmission buffer processing area provided in RAM 2214, hard disk drive 2224, DVD-ROM 2201, or a recording medium such as an IC card, and transmits the read transmission data to the network, or writes received data received from the network to a reception buffer processing area or the like provided on the recording medium.
  • the CPU 2212 may also cause all or a necessary portion of a file or database stored on an external recording medium such as the hard disk drive 2224, the DVD-ROM drive 2226 (DVD-ROM 2201), an IC card, etc. to be read into the RAM 2214, and perform various types of processing on the data on the RAM 2214. The CPU 2212 then writes back the processed data to the external recording medium.
  • an external recording medium such as the hard disk drive 2224, the DVD-ROM drive 2226 (DVD-ROM 2201), an IC card, etc.
  • CPU 2212 may perform various types of processing on data read from RAM 2214, including various types of operations, information processing, conditional judgment, conditional branching, unconditional branching, information search/replacement, etc., as described throughout this disclosure and specified by the instruction sequence of the program, and write back the results to RAM 2214.
  • CPU 2212 may also search for information in a file, database, etc. in the recording medium.
  • CPU 2212 may search for an entry that matches a condition, in which an attribute value of the first attribute is specified, from among the multiple entries, read the attribute value of the second attribute stored in the entry, and thereby obtain the attribute value of the second attribute associated with the first attribute that satisfies a predetermined condition.
  • the above-described programs or software modules may be stored on a computer-readable medium on the computer 2200 or in the vicinity of the computer 2200.
  • a recording medium such as a hard disk or RAM provided in a server system connected to a dedicated communication network or the Internet can be used as a computer-readable medium, thereby providing the programs to the computer 2200 via the network.
  • Test device 10 DUT 100 Test head 110 Pin electronics device 120 Connection device 150 Main frame 160 Main power supply device 170 Control device 200 Power supply circuit 205a-d Power supply 210 Test circuit 220 Test control circuit 230 Monitoring circuit 235 Voltage detection circuit 240 Temperature detection circuit 245 Microcontroller 246 Internal clock 247 Clock setting circuit 248 Write circuit 250 Capacitor 260 Recording medium 270 Antenna 520a-c Connector 610 Pin electronics device 615 Main board 620a-c Connector 710 Pin electronics device 715 Main board 720a-c Connector 730 Monitoring connector 790 Terminal 810 Pin electronics device 815 Main board 820a-c Connector 825a-c Sub-board 827a-c Monitoring circuit 830a-c Antenna 2200 Computer 2201 DVD-ROM 2210 host controller 2212 CPU 2214 RAM 2216 Graphics controller 2218 Display device 2220 Input/output controller 2222 Communication interface 2224 Hard disk drive 2226 DVD-ROM drive 2230 ROM 2240 Input/Output Chip 2242 Keyboard

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

被試験デバイスに接続され、被試験デバイスを試験する試験回路と、複数の電源を有する電源回路と、電源回路からの電力供給の異常を検出したことに応じて、複数の電源のうち電力供給の異常を検出した電源を識別する電源識別情報を、不揮発性記録媒体に記録する監視回路とを備えるピンエレクトロニクス装置を提供する。

Description

ピンエレクトロニクス装置、試験装置、および方法
　本発明は、ピンエレクトロニクス装置、試験装置、および方法に関する。
　特許文献１には、「バーンイン試験中の半導体集積回路装置の内部回路に供給される内部電圧の異常を容易に確認することができる」（段落００１０）、「半導体集積回路装置１００Ｄは、内部降圧電源３（１）,３（２）,・・・，３（ｎ）と、異常検出回路５Ｄ、及びロジック回路９を備える」（段落００７６）、「内部メモリ１０には、異常を示す情報に加えて、どの内部降圧電源３で異常が発生したかを示す情報を含めて記憶される」（段落００７９）と記載されている。
　特許文献２には、「記憶素子１０６は電源供給がなくなっても記憶内容が消えない不揮発性の書き換え可能メモリとし、フラッシュメモリの使用を想定している」（段落００１８）、「上で説明した動作から、本発明の半導体集積回路１００内の記憶素子１０６には、動作の過程で「警告温度超過時間」領域には警告温度を超えて動作した時間が単位時間の回数として記録され、また、「最高検知温度」領域には動作中に最も高温になった際の温度値が記録される。もし、この半導体集積回路１００個体が故障し動作不良となった際には、入出力部１０４を介して制御回路１０３により記憶素子１０６の「警告温度超過時間」や「最高検知温度」領域の情報を読み出す。」（段落００２２）と記載されている。
　特許文献３には、「図１は本発明の異常通知システム１の一例を示している。この異常通知システム１はバス２と上位モジュール３とＮ（Ｎは２以上の整数）個の下位モジュール４－１～４－Ｎ（総称して下位モジュール４）とを備えて構成している。」（段落００２５）、「異常検出回路２０が検出する異常としては、例えば電源電圧の異常や回路温度の異常等がある。下位モジュール４としてのピンエレクトロニクスカードには電源や試験を行うための回路（例えば、ＦＰＧＡ（Field Programmable Gate Array））がある。電源の出力電圧が異常になったときや回路の温度が異常になったとき等に異常検出回路２０が異常検出を行う。」（段落００３３）、「異常情報記憶部２２はＭ個の異常検出回路２０に接続されており、異常検出回路２０が異常を検出したことを示す異常検出情報を入力する。異常検出情報は１ビットの情報であり、異常検出情報は全部でＭビットになる。このＭビットの異常検出情報を異常情報として異常情報記憶部２２が記憶する」（段落００３５）と記載されている。
　特許文献４には、「回路パック１８上に位置する回路パック自己試験システム１０（ここでは試験システム１０）は、マイクロプロセッサ２０、不揮発性メモリ３０（ここではＮＶＭ３０）、揮発性メモリ４２、試験対象の回路５２（回路パック１８上）、およびインタフェース回路６０から成る。」（段落００１９）、「例えば、故障またはエラーのために特定の試験プログラムを完了することができなかった場合、この失敗の状況を即座に不揮発性メモリ３０に記録して、この情報を修理要員に利用可能とする。この情報は、停電または電力リセットで失われることはなく、性質上、永久的である。」（段落００３５）と記載されている。
　特許文献５には、「この発明は、ＩＣ試験装置で火災に発展する恐れのあるような異常が発生すると異常センサが動作し、その異常検出出力を処理した異常監視回路の出力が制御用コンピュータへ割り込み、制御用コンピュータがその異常要因を端末に表示すると共に、電源制御回路を動作させてＩＣ試験装置及びその制御装置の電源を断つＩＣ試験装置の異常処理装置において、異常要因の種類によって分類されたＩＣ試験装置及び制御装置の各種異常センサと、その異常検出出力を処理して制御用コンピュータへ割り込む異常監視回路と、制御装置の供給電力の異常を監視し、その異常発生時には制御装置に所定時間に渡って電力を供給すると共に動作中か否かを異常監視回路へ知らせる無瞬断電源装置と、異常監視回路より異常要因及び無瞬断電源装置の動作中か否かを読み取ってＩＣ試験装置の稼働状態への復帰が可能かどうかを判断する制御用コンピュータと、制御用コンピュータの出力が電源制御回路を動作させて制御装置の電源が動作状態のままＩＣ試験装置の電源のみを断ち、ＩＣ試験装置の電源を停止状態から始動する手段とを備える。」（段落０００９）と記載されている。
　特許文献６には、「図１は本発明の半導体試験装置１を示している。半導体試験装置１はカード２Ａ～２Ｆ（総称してカード２）とテスタコントローラ３とハードディスク４と接続経路５とを備えて構成している。」（段落００３０）、「診断部１１は各カード２に設けられている。診断部１１としては、自身のカード２に故障を生じているか否かの診断（自己診断）、または自身が接続されている接続ユニットとしての接続経路５に故障を生じているか否かの診断（接続診断）を行う。」（段落００３５）、「診断データ記憶部２５は診断データ生成部２４が生成した図４に示すような診断データを記憶する。」（段落００５５）と記載されている。
　特許文献７には、「半導体試験装置は、ＤＵＴに信号を印加し、ＤＵＴからの出力信号と期待値を比較判定することにより、ＤＵＴの良品または不良品を判別する。」（段落０００２）、「この結果、フェイルメモリ部５１の診断時に故障（フェイル）が発生した場合、アドレス振り替え部の情報保存部６１に故障領域の情報を保存すると共にオフセット設定部６３にオフセットアドレスを設定する。」（段落００４２）と記載されている。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０２１－０５２１２２号公報
　　［特許文献２］　特開２０１４－００３０７８号公報
　　［特許文献３］　特開２０１２－０６３８３７号公報
　　［特許文献４］　特開２０００－２２１２３８号公報
　　［特許文献５］　特開平７－０７４２２４号公報
　　［特許文献６］　特開２０１２－１１７９３２号公報
　　［特許文献７］　特開２００９－０２０９３４号公報
　本発明の第１の態様においては、被試験デバイスに接続され、被試験デバイスを試験する試験回路と、複数の電源を有する電源回路と、電源回路からの電力供給の異常を検出したことに応じて、複数の電源のうち電力供給の異常を検出した電源を識別する電源識別情報を、不揮発性記録媒体に記録する監視回路とを備えるピンエレクトロニクス装置を提供する。
　上記のピンエレクトロニクス装置において、監視回路は、電源回路からの電力供給の異常を検出したことに応じて、監視回路に対する電力供給の遮断前に、電源識別情報を不揮発性記録媒体に記録してよい。
　上記のいずれかのピンエレクトロニクス装置において、電源回路は、電力供給の異常が検出されたことに応じて複数の電源を予め定められた電源遮断シーケンスの順に遮断し、監視回路は、複数の電源のうち少なくとも１つの他の電源が遮断された後に遮断される電源から電力供給を受けてよい。
　上記のいずれかのピンエレクトロニクス装置において、監視回路は、電源遮断シーケンスによる複数の電源の遮断開始から、監視回路に電力供給する電源の遮断までの間に、電源識別情報を不揮発性記録媒体に記録してよい。
　上記のいずれかのピンエレクトロニクス装置は、複数の電源のうちの少なくとも１つからの電力を蓄電する蓄電器を更に備え、監視回路は、電源回路からの電力供給の遮断後、蓄電器からの電力供給が途絶える前に、電源識別情報を不揮発性記録媒体に記録してよい。
　上記の蓄電器は、電力を蓄電するキャパシタを有してよい。
　上記のいずれかのピンエレクトロニクス装置において、監視回路は、蓄電器からの電力供給を受けることに応じて、通常動作を行う場合と比較して電力消費量が少ない省電力モードに移行してよい。
　上記のいずれかのピンエレクトロニクス装置において、監視回路は、複数の電源のうちの各電源について、電源の出力電圧が電源毎に予め定められた基準電圧範囲外となったこと、または電源に対応付けられた温度が予め定められた基準温度を超過したことのうちの少なくとも１つに応じて、電源の異常を検出してよい。
　上記のいずれかのピンエレクトロニクス装置において、監視回路は、監視プログラムを実行することにより複数の電源の監視および不揮発性記録媒体の書き込みを行うマイクロコントローラを有してよい。
　上記のいずれかのピンエレクトロニクス装置において、不揮発性記録媒体は、電源回路からの電力供給を受けずに読み取り可能であってよい。
　上記のいずれかのピンエレクトロニクス装置において、不揮発性記録媒体は、近距離無線通信により読み取り可能であってよい。
　上記のいずれかのピンエレクトロニクス装置は、ピンエレクトロニクス装置がテストヘッドに搭載された状態で外部に露出するピンエレクトロニクス装置の外面に設けられたアンテナを備え、不揮発性記録媒体は、アンテナを用いた近距離無線通信により読み取り可能であってよい。
　上記のいずれかのピンエレクトロニクス装置において、アンテナは、ピンエレクトロニクス装置における被試験デバイスに接続されるコネクタが実装された外面に設けられてよい。
　上記のいずれかのピンエレクトロニクス装置は、ピンエレクトロニクス装置の上面における被試験デバイスに接続されるコネクタが実装された辺部に設けられたアンテナを備え、不揮発性記録媒体は、アンテナを用いた近距離無線通信により読み取り可能であってよい。
　本発明の第２の態様においては、１または複数のピンエレクトロニクス装置と、１または複数のピンエレクトロニクス装置を制御する制御装置と、１または複数のピンエレクトロニクス装置および１または複数の被試験デバイスの間を接続する接続装置とを備える試験装置を提供する。
　本発明の第３の態様においては、被試験デバイスに接続されたピンエレクトロニクス装置が、被試験デバイスを試験することと、ピンエレクトロニクス装置が、複数の電源を有する電源回路からの電力供給の異常を検出したことに応じて、複数の電源のうち電力供給の異常を検出した電源を識別する電源識別情報を、不揮発性記録媒体に記録することとを備える方法を提供する。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置１の構成を示す。 本実施形態に係るピンエレクトロニクス装置１１０の構成を示す。 本実施形態に係るピンエレクトロニクス装置１１０の電源監視フローを示す。 本実施形態に係るピンエレクトロニクス装置１１０の故障監視フローを示す。 本実施形態に係るテストヘッド１００を、接続装置１２０の搭載面側から見た構造を示す。 第１変形例に係るピンエレクトロニクス装置６１０の構造を示す。 第２変形例に係るピンエレクトロニクス装置７１０の構造を示す。 第３変形例に係るピンエレクトロニクス装置８１０の構造を示す。 本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータ２２００の例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１の構成を被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）１０と共に示す。ＤＵＴ１０は、試験装置１による試験の対象となる回路が形成されたデバイスである。ＤＵＴ１０は、回路が形成されたウェハ、ウェハが個片化されたＩＣ／ＬＳＩチップ、または、ＩＣ／ＬＳＩチップがパッケージングされたＩＣ／ＬＳＩパッケージ等であってよい。本図の例においては、試験装置１は、１つのＤＵＴ１０を搭載するが、これに代えて試験装置１は、複数のＤＵＴ１０を搭載して同時に試験を行ってよい。
　試験装置１は、ＤＵＴ１０の電気的試験を行う。これに代えて、またはこれに加えて、試験装置１は、ＤＵＴ１０の光入出力試験を行ってもよい。本実施形態においては、試験装置１がＤＵＴ１０の電気的試験を行う場合を例として説明する。試験装置１がＤＵＴ１０の光入出力試験を行う場合には、試験装置１およびＤＵＴ１０は電気的接続に代えて光接続により接続される。
　試験装置１は、テストヘッド１００と、複数のピンエレクトロニクス装置１１０と、接続装置１２０と、メインフレーム１５０とを備える。テストヘッド１００は、複数のピンエレクトロニクス装置１１０を搭載可能な筐体である。本図の例において、テストヘッド１００は、複数のピンエレクトロニクス装置１１０を挿入するための複数のスロットを有する。
　複数のピンエレクトロニクス装置１１０のそれぞれは、テストヘッド１００のスロットに挿入されて、テストヘッド１００のバックプレーンに着脱可能に接続される。ピンエレクトロニクス装置１１０は、「ピンエレクトロニクスカード」、「テスタボード」、または「試験モジュール」等とも称されうる。各ピンエレクトロニクス装置１１０は、接続装置１２０を介してＤＵＴ１０に電気的に接続される。各ピンエレクトロニクス装置１１０は、ＤＵＴ１０との間で信号を入出力し、ＤＵＴ１０から入力する信号を検査することによりＤＵＴ１０を試験する。
　接続装置１２０は、テストヘッド１００に搭載され、複数のピンエレクトロニクス装置１１０に電気的に接続される。接続装置１２０は、ＤＵＴ１０を搭載し、ＤＵＴ１０が有する複数の端子に電気的に接続される。接続装置１２０は、複数のピンエレクトロニクス装置１１０およびＤＵＴ１０の間の端子同士のインターフェイスをとる役割を有し、１または複数のＤＵＴ１０の各端子と複数のピンエレクトロニクス装置１１０の対応する端子との間を信号ケーブルまたは基板配線等により電気的に接続する。
　メインフレーム１５０は、ＤＵＴ１０の試験を行なうために試験装置１内の各部を制御する。本実施形態において、メインフレーム１５０は、テストヘッド１００等が設けられる筐体とは別筐体である。これに代えて、メインフレーム１５０内の各構成は、テストヘッド１００と同じ筐体に設けられてもよい。メインフレーム１５０は、主電源装置１６０と、制御装置１７０とを有する。
　主電源装置１６０は、商用電源等からの電力供給を受けて、試験装置１内の各装置および回路等に電力を供給する。制御装置１７０は、主電源装置１６０に接続されて主電源装置１６０からの電力供給を受ける。制御装置１７０は、ＤＵＴ１０の試験を制御する。制御装置１７０は、コンピュータにより実現される場合、試験制御プログラムを実行することによりＤＵＴ１０の試験を制御してよい。制御装置１７０は、各ピンエレクトロニクス装置１１０に試験プログラムを供給して各ピンエレクトロニクス装置１１０により実行させ、ＤＵＴ１０を試験させる。制御装置１７０は、ＤＵＴ１０の試験結果を各ピンエレクトロニクス装置１１０から収集して記録する。
　図２は、本実施形態に係るピンエレクトロニクス装置１１０の構成を示す。ピンエレクトロニクス装置１１０は、電源回路２００と、試験回路２１０と、試験制御回路２２０と、監視回路２３０と、蓄電器２５０と、記録媒体２６０と、アンテナ２７０とを備える。
　電源回路２００は、主電源装置１６０からの電力供給を受けてピンエレクトロニクス装置１１０内の各回路に供給する電力を発生し、ピンエレクトロニクス装置１１０内の各回路に電力を供給する。電源回路２００は、複数の電源２０５ａ～ｄ（「電源２０５」とも示す。）を有してよい。複数の電源２０５は、定格電圧または定格電流等が互いに異なる電力を出力してよい。また、ピンエレクトロニクス装置１１０が同じ定格電圧または定格電流等の電力を多く使用する場合には、２以上の電源２０５は、定格電圧または定格電流等が同じ電力を出力してよい。
　試験回路２１０は、接続装置１２０を介してＤＵＴ１０に接続され、ＤＵＴ１０を試験する。ＤＵＴ１０の動作試験用の試験回路２１０は、試験パターンを発生するパターン発生器、タイミングを発生するタイミング発生器、タイミング発生器により発生されたタイミングを用いて試験パターンを整形して試験信号を出力する波形整形器、試験信号を増幅してＤＵＴ１０へと出力するドライバ回路、ＤＵＴ１０からの応答信号を目標値と比較する比較器、または比較器による比較結果を用いてＤＵＴ１０の良否を判定する判定器のうちの少なくとも１つを含む、ＤＵＴ１０との間で信号を送受信してＤＵＴ１０の良否を判定するための各種の回路を含んでよい。また、ＤＵＴ１０のパラメトリック試験用の試験回路２１０は、ＤＵＴ１０に供給する電圧を発生する電圧発生器、ＤＵＴ１０に供給する電流を発生する電流発生器、ＤＵＴ１０が出力する電圧を測定する電圧測定器、ＤＵＴ１０が出力する電流を測定する電流測定器、ＤＵＴ１０が出力する信号の周波数を測定する周波数測定器等の少なくとも１つを含む各種の回路を含んでよい。
　試験制御回路２２０は、試験回路２１０によるＤＵＴ１０の試験を制御する。試験制御回路２２０は、「サイトコントローラ」とも称されうる。試験制御回路２２０は、制御装置１７０から供給される試験プログラムを実行して、試験回路２１０内の各部を制御することにより、ＤＵＴ１０の動作試験またはパラメトリック試験等の試験を試験回路２１０によって実行させる。
　監視回路２３０は、電源回路２００、試験回路２１０、および試験制御回路２２０に接続される。監視回路２３０は、ピンエレクトロニクス装置１１０内の電源回路２００、試験回路２１０、および試験制御回路２２０等の、ピンエレクトロニクス装置１１０内の各電子デバイス（ＡＳＩＣ、ＬＳＩ、またはＩＣ等）、各回路、ディスクリート部品、およびメカニカル部品等を含む各部品を監視する。監視回路２３０は、ピンエレクトロニクス装置１１０の故障を検出したことに応じて、故障に関する故障情報を、記録媒体２６０に記録する。監視回路２３０は、電源回路２００の故障、すなわち電源回路２００からの電力供給の異常を検出したことに応じて、監視回路２３０に対する電力供給の遮断前に、電源識別情報を含む故障情報を記録媒体２６０に記録する。ここで、監視回路２３０は、複数の電源２０５のうち電力供給の異常を検出した電源２０５を識別する電源識別情報を含む故障情報を記録媒体２６０に記録する。
　なお、本明細書において、「電力供給の異常」とは、電源回路２００（または各電源２０５）の出力が電力仕様（電圧仕様、電流仕様等）を満たさないこと、および電源回路２００（または各電源２０５）の温度が温度仕様（上限温度等）を満たさないことの両方を含みうる。
　監視回路２３０は、電圧検出回路２３５と、温度検出回路２４０と、マイクロコントローラ２４５を有する。電圧検出回路２３５は、複数の電源２０５のそれぞれに接続される。電圧検出回路２３５は、複数の電源２０５ａ～ｄのうちの各電源２０５について、電源２０５の出力電圧が電源２０５毎に予め定められた基準電圧範囲外となったか否かを検出する。電圧検出回路２３５は、電源２０５の出力電圧と、電源２０５の出力電圧の定格上限電圧および定格下限電圧のそれぞれとを比較する比較回路を含んでよい。電圧検出回路２３５は、電源２０５の出力電圧が定格下限電圧から定格上限電圧までの基準電圧範囲から外れた場合に、電源２０５の異常を検出してよい。
　温度検出回路２４０は、電源回路２００に接続される。温度検出回路２４０は、各電源２０５に対応付けられた温度が予め定められた基準温度を超過したか否かを検出する。温度検出回路２４０は、各電源２０５の近傍に設けられたサーマルダイオード等の温度センサからの温度検出信号が示す温度が定格上限温度を超えた場合に、電源２０５の異常を検出してよい。
　また、温度検出回路２４０は、ピンエレクトロニクス装置１１０内の各部品の温度が、予め定められた基準温度を超過したか否かを検出してよい。このような基準温度は、各部品に対して個別に定められてよく、２以上の部品に共通して定められてもよい。
　マイクロコントローラ２４５は、電源回路２００、試験回路２１０、および試験制御回路２２０等の監視対象の各回路または部品、電圧検出回路２３５、および温度検出回路２４０に接続される。マイクロコントローラ２４５は、制御用または汎用の中央処理装置（ＣＰＵ）を含んでよい。マイクロコントローラ２４５は、監視プログラムを実行することにより、ピンエレクトロニクス装置１１０内の各部品の故障の監視（温度監視を含む）、複数の電源２０５の監視、および記録媒体２６０への故障情報の書き込みを行う。
　マイクロコントローラ２４５は、内部時計２４６と、時計設定回路２４７と、書込回路２４８とを含む。内部時計２４６は、現在日時を出力する。例えば、内部時計２４６は、ある日時に時刻合わせされて、その日時から予め定められた時間の経過ごとに内部時刻を更新することにより、現在時刻を示してよい。また、内部時計２４６は、ある日時でリセットされて予め定められた時間の経過毎にインクリメントするタイマカウンタを有し、タイマカウンタによって示されるリセットされた日時からの経過時間を用いて現在日時を算出してよい。
　時計設定回路２４７は、ピンエレクトロニクス装置１１０の外部の装置から受け取った現在日時を内部時計２４６に設定する。時計設定回路２４７は、試験装置１の起動時または定期的に、制御装置１７０から現在日時の書き込みを受けて、現在日時を設定してよい。なお、マイクロコントローラ２４５は、故障情報に対応付けて故障検出日時を記録媒体２６０に記録しない場合には、内部時計２４６および時計設定回路２４７を含まなくてもよい。
　書込回路２４８は、ピンエレクトロニクス装置１１０の故障を検出したことに応じて、故障に関する故障情報を、記録媒体２６０に記録する。電圧検出回路２３５または温度検出回路２４０により電源回路２００からの電力供給の異常が検出されたことに応じて、書込回路２４８は、異常が検出された電源２０５を識別する電源識別情報を故障情報に含めて記録媒体２６０に記録する。また、試験回路２１０、試験制御回路２２０、またはその他のピンエレクトロニクス装置１１０の部品の故障が検出されたことに応じて、書込回路２４８は、故障した部品を識別する部品識別情報を含む故障情報を記録媒体２６０に記録する。
　なお、監視回路２３０は、マイクロコントローラ２４５に代えて、マイクロコントローラ２４５が行うべき動作を専用回路によって実現する専用ハードウェアを有してもよい。また、監視回路２３０は、ピンエレクトロニクス装置１１０内の各部品の故障検出、電圧検出回路２３５による各電源２０５の故障検出、温度検出回路２４０による各電源２０５の故障検出のうちの１つまたは２つのみを行ってもよい。監視回路２３０は、電圧検出回路２３５による各電源２０５の故障検出を行わない場合には、電圧検出回路２３５を有しなくてもよく、温度検出回路２４０による各電源２０５の故障検出を行わない場合には、温度検出回路２４０を有しなくてもよい。
　蓄電器２５０は、電源回路２００に接続される。蓄電器２５０は、複数の電源２０５のうちの少なくとも１つからの電力を蓄電する。蓄電器２５０は、電力を蓄電するキャパシタを有してよく、充電可能な小容量バッテリを有してもよい。
　蓄電器２５０は、複数の電源２０５のうち監視回路２３０に電力を供給する電源２０５からの電力を蓄電して監視回路２３０に提供してよい。これにより、監視回路２３０は、電源回路２００からの電力供給の遮断後、蓄電器２５０からの電力供給が途絶える前に、電源識別情報を不揮発性記録媒体２６０に記録することが可能となる。
　記録媒体２６０は、監視回路２３０に接続される。記録媒体２６０は、監視回路２３０から故障情報の書込要求を受けて、故障情報を格納する。記録媒体２６０は、１組の故障情報を格納可能であってよく、複数組の故障情報を格納可能であってよい。記録媒体２６０は、電源回路２００からの電力供給の遮断後も格納した故障情報が失われないように、フラッシュメモリ等の不揮発性記録媒体であってよい。
　また、記録媒体２６０は、電源回路２００等のピンエレクトロニクス装置１１０内に設けられた電源からの電力供給を受けずに読み取り可能な記録媒体であってよい。例えば、記録媒体２６０は、アンテナ２７０に接続されて近距離無線通信により読み取り可能なＲＦＩＤ等を用いて実現されてもよい。アンテナ２７０は、記録媒体２６０に記録された情報（データ）を近距離無線通信によりアクセスするために用いられる。アンテナ２７０は、外部の端末等から無線給電により記録媒体２６０を動作させるための電力を受けて記録媒体２６０へと供給し、この電力によって記録媒体２６０を動作させてよい。そして、アンテナ２７０は、近距離無線通信のプロトコルにしたがって、外部の端末等からの読出要求を記録媒体２６０に供給し、記録媒体２６０から読み出された情報を外部の端末等へと返送する。
　なお、記録媒体２６０は、監視回路２３０に内蔵されてもよい。また、マイクロコントローラ２４５は、マイクロコントローラ２４５に内蔵された不揮発性メモリの少なくとも一部の領域を記録媒体２６０として使用してもよい。
　図３は、本実施形態に係るピンエレクトロニクス装置１１０の電源監視フローを示す。ピンエレクトロニクス装置１１０は、電源回路２００がピンエレクトロニクス装置１１０内の各回路に正常に電力を供給している状態において、本図の電源監視フローを開始する。
　Ｓ３００において、監視回路２３０内のマイクロコントローラ２４５は、電源回路２００の状態を監視する。Ｓ３１０において、マイクロコントローラ２４５は、電源回路２００による電力供給の異常を検出したか否かを判定する。マイクロコントローラ２４５は、各電源２０５の出力電圧がその電源２０５について定められた基準電圧範囲外となったこと、または各電源２０５の温度がその電源２０５について定められた基準温度を超過したことに応じて、その電源２０５の異常を検出する。マイクロコントローラ２４５は、電力供給の異常を検出したタイミングにおいて内部時計２４６が示す日時を、故障検出日時として取得する。
　マイクロコントローラ２４５は、電力供給が正常である場合、処理をＳ３００へと進めて電源回路２００の状態を監視し続ける（Ｓ３１０の「ＮＯ」）。マイクロコントローラ２４５は、電力供給が異常である場合、処理をＳ３２０へと進める（Ｓ３１０の「ＹＥＳ」）。
　Ｓ３２０において、監視回路２３０は、電源回路２００からの電力供給が遮断して蓄電器２５０からの電力供給を受けることに応じて、通常動作を行う場合と比較して電力消費量が少ない省電力モードに移行する。例えば監視回路２３０は、電圧検出回路２３５もしくは温度検出回路２４０のうちの少なくとも１つへの電力供給を停止し、または、マイクロコントローラ２４５を省電力モードに移行してマイクロコントローラ２４５内の一部の回路への電力供給を遮断し、もしくはマイクロコントローラ２４５の動作周波数を低下させる等により、電力消費量を低下させてよい。なお、監視回路２３０は、通常動作モードであっても電源回路２００からの電力供給が遮断した後監視回路２３０への電力供給が遮断するまでに故障情報を記録媒体２６０へと書き込むことができる場合には、Ｓ３２０を実行しなくてもよい。
　Ｓ３３０において、監視回路２３０は、電源異常の場合の故障情報として用いられる電源異常情報を収集する。故障情報としての電源異常情報は、部品識別情報として電源識別情報を含んでよく、故障の種類を示す故障種別情報、または故障した部品（電源回路２００、電源２０５等）の詳細な部品情報（製品型番、シリアル番号、製造年月日、製造元等）、電圧検出回路２３５により測定された各電源２０５または故障が発生した電源２０５の出力電圧、温度検出回路２４０により検出された各電源２０５または故障が発生した電源２０５の温度等の故障に関する各種の情報を含んでよい。なお、部品識別情報は、ピンエレクトロニクス装置１１０内で故障が発生した部品を識別するために十分な情報（例えばピンエレクトロニクス装置１１０内でユニークな部品ＩＤ）に加え、製品型番、シリアル番号、製造年月日、または製造元等の少なくとも１つを含む、より詳細な情報を含んでよい。
　Ｓ３４０において、監視回路２３０は、監視回路２３０に対する電力供給の遮断前に、電源識別情報を含む電源異常情報を故障情報として記録媒体２６０に記録する。監視回路２３０は、電源異常情報に対応付けて故障検出日時を記録媒体２６０に記録してよい。
　監視回路２３０は、故障情報の少なくとも一部を暗号化して記録媒体２６０に記録してよい。例えば、監視回路２３０は、故障情報に含まれる電源識別情報、故障した電源回路２００または電源２０５の詳細な部品情報、または故障種別情報等のうちの少なくとも１つを暗号化してよい。これにより、監視回路２３０は、ピンエレクトロニクス装置１１０に精通しない第三者が不適切な部品交換を行うことによりピンエレクトロニクス装置１１０に更なるダメージが生じるのを防ぐことができる。
　電源回路２００からの電力供給が遮断された後、Ｓ３５０において、記録媒体２６０は、電源回路２００からの電力供給なしに近距離無線通信等により読み取られる。なお、監視回路２３０に電力を供給する電源２０５を遮断しなくてもよい程度の電源異常であった場合、または試験装置１が再起動された場合等において、制御装置１７０は、記録媒体２６０を読み出して故障検出日時および故障情報を取得してよい。
　以上に示したピンエレクトロニクス装置１１０によれば、記録媒体２６０は、電源回路２００が故障して電源回路２００からの電力供給が遮断する場合においても、書き込まれた故障情報等を維持することができる。したがって、ピンエレクトロニクス装置１１０は、試験装置１のシャットダウン後または電源回路２００の電力供給遮断後においても、試験装置１の保守員等のユーザまたは制御装置１７０等の外部の装置に故障情報等を提供することができる。
　また、記録媒体２６０は、電力供給の異常を検出した電源２０５を識別する電源識別情報を含む故障情報を記録媒体２６０に記録するので、複数の電源２０５のうち故障した電源２０５を容易に特定可能とすることができる。また、電源２０５に間欠的に異常が発生する場合、または一定条件下でのみ電源２０５の異常が発生する場合においても、ピンエレクトロニクス装置１１０は、異常が検出された電源２０５を識別可能に記録媒体２６０に記録するので、ピンエレクトロニクス装置１１０の修理性、製品品質、またはＭＴＴＲ（Ｍｅａｎ　Ｔｉｍｅ　Ｔｏ　Ｒｅｐａｉｒ）を向上することができる。また、ピンエレクトロニクス装置１１０は、故障情報に対応付けて故障検出日時を記録媒体２６０に記録することで、ピンエレクトロニクス装置１１０内の部品が常時故障、間欠異常、または落雷等の外来ノイズによる一時的な異常等の原因をより究明しやすい情報を試験装置１のユーザに提供することができる。
　なお、制御装置１７０またはピンエレクトロニクス装置１１０は、予め定められた電源遮断シーケンスでピンエレクトロニクス装置１１０の電源を遮断するように電源回路２００を制御するように構成されてよい。この場合、電源回路２００は、電力供給の異常が検出されたことに応じて複数の電源２０５ａ～ｄを予め定められた電源遮断シーケンスの順に遮断する。このような構成においては、監視回路２３０は、複数の電源２０５ａ～ｄのうち少なくとも１つの他の電源２０５が遮断された後に遮断される電源２０５から電力供給を受けるようにしてもよい。
　例えば、電源回路２００が電源２０５ｄ、電源２０５ｃ、電源２０５ｂ、電源２０５ａの順に４００ｍｓ毎に電力供給を遮断する場合、電源２０５ｄからの電力供給が遮断されてから電源２０５ａからの電力供給が遮断されるまでに１２００ｍｓの遅延がある。監視回路２３０は、電源２０５ａから電力供給を受けることで、電力供給の遮断開始後に故障情報を記録媒体２６０へと書き込みし始め、電源２０５ａからの電力供給が遮断されるまでに故障情報の書き込みを終えることが可能となる。このように、監視回路２３０は、電力供給の異常が検出された後故障情報の書き込み完了以降に電力供給が遮断される電源２０５から電力供給を受けるように構成されてよい。監視回路２３０は、複数の電源２０５のうち電源遮断シーケンスにおいて最後に遮断される電源２０５からの電力供給を受けるようにしてもよい。
　図４は、本実施形態に係るピンエレクトロニクス装置１１０の故障監視フローを示す。ピンエレクトロニクス装置１１０は、ピンエレクトロニクス装置１１０内の各回路が正常に動作している状態において、本図の故障監視フローを開始する。ピンエレクトロニクス装置１１０は、試験装置１の電源投入時等に行う自己診断において、本図の故障監視フローを開始してもよい。なお、電源回路２００の故障はピンエレクトロニクス装置１１０内の部品の故障の一種であるから、図３に示した電源監視フローは本図の故障監視フローの一形態またはサブセットであってよい。
　Ｓ４００において、監視回路２３０内のマイクロコントローラ２４５は、ピンエレクトロニクス装置１１０内の各部品の状態を監視する。Ｓ４１０において、マイクロコントローラ２４５は、ピンエレクトロニクス装置１１０内の部品の異常を検出したか否かを判定する。ピンエレクトロニクス装置１１０内の各部品は、例えばパリティ／ＥＣＣエラー、キューのオーバーフロー／アンダーフロー、または未定義命令の検出等のような異常を検出する様々なエラーディテクタを有する。マイクロコントローラ２４５は、エラーディテクタから異常が発生した旨を示すエラー検出信号を受け取ったことに応じて、そのエラーディテクタを有する部品の異常を検出する。マイクロコントローラ２４５は、ある部品の温度がその部品について定められた基準温度を超過したことを温度検出回路２４０が検出したことに応じて、その部品の異常を検出してよい。
　また、試験装置１の自己診断において、ピンエレクトロニクス装置１１０は、内部の各部品の自己診断試験を行う。マイクロコントローラ２４５は、自己診断試験の結果に応じて部品の異常を検出してよい。マイクロコントローラ２４５は、ピンエレクトロニクス装置１１０の故障を検出したタイミングにおいて内部時計２４６が示す日時を、故障検出日時として取得する。
　マイクロコントローラ２４５は、全ての部品が正常である場合、処理をＳ４００へと進めて各部品の状態を監視し続ける（Ｓ４１０の「ＮＯ」）。マイクロコントローラ２４５は、いずれかの部品が異常である場合、処理をＳ４２０へと進める（Ｓ４１０の「ＹＥＳ」）。
　Ｓ４２０において、監視回路２３０は、部品の異常を検出したことに応じて、通常動作を行う場合と比較して電力消費量が少ない省電力モードに移行する。例えば監視回路２３０は、電圧検出回路２３５もしくは温度検出回路２４０のうちの少なくとも１つへの電力供給を停止し、または、マイクロコントローラ２４５を省電力モードに移行してマイクロコントローラ２４５内の一部の回路への電力供給を遮断し、もしくはマイクロコントローラ２４５の動作周波数を低下させる等により、電力消費量を低下させてよい。なお、監視回路２３０は、電源短絡、メカニカル故障等のような試験装置１を緊急でシャットダウンしなければならない重度の異常が発生して監視回路２３０への電力供給が停止される場合には省電力モードに移行し、試験装置１の動作を継続可能な軽度の異常が発生した場合にはＳ４２０を実行しなくてもよい。
　Ｓ４３０において、監視回路２３０は、故障情報を収集する。故障情報は、部品識別情報を含んでよく、故障種別情報、詳細な部品情報、各部品または故障した部品の状態値または内部データ等の故障に関する各種の情報を含んでよい。
　Ｓ４４０において、監視回路２３０は、監視回路２３０に対する電力供給の遮断前に、故障情報を記録媒体２６０に記録する。監視回路２３０は、故障情報に対応付けて故障検出日時を記録媒体２６０に記録してよい。
　監視回路２３０は、故障情報の少なくとも一部を暗号化して記録媒体２６０に記録してよい。例えば、監視回路２３０は、故障した部品を識別する部品識別情報、故障した部品の詳細な部品情報、または故障種別情報等のうちの少なくとも１つを暗号化してよい。
　重度の異常が発生した場合、Ｓ４５０において試験装置１は、シャットダウンする。このため、ピンエレクトロニクス装置１１０内の電源回路２００は、ピンエレクトロニクス装置１１０内の各回路への電力供給を停止する。電源回路２００からの電力供給が停止された後、Ｓ４６０において、記録媒体２６０は、電源回路２００からの電力供給なしに近距離無線通信等により読み取られる。監視回路２３０に電力を供給する電源２０５を遮断しなくてもよい程度の電源異常であった場合、または試験装置１が再起動された場合等において、制御装置１７０は、記録媒体２６０を読み出して故障検出日時および故障情報を取得してよい。
　以上に示したピンエレクトロニクス装置１１０によれば、記録媒体２６０は、ピンエレクトロニクス装置１１０内の回路または部品が故障して試験装置１をシャットダウンした場合においても、書き込まれた故障情報を維持することができる。したがって、ピンエレクトロニクス装置１１０は、試験装置１のシャットダウン後または電源回路２００の電力供給遮断後においても、試験装置１のユーザまたは制御装置１７０等の外部の装置に故障情報を提供することができる。
　また、記録媒体２６０は、故障した部品を識別する部品識別情報を含む故障情報を記録媒体２６０に記録するので、複数の部品のうち故障した部品を容易に特定可能とすることができる。例えば、ピンエレクトロニクス装置１１０内のＡＳＩＣ／ＬＳＩ／ＩＣは、冷却のためにヒートシンクが取り付けられていたり、液冷のためにウォータージャケット内に封入されていることがある。記録媒体２６０がこのような部品の製品型番、シリアル番号、製造年月日、または製造元等の少なくとも１つを部品識別情報として記録している場合には、試験装置１のユーザは、ヒートシンク等を取り外さなくても詳細な部品識別情報を得ることができる。
　また、以上に示したピンエレクトロニクス装置１１０によれば、記録媒体２６０として電源回路２００からの電力供給を受けずに読み取り可能な記録媒体を用いることで、試験装置１のシャットダウン後または電源回路２００の電力供給遮断後においても、ピンエレクトロニクス装置１１０の電源投入なしに、試験装置１のユーザまたは外部の装置に故障情報を提供することができる。
　なお、監視回路２３０は、電力供給の異常またはピンエレクトロニクス装置１１０の故障の検出前に、ピンエレクトロニクス装置１１０に搭載された複数の部品のそれぞれについての部品情報を部品識別情報に対応付けて記録媒体２６０に予め書き込んでよい。また、監視回路２３０は、電力供給の異常またはピンエレクトロニクス装置１１０の故障の検出前に、予め記録媒体２６０に書き込み可能なその他の情報を記録媒体２６０に予め書き込んでよい。電力供給の異常またはピンエレクトロニクス装置１１０の故障の検出前になるべく多くの情報を記録媒体２６０に書き込んでおくことにより、監視回路２３０は、電力供給の異常またはピンエレクトロニクス装置１１０の故障の検出後に記録媒体２６０に書き込む情報のサイズを減らすことができ、記録媒体２６０への書き込み時間を減らすことができる。
　図５は、本実施形態に係るテストヘッド１００を、接続装置１２０の搭載面側（図１の試験装置１におけるテストヘッド１００の上面側）から見た構造を示す。複数のピンエレクトロニクス装置１１０のそれぞれは、テストヘッド１００のスロットに挿入されて、接続装置１２０およびＤＵＴ１０側のエッジがテストヘッド１００の外面に露出する。ピンエレクトロニクス装置１１０は、接続装置１２０およびＤＵＴ１０側のエッジに、１または複数のコネクタ５２０ａ～ｃ（「コネクタ５２０」とも示す。）と、アンテナ２７０とを有する。
　各コネクタ５２０は、接続装置１２０のテストヘッド１００側の面に配置された対応するコネクタに接続される。これにより、ピンエレクトロニクス装置１１０は、接続装置１２０を介してＤＵＴ１０に電気的に接続される。
　アンテナ２７０は、ピンエレクトロニクス装置１１０がテストヘッド１００に搭載された状態で外部に露出するピンエレクトロニクス装置１１０の外面に設けられる。本図の例において、アンテナ２７０は、ピンエレクトロニクス装置１１０における、ＤＵＴ１０に電気的に接続されるコネクタ５２０ａ～ｃが実装された外面に設けられる。これにより、アンテナ２７０は、テストヘッド１００上に搭載された接続装置１２０を取り外すことで、テストヘッド１００からピンエレクトロニクス装置１１０を取り外さなくても外部に露出する。この状態において記録媒体２６０は、アンテナ２７０を用いた近距離無線通信により読み取り可能となる。
　記録媒体２６０は、故障情報を読み取る端末装置からアンテナ２７０を介して近距離無線給電により電力供給を受けて故障情報を読み出し、アンテナ２７０を介して近距離無線通信により故障情報を端末装置に供給することができる。記録媒体２６０は、端末装置からアンテナ２７０を介して近距離無線給電により電力供給を受けて動作して、近距離無線通信により故障情報を端末装置に供給してよい。
　したがって、試験装置１のユーザは、自身が携帯する端末を各ピンエレクトロニクス装置１１０のアンテナ２７０に近付けることにより、各ピンエレクトロニクス装置１１０内の記録媒体２６０に記録された故障発生日時および故障情報を読み出して確認することができる。ユーザは、各ピンエレクトロニクス装置１１０から読み出された故障情報を確認して複数のピンエレクトロニクス装置１１０の中から異常が発生したピンエレクトロニクス装置１１０を特定することができ、異常が発生したピンエレクトロニクス装置１１０をテストヘッド１００から取り外して検査し、または交換することができる。
　また、アンテナ２７０を介してピンエレクトロニクス装置１１０の故障情報等を読み出した端末は、無線通信ネットワークを介してインターネットまたはイントラネット上のサーバ装置（例えばクラウドサーバ）に故障情報等をアップロードしてよい。これにより、サーバ装置は、各地に設置された複数の試験装置１に搭載されたピンエレクトロニクス装置１１０の故障情報等を一元管理し、試験装置１の製造業者または保守管理業者によって各試験装置１の状態を確認可能とすることができる。
　なお、記録媒体２６０は、電源回路２００からの電力供給を受けずにマイクロコントローラ２４５の制御の下で読み取り可能であってもよい。この場合、マイクロコントローラ２４５は、故障情報を読み取る端末装置からアンテナ２７０を介して近距離無線給電により電力供給を受けて、故障情報を記録媒体２６０から読み出す。そして、マイクロコントローラ２４５は、アンテナ２７０を介して近距離無線通信により故障情報を端末装置に供給する。
　より具体的には、マイクロコントローラ２４５は、電力供給が開始されて起動した後、電源回路２００からの電力供給を受けておらず近距離無線給電により電力供給を受けている場合には外部から記録媒体２６０への読出要求を処理するモードに遷移する。このモードにおいて、マイクロコントローラ２４５は、アンテナ２７０を介して記録媒体２６０への読出要求を受けたことに応じて、要求された情報（データ）を記録媒体２６０から読み出してアンテナ２７０を介して近距離無線通信により返信する。
　図６は、第１変形例に係るピンエレクトロニクス装置６１０の構造を示す。試験装置１は、図１から図５に示したピンエレクトロニクス装置１１０に代えて、ピンエレクトロニクス装置６１０を備えてもよい。ピンエレクトロニクス装置６１０はピンエレクトロニクス装置１１０の変形例であるから、以下相違点を除き説明を省略する。
　ピンエレクトロニクス装置６１０は、メインボード６１５と、１または複数のコネクタ６２０ａ～ｃ（「コネクタ６２０」とも示す。）とを有する。メインボード６１５は、図２に示した各回路および各部品を実装する。本図は、メインボード６１５の部品実装面側からピンエレクトロニクス装置６１０を見た場合のピンエレクトロニクス装置６１０の構造を示す。ここで、ピンエレクトロニクス装置６１０の部品実装面側は、テストヘッド１００から取り出したピンエレクトロニクス装置６１０を机上等に置く場合における上面側となる。アンテナ２７０は、ピンエレクトロニクス装置６１０の上面におけるＤＵＴ１０に接続される１または複数のコネクタ６２０が実装された辺部に設けられる。アンテナ２７０は、ピンエレクトロニクス装置６１０の上面における１または複数のコネクタ６２０が実装された側の角部に設けられてもよい。１または複数のコネクタ６２０は、図５に示した１または複数のコネクタ５２０と同様であるから説明を省略する。
　ピンエレクトロニクス装置６１０は、上面における各コネクタ６２０が実装された辺部にアンテナ２７０を有することにより、ピンエレクトロニクス装置１１０内の各回路が密に実装された中央部分等に端末を近付けることなくアンテナ２７０を用いた近距離無線通信により記録媒体２６０を読み取り可能とすることができる。これにより、ピンエレクトロニクス装置６１０は、端末の落下等によりピンエレクトロニクス装置６１０が損傷するリスクを低減することができる。
　また、メインボード６１５は、各コネクタ６２０が実装された辺部においては各コネクタ６２０へと配線が集中し、各コネクタ６２０の近傍以外で配線パターンがない領域が確保しやすい構造を有しうる。このような場合に、メインボード６１５は、各コネクタ６２０が実装された辺部にアンテナ２７０のアンテナパターンを有することで、アンテナ２７０が設けられた層およびその上下層に他の配線パターンを含まないようにすることができ、近距離無線通信への干渉を抑えることができる。なお、メインボード６１５の部品または配線パターンの配置に応じて、アンテナ２７０は、ピンエレクトロニクス装置１１０の上面における他の箇所に設けられてもよい。
　図７は、第２変形例に係るピンエレクトロニクス装置７１０の構造を示す。試験装置１は、図１から図５に示したピンエレクトロニクス装置１１０および図６に示したピンエレクトロニクス装置６１０に代えて、ピンエレクトロニクス装置７１０を備えてもよい。ピンエレクトロニクス装置７１０はピンエレクトロニクス装置１１０およびピンエレクトロニクス装置６１０の変形例であるから、以下相違点を除き説明を省略する。
　ピンエレクトロニクス装置７１０は、メインボード７１５と、１または複数のコネクタ７２０ａ～ｃ（「コネクタ７２０」とも示す。）と、監視用コネクタ７３０とを有する。メインボード７１５は、図２に示した各回路および各部品を実装する。本図は、メインボード７１５の部品実装面側からピンエレクトロニクス装置７１０を見た場合のピンエレクトロニクス装置７１０の構造を示す。ここで、ピンエレクトロニクス装置７１０の部品実装面側は、テストヘッド１００から取り出したピンエレクトロニクス装置７１０を机上等に置く場合における上面側となる。１または複数のコネクタ７２０は、図５に示した１もしくは複数のコネクタ５２０、または図６に示した１または複数のコネクタ６２０と同様であるから説明を省略する。
　監視用コネクタ７３０は、アンテナ２７０の代わりに設けられ、故障情報を読み取る端末７９０を記録媒体２６０に有線接続するために用いられる。記録媒体２６０は、端末７９０から監視用コネクタ７３０を介して電力供給を受けてよい。記録媒体２６０は、端末７９０からの読出要求に応じて故障情報を読み出し、監視用コネクタ７３０を介して有線通信により故障情報を端末７９０に供給する。
　監視用コネクタ７３０は、ピンエレクトロニクス装置７１０における、ＤＵＴ１０に電気的に接続されるコネクタ７２０ａ～ｃが実装された外面に設けられてよい。これにより、テストヘッド１００上に搭載された接続装置１２０を取り外すことで、テストヘッド１００からピンエレクトロニクス装置１１０を取り外さなくても監視用コネクタ７３０が外部に露出する。この状態において記録媒体２６０は、監視用コネクタ７３０を用いた有線通信により読み取り可能となる。
　これに代えて、監視用コネクタ７３０は、ピンエレクトロニクス装置７１０の上面におけるＤＵＴ１０に接続される１または複数のコネクタ７２０が実装された辺部等に設けられてもよい。この場合、監視用コネクタ７３０は、ピンエレクトロニクス装置７１０をテストヘッド１００から取り外して机上等に置いた状態でアクセス可能となる。
　なお、記録媒体２６０は、電源回路２００からの電力供給を受けずにマイクロコントローラ２４５の制御の下で読み取り可能であってもよい。この場合、マイクロコントローラ２４５は、端末７９０から監視用コネクタ７３０を介して電力供給を受けて、故障情報を記録媒体２６０から読み出す。そして、マイクロコントローラ２４５は、監視用コネクタ７３０を介して故障情報を端末装置に供給する。
　図８は、第３変形例に係るピンエレクトロニクス装置８１０の構造を示す。試験装置１は、図１から図５に示したピンエレクトロニクス装置１１０、図６に示したピンエレクトロニクス装置６１０、および図７に示したピンエレクトロニクス装置７１０に代えて、ピンエレクトロニクス装置８１０を備えてもよい。ピンエレクトロニクス装置８１０は、ピンエレクトロニクス装置１１０、ピンエレクトロニクス装置６１０、およびピンエレクトロニクス装置７１０の変形例であるから、以下相違点を除き説明を省略する。
　ピンエレクトロニクス装置８１０は、メインボード８１５と、１または複数のサブボード８２５ａ～ｃ（「サブボード８２５」とも示す。）と、１または複数のコネクタ８２０ａ～ｃ（「コネクタ８２０」とも示す。）とを有する。メインボード８１５は、１または複数のサブボード８２５を搭載する。本図は、メインボード８１５におけるサブボード８２５を搭載する面側からピンエレクトロニクス装置８１０を見た場合のピンエレクトロニクス装置８１０の構造を示す。ここで、メインボード８１５におけるサブボード８２５を搭載する面側は、テストヘッド１００から取り出したピンエレクトロニクス装置８１０を机上等に置く場合における上面側となる。
　１または複数のサブボード８２５は、メインボード８１５に搭載される。各サブボード８２５は、図２に示したピンエレクトロニクス装置１１０に含まれる各回路または部品を各々実装してよい。これに伴い、１または複数のサブボード８２５は、サブボード８２５毎に、監視回路８２７およびアンテナ８３０を搭載してよい。したがって、ピンエレクトロニクス装置８１０は、それぞれが対応するサブボード８２５に搭載された１または複数の監視回路８２７ａ～ｃ（「監視回路８２７」とも示す。）および１または複数のアンテナ８３０ａ～ｃ（「アンテナ８３０」とも示す。）を有する。ここで、各監視回路８２７は、図１に示した監視回路２３０と同様の機能および構成を有してよい。また、各アンテナ８３０は、図１に示したアンテナ２７０と同様の機能および構成を有してよい。
　監視回路８２７およびアンテナ８３０を各サブボード８２５に設けることにより、ピンエレクトロニクス装置８１０は、１または複数のサブボード８２５のそれぞれに搭載された記録媒体２６０に記録された故障情報等を近距離無線通信により読み出し可能とする。したがって、試験装置１のユーザは、自身が携帯する端末を各サブボード８２５のアンテナ８３０に近付けることにより、各サブボード８２５内の記録媒体２６０に記録された故障発生日時および故障情報を読み出して確認することができる。ユーザは、各サブボード８２５から読み出された故障情報を確認して１または複数のサブボード８２５の中から異常が発生したサブボード８２５を特定することができ、異常が発生したサブボード８２５をピンエレクトロニクス装置８１０から取り外して検査し、または交換することができる。
　本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよく、ここにおいてブロックは、（１）操作が実行されるプロセスの段階または（２）操作を実行する役割を持つ装置のセクションを表わしてよい。特定の段階およびセクションが、専用回路、コンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、および／またはコンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。専用回路は、デジタルおよび／またはアナログハードウェア回路を含んでよく、集積回路（ＩＣ）および／またはディスクリート回路を含んでよい。プログラマブル回路は、論理ＡＮＤ、論理ＯＲ、論理ＸＯＲ、論理ＮＡＮＤ、論理ＮＯＲ、および他の論理操作、フリップフロップ、レジスタ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）等のようなメモリ要素等を含む、再構成可能なハードウェア回路を含んでよい。
　コンピュータ可読媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読媒体は、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
　コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ（登録商標）、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかを含んでよい。
　コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のコンピュータ等のプログラム可能なデータ処理装置のプロセッサまたはプログラマブル回路に対し、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して提供され、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく、コンピュータ可読命令を実行してよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
　図９は、本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータ２２００の例を示す。コンピュータ２２００にインストールされたプログラムは、コンピュータ２２００に、本発明の実施形態に係る装置に関連付けられる操作または当該装置の１または複数のセクションとして機能させることができ、または当該操作または当該１または複数のセクションを実行させることができ、および／またはコンピュータ２２００に、本発明の実施形態に係るプロセスまたは当該プロセスの段階を実行させることができる。そのようなプログラムは、コンピュータ２２００に、本明細書に記載のフローチャートおよびブロック図のブロックのうちのいくつかまたはすべてに関連付けられた特定の操作を実行させるべく、ＣＰＵ２２１２によって実行されてよい。
　本実施形態によるコンピュータ２２００は、ＣＰＵ２２１２、ＲＡＭ２２１４、グラフィックコントローラ２２１６、およびディスプレイデバイス２２１８を含み、それらはホストコントローラ２２１０によって相互に接続されている。コンピュータ２２００はまた、通信インターフェイス２２２２、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭドライブ２２２６、およびＩＣカードドライブのような入／出力ユニットを含み、それらは入／出力コントローラ２２２０を介してホストコントローラ２２１０に接続されている。コンピュータはまた、ＲＯＭ２２３０およびキーボード２２４２のようなレガシの入／出力ユニットを含み、それらは入／出力チップ２２４０を介して入／出力コントローラ２２２０に接続されている。
　ＣＰＵ２２１２は、ＲＯＭ２２３０およびＲＡＭ２２１４内に格納されたプログラムに従い動作し、それにより各ユニットを制御する。グラフィックコントローラ２２１６は、ＲＡＭ２２１４内に提供されるフレームバッファ等またはそれ自体の中にＣＰＵ２２１２によって生成されたイメージデータを取得し、イメージデータがディスプレイデバイス２２１８上に表示されるようにする。
　通信インターフェイス２２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ２２２４は、コンピュータ２２００内のＣＰＵ２２１２によって使用されるプログラムおよびデータを格納する。ＤＶＤ－ＲＯＭドライブ２２２６は、プログラムまたはデータをＤＶＤ－ＲＯＭ２２０１から読み取り、ハードディスクドライブ２２２４にＲＡＭ２２１４を介してプログラムまたはデータを提供する。ＩＣカードドライブは、プログラムおよびデータをＩＣカードから読み取り、および／またはプログラムおよびデータをＩＣカードに書き込む。
　ＲＯＭ２２３０はその中に、アクティブ化時にコンピュータ２２００によって実行されるブートプログラム等、および／またはコンピュータ２２００のハードウェアに依存するプログラムを格納する。入／出力チップ２２４０はまた、様々な入／出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入／出力コントローラ２２２０に接続してよい。
　プログラムが、ＤＶＤ－ＲＯＭ２２０１またはＩＣカードのようなコンピュータ可読媒体によって提供される。プログラムは、コンピュータ可読媒体から読み取られ、コンピュータ可読媒体の例でもあるハードディスクドライブ２２２４、ＲＡＭ２２１４、またはＲＯＭ２２３０にインストールされ、ＣＰＵ２２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ２２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置または方法が、コンピュータ２２００の使用に従い情報の操作または処理を実現することによって構成されてよい。
　例えば、通信がコンピュータ２２００および外部デバイス間で実行される場合、ＣＰＵ２２１２は、ＲＡＭ２２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インターフェイス２２２２に対し、通信処理を命令してよい。通信インターフェイス２２２２は、ＣＰＵ２２１２の制御下、ＲＡＭ２２１４、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭ２２０１、またはＩＣカードのような記録媒体内に提供される送信バッファ処理領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、またはネットワークから受信された受信データを記録媒体上に提供される受信バッファ処理領域等に書き込む。
　また、ＣＰＵ２２１２は、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭドライブ２２２６（ＤＶＤ－ＲＯＭ２２０１）、ＩＣカード等のような外部記録媒体に格納されたファイルまたはデータベースの全部または必要な部分がＲＡＭ２２１４に読み取られるようにし、ＲＡＭ２２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ２２１２は次に、処理されたデータを外部記録媒体にライトバックする。
　様々なタイプのプログラム、データ、テーブル、およびデータベースのような様々なタイプの情報が記録媒体に格納され、情報処理を受けてよい。ＣＰＵ２２１２は、ＲＡＭ２２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプの操作、情報処理、条件判断、条件分岐、無条件分岐、情報の検索／置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ２２１４に対しライトバックする。また、ＣＰＵ２２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ２２１２は、第１の属性の属性値が指定される、条件に一致するエントリを当該複数のエントリの中から検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、それにより予め定められた条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。
　上で説明したプログラムまたはソフトウェアモジュールは、コンピュータ２２００上またはコンピュータ２２００近傍のコンピュータ可読媒体に格納されてよい。また、専用通信ネットワークまたはインターネットに接続されたサーバーシステム内に提供されるハードディスクまたはＲＡＭのような記録媒体が、コンピュータ可読媒体として使用可能であり、それによりプログラムを、ネットワークを介してコンピュータ２２００に提供する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１　試験装置
１０　ＤＵＴ
１００　テストヘッド
１１０　ピンエレクトロニクス装置
１２０　接続装置
１５０　メインフレーム
１６０　主電源装置
１７０　制御装置
２００　電源回路
２０５ａ～ｄ　電源
２１０　試験回路
２２０　試験制御回路
２３０　監視回路
２３５　電圧検出回路
２４０　温度検出回路
２４５　マイクロコントローラ
２４６　内部時計
２４７　時計設定回路
２４８　書込回路
２５０　蓄電器
２６０　記録媒体
２７０　アンテナ
５２０ａ～ｃ　コネクタ
６１０　ピンエレクトロニクス装置
６１５　メインボード
６２０ａ～ｃ　コネクタ
７１０　ピンエレクトロニクス装置
７１５　メインボード
７２０ａ～ｃ　コネクタ
７３０　監視用コネクタ
７９０　端末
８１０　ピンエレクトロニクス装置
８１５　メインボード
８２０ａ～ｃ　コネクタ
８２５ａ～ｃ　サブボード
８２７ａ～ｃ　監視回路
８３０ａ～ｃ　アンテナ
２２００　コンピュータ
２２０１　ＤＶＤ－ＲＯＭ
２２１０　ホストコントローラ
２２１２　ＣＰＵ
２２１４　ＲＡＭ
２２１６　グラフィックコントローラ
２２１８　ディスプレイデバイス
２２２０　入／出力コントローラ
２２２２　通信インターフェイス
２２２４　ハードディスクドライブ
２２２６　ＤＶＤ－ＲＯＭドライブ
２２３０　ＲＯＭ
２２４０　入／出力チップ
２２４２　キーボード

Claims (16)

  1. 　被試験デバイスに接続され、前記被試験デバイスを試験する試験回路と、
    　複数の電源を有する電源回路と、
    　前記電源回路からの電力供給の異常を検出したことに応じて、前記複数の電源のうち電力供給の異常を検出した電源を識別する電源識別情報を、不揮発性記録媒体に記録する監視回路と
    　を備えるピンエレクトロニクス装置。
  2. 　前記監視回路は、前記電源回路からの電力供給の異常を検出したことに応じて、前記監視回路に対する電力供給の遮断前に、前記電源識別情報を前記不揮発性記録媒体に記録する請求項１に記載のピンエレクトロニクス装置。
  3. 　前記電源回路は、電力供給の異常が検出されたことに応じて前記複数の電源を予め定められた電源遮断シーケンスの順に遮断し、
    　前記監視回路は、前記複数の電源のうち少なくとも１つの他の電源が遮断された後に遮断される電源から電力供給を受ける
    　請求項２に記載のピンエレクトロニクス装置。
  4. 　前記監視回路は、前記電源遮断シーケンスによる前記複数の電源の遮断開始から、前記監視回路に電力供給する電源の遮断までの間に、前記電源識別情報を前記不揮発性記録媒体に記録する請求項３に記載のピンエレクトロニクス装置。
  5. 　前記複数の電源のうちの少なくとも１つからの電力を蓄電する蓄電器を更に備え、
    　前記監視回路は、前記電源回路からの電力供給の遮断後、前記蓄電器からの電力供給が途絶える前に、前記電源識別情報を前記不揮発性記録媒体に記録する請求項１に記載のピンエレクトロニクス装置。
  6. 　前記蓄電器は、電力を蓄電するキャパシタを有する請求項５に記載のピンエレクトロニクス装置。
  7. 　前記監視回路は、前記蓄電器からの電力供給を受けることに応じて、通常動作を行う場合と比較して電力消費量が少ない省電力モードに移行する請求項５に記載のピンエレクトロニクス装置。
  8. 　前記監視回路は、前記複数の電源のうちの各電源について、電源の出力電圧が電源毎に予め定められた基準電圧範囲外となったこと、または電源に対応付けられた温度が予め定められた基準温度を超過したことのうちの少なくとも１つに応じて、電源の異常を検出する請求項１に記載のピンエレクトロニクス装置。
  9. 　前記監視回路は、監視プログラムを実行することにより前記複数の電源の監視および前記不揮発性記録媒体の書き込みを行うマイクロコントローラを有する請求項１に記載のピンエレクトロニクス装置。
  10. 　前記不揮発性記録媒体は、前記電源回路からの電力供給を受けずに読み取り可能である請求項１に記載のピンエレクトロニクス装置。
  11. 　前記不揮発性記録媒体は、近距離無線通信により読み取り可能である請求項１０に記載のピンエレクトロニクス装置。
  12. 　前記ピンエレクトロニクス装置がテストヘッドに搭載された状態で外部に露出する前記ピンエレクトロニクス装置の外面に設けられたアンテナを備え、
    　前記不揮発性記録媒体は、前記アンテナを用いた近距離無線通信により読み取り可能である請求項１１に記載のピンエレクトロニクス装置。
  13. 　前記アンテナは、前記ピンエレクトロニクス装置における前記被試験デバイスに接続されるコネクタが実装された外面に設けられる請求項１２に記載のピンエレクトロニクス装置。
  14. 　前記ピンエレクトロニクス装置の上面における前記被試験デバイスに接続されるコネクタが実装された辺部に設けられたアンテナを備え、
    　前記不揮発性記録媒体は、前記アンテナを用いた近距離無線通信により読み取り可能である請求項１１に記載のピンエレクトロニクス装置。
  15. 　請求項１から１４のいずれか一項に記載の１または複数のピンエレクトロニクス装置と、
    　前記１または複数のピンエレクトロニクス装置を制御する制御装置と、
    　前記１または複数のピンエレクトロニクス装置および１または複数の被試験デバイスの間を接続する接続装置と
    　を備える試験装置。
  16. 　被試験デバイスに接続されたピンエレクトロニクス装置が、前記被試験デバイスを試験することと、
    　前記ピンエレクトロニクス装置が、複数の電源を有する電源回路からの電力供給の異常を検出したことに応じて、前記複数の電源のうち電力供給の異常を検出した電源を識別する電源識別情報を、不揮発性記録媒体に記録することと
    　を備える方法。
PCT/JP2022/044927 2022-12-06 2022-12-06 ピンエレクトロニクス装置、試験装置、および方法 WO2024121938A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2022/044927 WO2024121938A1 (ja) 2022-12-06 2022-12-06 ピンエレクトロニクス装置、試験装置、および方法
TW112136011A TW202424507A (zh) 2022-12-06 2023-09-21 腳端電路裝置、試驗裝置、及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/044927 WO2024121938A1 (ja) 2022-12-06 2022-12-06 ピンエレクトロニクス装置、試験装置、および方法

Publications (1)

Publication Number Publication Date
WO2024121938A1 true WO2024121938A1 (ja) 2024-06-13

Family

ID=91378844

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/044927 WO2024121938A1 (ja) 2022-12-06 2022-12-06 ピンエレクトロニクス装置、試験装置、および方法

Country Status (2)

Country Link
TW (1) TW202424507A (ja)
WO (1) WO2024121938A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040066207A1 (en) * 2002-10-05 2004-04-08 Bottoms Wilmer R. Flexible DUT interface assembly
JP2007121163A (ja) * 2005-10-28 2007-05-17 Advantest Corp 試験装置、プログラム、及び記録媒体
JP2009063477A (ja) * 2007-09-07 2009-03-26 Yokogawa Electric Corp 故障検出装置
JP2010002188A (ja) * 2008-06-18 2010-01-07 Yokogawa Electric Corp 半導体試験装置
JP2012063837A (ja) * 2010-09-14 2012-03-29 Yokogawa Electric Corp 異常通知システムおよび半導体試験装置
US8327194B1 (en) * 2010-08-23 2012-12-04 Xilinx, Inc. Nonvolatile recording of integrated circuit-related data
KR20160036793A (ko) * 2014-09-26 2016-04-05 국민대학교산학협력단 저전압 dc-dc 컨버터를 위한 통합형 고장진단 제어장치 및 방법, 그리고 이를 위한 컴퓨터로 판독가능한 기록매체
JP2019184411A (ja) * 2018-04-09 2019-10-24 ルネサスエレクトロニクス株式会社 半導体製品試験装置、半導体製品試験方法および半導体製品

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040066207A1 (en) * 2002-10-05 2004-04-08 Bottoms Wilmer R. Flexible DUT interface assembly
JP2007121163A (ja) * 2005-10-28 2007-05-17 Advantest Corp 試験装置、プログラム、及び記録媒体
JP2009063477A (ja) * 2007-09-07 2009-03-26 Yokogawa Electric Corp 故障検出装置
JP2010002188A (ja) * 2008-06-18 2010-01-07 Yokogawa Electric Corp 半導体試験装置
US8327194B1 (en) * 2010-08-23 2012-12-04 Xilinx, Inc. Nonvolatile recording of integrated circuit-related data
JP2012063837A (ja) * 2010-09-14 2012-03-29 Yokogawa Electric Corp 異常通知システムおよび半導体試験装置
KR20160036793A (ko) * 2014-09-26 2016-04-05 국민대학교산학협력단 저전압 dc-dc 컨버터를 위한 통합형 고장진단 제어장치 및 방법, 그리고 이를 위한 컴퓨터로 판독가능한 기록매체
JP2019184411A (ja) * 2018-04-09 2019-10-24 ルネサスエレクトロニクス株式会社 半導体製品試験装置、半導体製品試験方法および半導体製品

Also Published As

Publication number Publication date
TW202424507A (zh) 2024-06-16

Similar Documents

Publication Publication Date Title
WO2021169260A1 (zh) 一种系统板卡电源检测方法、装置、设备及存储介质
TWI417555B (zh) 群組電路模組中自我測試，監控和診斷程式
US8418005B2 (en) Methods, apparatus and articles of manufacture to diagnose temperature-induced memory errors
EP3167371B1 (en) A method for diagnosing power supply failure in a wireless communication device
US11640377B2 (en) Event-based generation of context-aware telemetry reports
CN113366576A (zh) 用于存储器系统上的功率损耗操作的保持自测试
CN107168838A (zh) 一种raid卡自动测试系统
CN113917385B (zh) 一种面向电能表的自检测方法及系统
CN115129520A (zh) 计算机系统、计算机服务器及其启动方法
JP4886558B2 (ja) 情報処理装置
US9343181B2 (en) Memory module errors
JP5529686B2 (ja) コンピュータ装置の異常検査方法及びそれを用いたコンピュータ装置
JP2014021577A (ja) 故障予測装置、故障予測システム、故障予測方法、及び、故障予測プログラム
US9158646B2 (en) Abnormal information output system for a computer system
US8161324B2 (en) Analysis result stored on a field replaceable unit
Shamshiri et al. A cost analysis framework for multi-core systems with spares
CN114265489B (zh) 电源故障监测方法、装置、电子设备及存储介质
WO2024121938A1 (ja) ピンエレクトロニクス装置、試験装置、および方法
WO2024121939A1 (ja) ピンエレクトロニクス装置、試験装置、および方法
TWI584114B (zh) 電源失效偵測系統與其方法
TWI802951B (zh) 儲存有限狀態機之狀態資料的方法、電腦系統、及電腦程式產品
CN111190781A (zh) 服务器系统的测试自检方法
JP6062768B2 (ja) メモリ検査装置、メモリ検査方法、およびメモリ検査プログラム
JP2019160116A (ja) 情報処理装置、試験制御方法、及び試験制御プログラム
US11486926B1 (en) Wearout card use count

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22967791

Country of ref document: EP

Kind code of ref document: A1