KR20010014938A - 높은 데이터 입출력 주파수를 가지며, 데이터 입출력에관한 회로의 테스트를 효율적으로 실행하는 것이 가능한반도체 기억 장치 - Google Patents

높은 데이터 입출력 주파수를 가지며, 데이터 입출력에관한 회로의 테스트를 효율적으로 실행하는 것이 가능한반도체 기억 장치 Download PDF

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Abstract

데이터 입출력 회로, 데이터 단자에 입력되는 직렬 데이터를 직병렬 변환하여, 복수의 라이트 데이터선에 전달하는 S/P 데이터 변환 회로와, 복수의 리드 데이터선의 병렬 데이터를 병직렬 변환하여 직렬 데이터를 데이터 단자로 출력하는 P/S 데이터 변환 회로와, 복수의 라이트 데이터선과 복수의 리드 데이터선 사이에 배치되는 입출력 테스트 회로를 구비한다. 입출력 테스트 회로는, 입출력 회로 테스트 신호에 응답하여, 복수의 라이트 데이터선의 데이터의 각각을, 메모리셀 어레이를 통하지 않고서 복수의 리드 데이터선에 각각 직접 전송한다.

Description

높은 데이터 입출력 주파수를 가지며, 데이터 입출력에 관한 회로의 테스트를 효율적으로 실행하는 것이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING HIGH DATA INPUT/OUTPUT FREQUENCY AND CAPABLE OF EFFICIENTLY TESTING CIRCUIT ASSOCIATED WITH DATA INPUT/OUTPUT}
본 발명은, 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 내부 동작 주파수보다도 높은 데이터 입출력 주파수를 지니고, 또한 데이터 입출력 회로의 테스트를 효율적으로 실행하는 것이 가능한 반도체 기억 장치에 관한 것이다.
<종래의 기술>
최근, 마이크로 프로세서의 동작 주파수가 고속화되고, 반도체 기억 장치의 데이터 대역 폭을 넓히는 것이 요구되고 있다. 그래서, 데이터 대역 폭을 넓히기 위해서 데이터 버스 폭을 배증시키거나, 동기형 반도체 기억 장치의 클럭 주파수를 높인다고 하는 기술이 발표되어 있다. 데이터 주파수를 고주파화하는 기술로서, 데이터의 입출력을, 클럭 신호의 상승과 하강의 양쪽에 동기하여 행하는 동기형 반도체 기억 장치가 제안되어 있고, 또한, 외부와의 사이에서 입출력 데이터의 수수를 행하는 동기 클럭의 주파수를 동기형 반도체 기억 장치의 내부 동작 주파수의 4배 이상으로 하는 고속 인터페이스 기술도 발표되어 있다.
여기서는, 내부 동작 주파수의 4배의 데이터 입출력 주파수를 갖는 반도체 기억 장치 중의 데이터 입출력 회로의 구성에 대해 설명한다.
도 15는, 내부 동작 주파수의 4배의 데이터 입출력 주파수를 갖는 반도체 기억 장치의 데이터 입출력 회로(100)의 구성을 나타내는 블록도이다.
도 15를 참조하여, 데이터 입출력 회로(100)는 클럭 단자(16)에 주어지는 외부 클럭 신호 ext. CLK에 동기하여, 1비트의 데이터 단자(10)를 통해 4개의 연속한 데이터 DQ를 입출력한다.
데이터 입출력 회로(100)는, 내부 클럭 발생 회로(30)의 발생하는 내부 클럭 신호 CLKD, CLKQ 및 내부 분주 클럭 신호 clkA∼clkD에 동기하여 동작한다.
데이터 입출력 회로(100)는, 데이터 입력 버퍼(115)를 통해 주어지는 직렬인 입력 데이터 Din을, 내부 분주 클럭 신호 clkA∼clkD에 동기하여 병렬 데이터로 변환하고, 4개의 라이트 데이터선 WDa∼WDd에 전달하는 S/P 데이터 변환 회로(130)와, 기입 제어 신호 WE의 활성화에 따라서 라이트 데이터선 WDa∼WDd에 전달된 입력 데이터를 일괄하여 메모리셀 어레이(50)에 기입하는 기입 회로(162)를 구비한다.
데이터 입출력 회로(100)는, 또한, 메모리셀 어레이(50)로부터 4개의 데이터를 일괄하여 병렬로 판독하여, 리드 데이터선 RDa∼RDd에 전달하는 판독 회로(164)와, 내부 분주 클럭 신호 clkA∼clkD에 동기하여, 4개의 병렬 데이터를 직렬 데이터 Dout로 변환하는 P/S 데이터 변환 회로(140)와, P/S 데이터 변환 회로(140)의 출력 데이터 Dout를 데이터 단자(10)로 출력하는 데이터 출력 버퍼(120)를 구비한다.
이와 같이, 데이터 입출력 회로(100)는, 데이터 단자로부터 입출력되는 직렬 데이터를 내부에서 직렬 병렬 변환하고, 메모리셀 어레이에의 판독 및 기입 동작을 병렬 데이터에 대해 일괄하여 실행함으로써, 내부 동작 주파수에 대한 데이터 입출력 주파수의 향상을 도모하는 것이다.
다음에, 데이터 입출력 회로(100)의 동작에 대해 타이밍차트를 이용하여 설명한다.
도 16은, 데이터 입출력 회로(100)에 의한 데이터 입력 동작을 설명하기 위한 타이밍차트이다.
도 16을 참조하여 데이터 입력 동작 시에 있어서는, 외부 클럭 신호 ext.CLK의 하강과 상승의 양쪽에 동기하여, 1 비트의 데이터 단자10에 대해, 4개의 연속한 데이터 D0∼D3이 주어진다.
내부 클럭 발생 회로(30)는, 외부 클럭 신호 ext. CLK에 응답하여, 내부 클럭 신호 CLKD를 생성한다. 내부 클럭 신호 CLKD는 외부 클럭 신호 ext. CLK의 상승 및 하강의 양쪽에 응답하여 활성화되고, 외부 클럭 신호의 2배의 주파수를 갖는다. 내부 클럭 신호 CLKD의 활성화에 따라서, 데이터 단자에 주어진 입력 데이터 DQ가 데이터 입력 버퍼에 저장된다.
내부 클럭 발생 회로(30)는, 또한, 내부 클럭 신호 CLKD를 분주하여 얻어지는 내부 분주 클럭 신호 clkA∼clkD를 생성한다. 내부 분주 클럭 clkA∼clkD는, 내부 클럭 신호 CLKD의 1/2의 주파수를 지니고, 내부 클럭 신호 CLKD의 1사이클분씩 위상이 어긋난 신호이다.
S/P 데이터 변환 회로(130)는, 내부 분주 클럭 신호 clkA∼cIkD에 응답하여 동작하고, 시각 t0 내지 시각 t3의 각각에 있어, 입력 데이터 D0∼D3의 각각을, 라이트 데이터선 WDa∼WDd에 전달한다. 이에 따라, 1비트의 데이터 단자(10)에 연속하여 주어진 4개의 입력 데이터는, 직렬 병렬 변환을 실시하고, 4개의 내부 라이트 데이터선에 의해 전달되는 4비트의 병렬 데이터에 전개되게 된다.
4개째의 입력 데이터 D3이 라이트 데이터선 WDd에 전달된 시각 t3으로부터 후의 시각 t4에 있어서, 기입 제어 신호 WE가 활성화되고, 기입 회로(162)는 라이트 데이터선 WDa∼WDd에 전달된 데이터를, 메모리셀 데이터선 MIOa∼MIOd의 각각에 전달된다. 이에 따라, 메모리셀 어레이에 대해 4비트의 병렬 데이터가 동시에 기입되게 된다.
기입 제어 신호 WE의 주파수는, 동기형 반도체 기억 장치의 내부 동작 주파수에 상당한다. 데이터 입력 주파수인 내부 클럭 신호 CLKD의 주파수는, 내부 동작 주파수의 4배로 되어 있는 것을 알 수 있다.
다음에, 데이터 입출력 주파수가 높아진 경우에 있어서의 문제점을 설명한다.
도 17은, 데이터 입출력 주파수와 내부 동작 주파수가 같은 경우에 있어서의 데이터 입력 타이밍을 설명하기 위한 타이밍차트이다.
도 17을 참조하여, 시각 t0에 있어서의 외부 클럭 신호 ext. CLK의 활성화에 따라서, 데이터 단자에 전달된 데이터 D2가 입력된다.
이 경우에 있어서는, 셋업 시간 및 홀드 시간은 각각 Ts 및 Th 확보되어, 비교적 여유를 갖고 설정할 수가 있다.
도 18은, 데이터 입력 주파수가 내부 동작 주파수의 4배인 경우에 있어서의 데이터 입력 타이밍을 설명하기 위한 타이밍차트이다.
도 18을 참조하여, 데이터 입력 주파수는 도 17의 경우의 4배로 설정되기 때문에, 데이터 D2가 시각 t0에 있어서의 외부 클럭 신호 ext. CLK의 활성화에 의해 입력될 때를 고려하면, 셋업 시간 및 홀드 시간은, 각각 도면 중에 있어서의 ts 및 th밖에 확보되지 않는다.
이와 같이, 데이터 입력 주파수가 높아짐으로써, 클럭 신호에 대한 데이터의 셋업 및 홀드 시간이 작아지고, 데이터의 입력 타이밍 마진이 작아지게 된다. 이에 따라, 데이터 입출력 회로에서의 불량 발생율이 증가한다고 하는 문제가 생긴다. 이에 따라서, 데이터 입출력 회로의 불량을 빠르게 검지함으로써, 동작 테스트를 효율적인 것으로 할 필요가 있다.
종래의 동기형 반도체 기억 장치에 있어서는, 데이터 입출력 회로도, 내부 동작의 기준이 되는 내부 클럭 신호와 동일한 매우 느린 주파수로 동작하고 있었기 때문에, 데이터 입출력 회로에서의 불량 발생의 케이스는 적고, 데이터 입출력 회로에 대해 전용의 테스트 회로를 설치할 필요가 없었다.
그러나, 데이터 입출력 주파수가 고주파화되고, 데이터 입출력 회로에서의 불량이 발생할 가능성이 높아진 경우에 있어서는, 데이터 입출력 회로의 테스트를 전용으로 실행하는 회로를 구비하지 않으면, 불량 원인을 검지할 때까지 장시간을 요하게 되어, 효율적인 동작 테스트를 실행할 수 없게 되는 케이스가 발생된다.
본 발명은, 이러한 문제점을 해결하기 위해 이루어진 것으로, 그 목적은, 내부 동작 주파수보다도 높은 데이터 입출력 주파수로 동작하는 반도체 기억 장치에 있어서, 데이터 입출력 회로의 동작 테스트를 효율적으로 실행하는 것이 가능한 반도체 기억 장치의 구성을 제공하는 것이다.
본 발명은 요약하면, 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 및 기입 동작을 실행하는 반도체 기억 장치에 있어서, 메모리셀과, 데이터 단자와, 데이터 입출력 회로를 구비한다.
메모리셀 어레이는 행렬형으로 배치된 복수의 메모리셀을 갖는다. 데이터 단자는 시계열로 전달되는 N개의 데이터(N: 자연수)를 입출력한다. 데이터 입출력 회로는, 메모리셀 어레이에 대해 N개의 데이터를 일괄하여 판독 및 기입하기 위해 설치하고, N개의 데이터를 병렬로 전달하기 위한, N개의 기입 데이터선 및 N개의 판독 데이터선과, 데이터 단자로부터 입력되는 직렬인 N개의 데이터를 병렬인 N개의 데이터로 변환하여, 기입 데이터선에 전달하는 제1 데이터 변환 회로와, 판독 데이터선에 의해 전달되는 병렬인 N개의 데이터를, 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와, N개의 기입 데이터선과 메모리셀 어레이 사이, 및 N개의 판독 데이터선과 메모리셀 어레이 사이에서 N개의 데이터를 일괄하여 수수하기 위한 판독 기입 회로와, 입출력 테스트 동작 시에서, N개의 기입 데이터선이 전달하는 데이터를 N개의 판독 데이터선에 각각 전송하는 입출력 테스트 회로를 포함한다.
본 발명의 다른 국면에 따르면, 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 및 기입 동작을 실행하는 반도체 기억 장치에 있어서, 메모리셀 어레이와, 복수의 데이터 단자와, 복수의 데이터 입출력 회로와, 복수의 입출력 테스트 회로를 구비한다.
메모리셀 어레이는 행렬형으로 배치된 복수의 메모리셀을 갖는다. 복수의 데이터 단자는 시계열로 전달되는 N개의 데이터(N:자연수)를 각각 독립하여 입출력한다. 복수의 데이터 입출력 회로는 데이터 단자마다 배치되고, 각각이 메모리셀 어레이에 대해 N개의 데이터를 일괄하여 판독 및 기입한다. 각 데이터 입출력 회로는 N개의 데이터를 병렬로 전달하기 위한 N개의 기입 데이터선 및 N개의 판독 데이터선과, 데이터 단자로부터 입력되는 직렬인 N개의 데이터를, 병렬인 N개의 데이터로 변환하여 기입 데이터선에 전달하는 제1 데이터 변환 회로와, 판독 데이터선에 의해 전달되는 병렬인 N개의 데이터를, 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와, N개의 기입 데이터선과 메모리셀 어레이 사이, 및 N개의 판독 데이터선과 메모리셀 어레이 사이에서 N개의 데이터를 일괄하여 수수하기 위한 판독 기입 회로를 포함한다.
복수의 입출력 테스트 회로는, 각각이 데이터 입출력 회로 중 하나와 데이터 입출력 회로 중 다른 하나 사이에 배치되고, 입출력 테스트 동작 시에 있어서, 데이터 입출력 회로 중 하나에 포함되는 N개의 판독 데이터선이 전달하는 데이터를, 데이터 입출력 회로 중 다른 하나에 포함되는 N개의 판독 데이터선의 각각으로 전송한다.
본 발명의 또 다른 국면에 따르면, 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 동작 및 기입 동작을 실행하는 반도체 기억 장치에 있어서, 메모리셀 어레이와, 복수의 데이터 단자와, 제어 회로와, 복수의 데이터 입출력 회로와, 입출력 테스트 회로를 구비한다.
메모리셀 어레이는, 행렬형으로 배치된 복수의 메모리셀을 갖는다. 복수의 데이터 단자는, 시계열로 전달되는 N개의 데이터(N: 자연수)를 각각 독립적으로 입출력한다. 제어 회로는, 판독 동작 및 기입 동작의 타이밍을 제어하는 L개의 제어 신호(L: 자연수)를 발생한다. 복수의 데이터 입출력 회로는 데이터 단자마다 배치되고, 각각이, 메모리셀 어레이에 대해 N개의 데이터를 일괄하여 판독 및 기입한다. 각 데이터 입출력 회로는 N개의 데이터를 병렬로 전달하기 위한 N개의 기입 데이터선 및 N개의 판독 데이터선과, 데이터 단자로부터 입력되는 직렬인 N개의 데이터와, 병렬인 N개의 데이터로 변환하여 기입 데이터선에 전달하는 제1 데이터 변환 회로와, 판독 데이터선에 의해 전달되는 병렬인 N개의 데이터를, 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와, N개의 기입 데이터선과 메모리셀 어레이 사이, 및 N개의 판독 데이터선과 메모리셀 어레이 사이에서 N개의 데이터를 일괄하여 수수하기 위한 판독 기입 회로와, 입출력 테스트 동작과 판독 동작 시 중 어느 하나에 따라서, 제2 데이터 변환 회로의 출력 데이터와 테스트 데이터 중 어느 한쪽의 신호 레벨을 대응하는 데이터 단자로 출력하는 출력 버퍼 회로를 포함한다. 입출력 테스트 동작 시에 있어서, 데이터 입출력 회로 중의 하나에 포함되는 N개의 기입 데이터선에 의해 전달되는 N개의 데이터와, M 개의 제어 신호(M: L이하의 자연수)의 각각을, 데이터 입출력 회로 중의 다른 N+M개의 데이터 입출력 회로에 포함되는 출력 버퍼 회로의 각각에 대해, 테스트 데이터로서 전달하는 입출력 테스트 회로로서 각각 전달한다.
따라서, 본 발명의 주된 이점은 메모리셀로의 데이터 판독 및 기입을 따르지 않고 입출력 회로의 테스트를 실행할 수 있으므로, 메모리 테스터를 이용하지 않고 단시간에 입출력 회로의 테스트를 행하는 것이 가능한 점이다.
또한, N개 이상의 연속된 데이터렬을 이용하여 입출력 회로의 테스트를 실행할 수 있으므로, 동작 주파수에 대한 평가 등의 상기 반도체 기억 장치를 이용하여 구축된 메모리 시스템에 있어서의 데이터 입력에 대한 시험 평가를 행하는 것이 가능하다.
또한, 입출력 테스트 동작 시에 있어서, 제어 신호와 데이터 신호를 데이터 단자로부터 출력할 수 있으므로, 제어 신호의 타이밍 불량을 검지하는 것이 가능하다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 전체 구성을 나타내는 개략 블록도.
도 2는 실시예 1에 따른 데이터 입출력 회로(l10)의 구성을 나타내는 블록도.
도 3은 S/P 데이터 변환 회로(130)의 구성을 나타내는 회로도.
도 4는 P/S 데이터 변환 회로(140)의 구성도.
도 5는 입출력 테스트 회로(150)의 구성을 나타내는 회로도.
도 6은 입출력 테스트 회로(150)에 의한 테스트 동작을 설명하기 위한 타이밍차트.
도 7은 실시예 2에 따른 입출력 테스트 회로(250)의 배치를 설명하는 블록도.
도 8은 입출력 테스트 회로(250)에 의한 테스트 동작을 설명하기 위한 타이밍차트.
도 9는 복수의 메모리 장치로 구성되는 메모리 시스템(2000)의 전체 구성을 나타내는 개략 블록도.
도 10은 데이터 신호의 펄스 폭에 의존한 불량의 발생을 설명하기 위한 파형도.
도 11은 실시예 3에 따른 입출력 테스트 회로(350)의 배치를 나타내는 블록도.
도 12는 데이터 입력용의 클럭 신호와 반도체 기억 장치의 동작 제어 신호와의 위상이 어긋났기 때문에 발생되는 문제점을 설명하기 위한 타이밍차트.
도 13은 실시예 4의 입출력 테스트 회로(450)의 배치를 나타내는 블록도.
도 14는 데이터 출력 버퍼(420)의 구성을 나타내는 회로도.
도 15는 내부 동작 주파수의 4배의 데이터 입력 주파수를 갖는 반도체 기억 장치의 데이터 입출력 회로(100)의 구성을 나타내는 블록도.
도 16은 데이터 입출력 회로(100)에 의한 데이터 입력 동작을 설명하기 위한 타이밍차트.
도 17은 데이터 입출력 주파수와 내부 동작 주파수와 같은 경우에 있어서의 데이터 입력 타이밍을 설명하기 위한 타이밍차트.
도 18은 데이터 입력 주파수가 내부 동작 주파수의 4배인 경우에 있어서의 데이터 입력 타이밍을 설명하기 위한 타이밍차트.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 101, 110 : 데이터 입출력 회로
115 : 데이터 입력 버퍼
120, 420 : 데이터 출력 버퍼
130 : S/P 데이터 변환 회로
140 : P/S 데이터 변환 회로
150, 250, 350, 450 : 입출력 테스트 회로
이하에 있어서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면 중에 있어서의 동일 부호는, 동일 또는 상당 부분을 나타낸다.
[실시예 1]
도 1은, 본 발명의 실시예 1의 반도체 기억 장치(1000)의 전체 구성을 나타내는 개략 블록도이다.
도 1을 참조하여, 반도체 기억 장치(1000)는, 입출력 데이터 DQ0∼DQm(m: 자연수)의 수수를 행하는 데이터 단자군(10)과, 어드레스 신호 A0∼Ai(i: 자연수)를 받는 어드레스 신호 단자군(12)과, /RAS, /CAS 및 /WE 등의 제어 신호를 받는 제어 신호 단자군(14)과, 외부 클럭 신호 ext. CLK를 받는 클럭 단자(16)를 구비한다.
반도체 기억 장치(1000)는, 또한, 행렬형으로 배치된 복수의 메모리셀을 갖는 메모리셀 어레이(50)를 구비한다. 메모리셀 어레이(50)는, 메모리셀의 각 행마다 배치된 워드선 WL과, 메모리셀의 각 행마다 배치된 비트선 BL을 갖는다. 워드선 WL과 비트선 BL과의 교점에 메모리셀 MC가 배치된다. 도 1에는 하나의 메모리셀 MC에 대응하는 워드선 WL과 비트선 BL과의 배치가 대표적으로 도시된다. 행 디코더(60) 및 열 디코더(70)는, 어드레스 버퍼(40)를 통해 전달된 어드레스 신호 A0∼Ai에 응답하여 메모리셀의 행 및 열을 각각 선택한다.
반도체 기억 장치(1000)는, 또한, 제어 신호 입력 단자로부터 로우 어드레스스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE 등의 제어 신호를 받아, 판독 제어 신호 RE, 기입 제어 신호 WE 및 입출력 회로 테스트 신호 TST 등의 내부 제어 신호를 발생하는 제어 회로(20)와, 외부 클럭 신호 ext. CLK를 받아, 내부 클럭 신호 CLKD, CLKQ 및 내부 분주 클럭 신호 clkA∼clkD를 발생하는 내부 클럭 발생 회로(30)를 구비한다.
반도체 기억 장치(1000)는, 또한, 데이터 단자마다 대응하여 설치되는 데이터 입출력 회로(11O-O∼11O-m)를 구비한다. 반도체 기억 장치(1OOO)에 있어서는, 1회의 판독 동작 및 1회의 기입 동작에 있어서, 각 데이터 단자에 의해 n개(n: 자연수)의 연속한 데이터가 수수된다.
데이터 입출력 회로(11O-O∼11O-m)의 각각은, 데이터의 직렬/병렬 변환 기능을 지니고, 데이터 단자로부터 입력된 n개의 연속 데이터를, 병렬 데이터로 변환하여, 메모리셀 어레이(50)에 동시 병렬로 기입함과 함께, 메모리셀 어레이(50)로부터 판독된 n개의 병렬 판독 데이터를, 직렬인 n개의 연속 데이터로 변환하여 데이터 단자로부터 출력한다.
이와 같이, 데이터 단자에 있어서 연속하여 입출력되는 n개의 데이터를 일괄하여 메모리셀 어레이(50)로부터 판독 및 메모리셀 어레이(50)에 기입함으로써, 내부 동작 주파수에 대한 데이터 입출력의 주파수를 n배로 설정할 수가 있다.
이하, 본 발명의 실시예에 있어서는, 일례로서 4개의 데이터가 일괄하여 메모리셀 어레이와 입출력되는 구성, 즉 n=4의 경우에 대해 구체적인 회로 구성을 도시하여 설명한다.
도 2는, 실시예 1에 따른 데이터 입출력 회로(110)의 구성을 나타내는 블록도이다.
도 2를 참조하여, 데이터 입출력 회로(110)는 클럭 단자(16)에 주어지는 외부 클럭 신호 ext. CLK의 상승 엣지와 하강 엣지과 동기하여, 1비트의 데이터 단자(10)를 통해 4개의 연속한 데이터 DQ를 입출력하는 회로이다.
데이터 입출력 회로(110)는, 내부 클럭 발생 회로(30)의 발생하는 내부 클럭 신호 CLKD, CLKQ 및 내부 분주 클럭 신호 clkA∼clkD에 동기하여 동작한다.
데이터 입출력 회로(110)는, 데이터 단자(10)에 주어진 입력 데이터를 내부 클럭 신호 CLKD에 따라서 저장하고, 4개의 연속 데이터를 순서대로 데이터 Din으로서 출력하는 데이터 입력 버퍼(115)와, 내부 분주 클럭 신호 clkA∼clkD에 동기하여, 4개의 연속 데이터 Din을 4개의 라이트 데이터선 WDa∼WDd에 각각 전달하는 S/P 데이터 변환 회로(130)와, 기입 제어 신호 WE의 활성화에 따라서, 라이트 데이터선 WDa∼WDd에 전달된 입력 데이터를 메모리셀 어레이(50)에 기입하는 기입 회로(162)를 구비한다. 기입 회로(162)는, 메모리셀 데이터선 MIOa∼MIOd에 입력 데이터를 전달하고, 메모리셀 데이터선 MIOa∼MIOd와 어드레스 신호에 응답하여 선택되는 메모리셀 사이에서 데이터의 수수가 실행된다.
이와 같이, 데이터 입출력 회로(110)는, 데이터 단자로부터 입력된 4개의 연속 데이터를 S/P 데이터 변환 회로(130)에서 직렬 병렬 변환하고, 기입 회로(162)에 의해 라이트 데이터선 WDa∼WDd에 의해 전달되는 4개의 데이터를 동시에 메모리셀 어레이에 기입함으로써, 데이터 입출력 주파수의 향상을 도모하는 것이다.
데이터 입출력 회로(110)는, 또한, 메모리셀 어레이(50)로부터 메모리셀 데이터선 MIOa∼MIOd를 통해 판독된 4개의 병렬인 판독 데이터를, 리드 데이터선 RDa∼RDd의 각각에 전달하는 판독 회로(164)와, 내부 분주 클럭 신호 clkA∼clkD에 응답하여 4개의 병렬인 판독 데이터를 순서대로 출력 데이터 Dout로서 출력하는 P/S 데이터 변환 회로(140)와, 내부 클럭 신호 CLKQ에 동기하여 출력 데이터 Dout를 데이터 단자(10)로 출력하는 데이터 출력 버퍼(120)를 구비한다.
데이터 입출력 회로(110)는, 데이터 출력 동작 시에 있어서는, 메모리셀 어레이(50)로부터 동시에 4개의 데이터를 병렬로 판독하고, P/S 데이터 변환 회로(140)에 의해 병렬 직렬 데이터 변환을 실행한 후에, 1비트의 데이터 핀인 데이터 단자(10)로 출력한다.
데이터 입출력 회로(110)는, 데이터 입출력 회로(100)와 마찬가지로, S/P 데이터 변환 회로(130) 및 P/S 데이터 변환 회로(140)를 지니고, 데이터의 직렬/병렬 변환을 행할 수 있다.
도 3은, S/P 데이터 변환 회로(130)의 구성을 나타내는 회로도이다.
도 3을 참조하여, S/P 데이터 변환 회로(130)는 라이트 데이터선 WDa∼WDd의 각각에 대응하여 설치되는 레지스터 회로(135a∼135d)를 포함한다. 레지스터 회로(135a∼135d)는 내부 분주 클럭 신호 clkA∼clkD의 각각에 동기하여 입력 데이터 Din을 대응하는 라이트 데이터선으로 전달한다.
레지스터 회로(135a)는, 입력 데이터 Din이 전달되는 노드와 라이트 데이터선 WDa 사이에 직렬로 접속되는, 트랜스퍼 게이트 TG(50)와 래치 회로 LT(50)와 트랜스퍼 게이트 TG(52)와 래치 회로 LT(52)를 갖는다. 트랜스퍼 게이트 TG(50) 및 TG(52)는 내부 분주 클럭 신호 clkA 및 인버터 IV(50)의 출력인 clkA 신호의 반전 신호에 응답하여 동작한다.
이에 따라, 레지스터 회로(135a)는, 내부 분주 클럭 신호 clkA가 비활성(L레벨) 상태인 경우에 트랜스퍼 게이트 TG(50)를 통해 래치 회로 LT(50)에 래치된 데이터를, 내부 분주 클럭 신호 clkA의 상승 엣지에 응답하여 라이트 데이터선 WDa로 출력한다.
레지스터 회로(135b∼135d)도 마찬가지의 구성을 지니고, 대응하는 내부 분주 클럭 신호의 활성화에 따라서 래치 회로에 저장된 데이터를 대응하는 라이트 데이터선 WDb∼WDd의 각각에 전달한다.
내부 분주 클럭 신호 clkA∼clkD의 각각을, 데이터 입력 버퍼의 동작 동기 신호인 내부 클럭 신호 CLKD의 상승 타이밍마다 순서대로 활성화함으로써, 데이터 입력 버퍼에 저장된 4개의 직렬 데이터를, 라이트 데이터선 WDa∼WDd에 대해 병렬 데이터로서 전개하는 것이 가능해진다. 또한, 이하에 있어서는, 필요에 따라서, 라이트 데이터선 WDa∼WDd를 라이트 데이터선 WB0이라 총칭한다. 마찬가지로, 리드 데이터선 RDa∼RDd에 대해서도, 필요에 따라서 리드 데이터선 RB0라 총칭한다.
도 4는, P/S 데이터 변환 회로(140의) 구성을 나타내는 회로도이다.
도 4를 참조하여, S/P 데이터 변환 회로(140)는 리드 데이터선 RDa∼RDd의 각각에 대응하여 설치되는 레지스터 회로(145a∼145d)를 포함한다.
레지스터 회로(145a)는, 리드 데이터선 RDa와 입력 데이터 Dout가 출력되는 노드 사이에 직렬로 접속되는, 래치 회로 LT(60)와 트랜스퍼 게이트 TG(60)와 래치 회로 LT(62)와 트랜스퍼 게이트 TG(62)를 갖는다. 트랜스퍼 게이트 TG(60) 및 TG(62)는 내부 분주 클럭 신호 clkA 및 인버터 IV(60)의 출력인 clkA 신호의 반전 신호에 응답하여 동작한다.
이에 따라, 레지스터 회로(145a)는, 내부 분주 클럭 신호 clkA가 비활성(L레벨)상태인 경우에 트랜스퍼 게이트 TG(60)를 통해 래치 회로 LT(62)에 래치된 데이터를, 내부 분주 클럭 신호 clkA의 상승 엣지에 응답하여 노드 n20으로 출력한다.
레지스터 회로(145b∼145d)도 마찬가지의 구성을 지니고, 대응하는 내부 분주 클럭 신호의 활성화에 따라서, 래치 회로에 저장된 데이터를 노드 n20에 순서대로 전달한다.
이러한 구성으로 함으로써, 메모리셀 어레이로부터 병렬로 판독되고, 리드 데이터선 RDa∼RDd의 각각에 따라서 전달되어 온 4비트의 병렬 판독 데이터가, 4개의 직렬 데이터로서 노드 n20에 출력 데이터 Dout로서 전달된다.
데이터 입출력 회로(110)는, 도 15에서 설명한 입출력 회로(100)의 구성 외에, 라이트 데이터선 WDa∼WDd와 리드 데이터선 RBa∼RBd 사이에 접속되고, 입출력 회로 테스트 신호 TST에 따라서 동작하는 입출력 테스트 회로(150)를 더욱 구비한다.
입출력 테스트 회로(150)는, 각 데이터 단자마다 설치되고, 대응하는 데이터 입출력 회로에서의 데이터 입출력 동작이 정상적으로 행해지고 있는지의 여부를 확인하기 위한 회로이다.
실시예 1의 입출력 회로(110)는, 입출력 테스트 회로(150)에 의해, 효율적으로 데이터 입출력 회로의 동작 테스트를 실행하는 것을 목적으로 한다.
도 5는, 입출력 테스트 회로(150)의 구성을 나타내는 회로도이다.
도 5를 참조하여, 입출력 테스트 회로(150)는 라이트 데이터선 WDa∼WDd와 리드 데이터선 RDa∼RDd 사이에 각각 접속되는 데이터 전달 회로(155a∼155d)를 포함한다. 데이터 전달 회로(155a∼155d)는 입출력 회로 테스트 신호 TST에 응답하여, 라이트 데이터선 WDa∼WDd의 데이터를, 리드 데이터선 RDa∼RDd에 각각 전달한다.
데이터 전달 회로155a는, 라이트 데이터선 WDa와 노드 n(30) 사이에 접속되는 인버터 IV(10) 및 트랜스퍼 게이트 TG(10)와, 노드 n(30)과 리드 데이터선 RDa 사이에 직렬로 접속되는 인버터 IV(14) 및 트랜스퍼 게이트 TG(15)를 갖는다.
데이터 전달 회로(155a)는, 또한, 인버터 IV(10)와 래치 회로를 구성하도록 설치되는 인버터 IV(12)와, 인버터 IV(14)와 래치 회로를 구성하도록 설치되는 인버터 IV(16)를 갖는다.
이러한 구성으로 함으로써, 입출력 회로 테스트 신호 TST가 비활성 상태(L레벨)인 경우에 있어서는, 라이트 데이터선 WDa의 데이터는 노드 n(30)으로 전달되dj, 인버터 IV(14) 및 IV(16)에 의해 래치된다. 그러나, 이 상태에서는, 트랜스퍼 게이트 TG(15)가 오프되어 있기 때문에, 라이트 데이터선 WDa의 데이터는 직접 리드 데이터선 RDa에 전달되지 않는다. 따라서, 리드 데이터선 RDa는 메모리셀 어레이로부터 판독된 데이터를 P/S 데이터 변환 회로(140)로 전달하고, 통상의 판독 동작을 정상적으로 행할 수 있다.
한편, 입출력 회로 테스트 신호 TST가 활성화(H레벨)된 경우에 있어서는, 트랜스퍼 게이트 TG(15)가 온함으로써, 노드 n(30)에 래치되는 데이터가, 리드 데이터선 RDa에 전달된다. 이에 따라, 입출력 회로 테스트 신호 TST의 비활성 상태에 있어서는, 라이트 데이터선 WDa에 의해 전달되어 있는 데이터를, 리드 데이터선 RDa로 판독할 수 있다.
데이터 전달 회로(155b∼155d)도, 데이터 전달 회로(155a)와 마찬가지의 구성을 지니고, 데이터선 WDb∼WDd에 전달되는 데이터를, 입출력 회로 테스트 신호 TST의 활성화에 따라 대응하는 리드 데이터선 RDb∼RDd에 각각 전송한다.
또한, 이하의 설명에서 명백하게 되는 바와 같이, 본 발명의 실시예에 있어서의 입출력 회로의 테스트 동작에 있어서는, 메모리셀을 액세스할 필요가 없기 때문에, 입출력 회로 테스트 신호 TST가 활성화되어 있는 경우에는, 리드 데이터선 RDa∼RDd에 의해 메모리셀로부터의 판독 데이터가 전달되어 있는 경우를 고려할 필요는 없다. 다만, 동작의 확실성을 보다 높이기 위해서, 입출력 회로 테스트 신호 TST의 활성화 시에 있어서, 판독 회로(164)와 리드 데이터선 RDa∼RDd의 각각을 분리하는 구성으로 하는 것도 가능하다.
도 6은, 입출력 테스트 회로(150)에 의한 테스트 동작을 설명하기 위한 타이밍차트이다.
도 6을 참조하여, 데이터 단자로부터 4개의 연속 데이터 D0∼D3이, 외부 클럭 신호 ext. CLK의 상승 및 하강 엣지에 응답하여 입력된다. 입력된 데이터 D0∼D3은 내부 클럭 신호 CLKD 및 내부 분주 클럭 신호 clkA에 응답하여, 데이터 입력 버퍼 및 S/P 데이터 변환 회로에 의해 라이트 데이터선 WDa∼WDd에 병렬로 전달된다.
내부 클럭 신호 CLKD의 활성화 타이밍인 시각 t0 내지 t3의 각각에 있어서, 라이트 데이터선 WDa∼WDd에, 데이터 D0∼D3이 각각 전달된다.
입력 데이터의 라이트 데이터선 WDa∼WDd에의 전달이 완료한 시각 t3 내지 후의 시각 t4에 있어서, 입출력 회로 테스트 신호 TST가 활성화(H레벨)된다. 이에 따라서, 입출력 테스트 회로(150)에 의해 라이트 데이터선 WDa∼WDd의 데이터는, 각각 리드 데이터선 RDa∼RDd에 전달된다. 리드 데이터선 RDa∼RDd에 전달된 4개의 데이터 D0∼D3은, P/S 데이터 변환 회로(140)에 의해 1개씩 순서대로 직렬인 데이터 Dout로서 출력되고, 데이터 단자에 전달된다.
즉, P/S 데이터 변환 회로(140)는 시각 t5에 있어서, 데이터 D0을 출력한다. 출력된 데이터 D0은 시각 t6에 있어서, 내부 클럭 신호 CLKQ의 활성화에 응답하여 데이터 출력 버퍼(120)를 통해 데이터 단자(10)로 출력된다.
마찬가지로 P/S 데이터 변환 회로(140)는, 시각 t7 내지 t9의 각각에 있어서, 데이터 D1∼D3을 각각 출력한다. 출력된 데이터 D1∼D3은, 내부 클럭 신호 CLKQ에 동기하여, 순서대로 데이터 단자(10)로부터 판독된다.
따라서, 입출력 테스트 회로(150)는, 데이터 단자로부터 입력되고, S/P 데이터 변환 회로(130)에 의해 병렬 데이터로 변환된 D0∼D3을, 메모리셀에의 입출력을 통하지 않고서 리드 데이터선에 전달하고, 데이터 단자로부터 다시 판독하는 것이 가능하다.
이에 따라, 데이터 입출력 동작에 대해, 데이터 입출력 회로(110) 단독의 불량의 유무를 간단하게 테스트하는 것이 가능해진다.
또한, 이 테스트는, 메모리셀에 데이터를 기입하지 않고 실행하므로, 테스트에 있어서 어드레스의 입력이 불필요하다. 따라서, 데이터 입출력 회로의 테스트를 고가의 메모리 테스터를 이용하지 않고서 실행하는 것이 가능하다. 또한, 메모리셀에의 데이터 기입 동작을 따르지 않고, 데이터 입출력에 대한 테스트를 실행하기 때문에, 테스트 시간을 단축하는 것도 가능하다.
이와 같이, 본 발명의 실시예 1의 반도체 기억 장치(1000)에 있어서는, 데이터 입출력 회로만의 불량을 검출하는 것이 가능한 동작 테스트를, 저비용이고 또한 단시간에 실행할 수가 있다.
[실시예 2]
실시예 1에 있어서는, 각 데이터 단자마다 테스트 회로를 배치하고, 각 데이터 단자에 있어서 독립하여 입출력 회로의 동작 테스트를 실행하는 구성으로 하였지만, 실시예 2에 있어서는, 복수의 데이터 단자를 동시에 이용하여, 더욱 효율적인 데이터 입출력 회로의 동작 테스트를 실행하는 구성에 대해 설명한다.
도 7은, 실시예 2에 따른 입출력 테스트 회로(250)의 배치를 설명하기 위한 블록도이다.
실시예 2에 있어서는, 2개의 데이터 단자를 1조로 하여, 입출력 회로의 테스트를 실행한다. 도 7에서는, 일례로서, 데이터 단자(10-0 및 10-1)를 1조로 하여 실행하는 테스트 동작에 대해 설명한다.
도 7을 참조하여, 데이터 단자(10-0 및 10-1)의 각각에 대응하여, 데이터 입출력 회로(100-0 및 100-1)가 설치된다. 데이터 입출력 회로(100-0)는 테스트 회로를 구비하는 구성으로 되어 있지 않고, 도 15에서 설명한 데이터 입출력 회로(100)와 동일한 구성을 갖는다.
데이터 입출력 회로(100-0)는, 메모리셀 어레이(50) 사이에서 메모리셀 데이터선 MIOa∼MIOd를 통해 데이터의 입출력을 행한다. 입출력 회로(100-0)는, 4개의 병렬 데이터를 전달하기 위한 리드 데이터선 WDa∼WDd와, 리드 데이터선 RDa∼RDd를 갖는다.
데이터 입출력 회로(100-1)는, 메모리셀 데이터선 MIOe∼MIOh를 통해 메모리셀(50) 사이에서 데이터의 입출력을 행한다. 데이터 입출력 회로(100-1)는, 4개의 병렬 데이터를 전달하기 위한 라이트 데이터선 WDe∼WDh와, 리드 데이터선 RDe∼RDh를 갖는다. 또한, 이하에 있어서는, 필요에 따라서, 입출력 회로(100-1) 내의 라이트 데이터선 WDe∼WDh를 라이트 데이터선 WB1이라 총칭한다. 마찬가지로, 리드 데이터선 RDe∼RDh에 대해서도, 필요에 따라서 리드 데이터선 RB1이라 총칭한다.
실시예 2에 있어서는, 입출력 테스트 회로(250)는, 데이터 단자(10-0)에 대응하는 라이트 데이터선 WB0과 데이터 단자(10-1)에 대응하는 리드 데이터선 RB1 사이에 설치된다.
입출력 테스트 회로(250)는, 도 5에서 설명한 입출력 테스트 회로(150)와 마찬가지의 구성을 지니고, 입출력 회로 테스트 신호 TST의 활성화에 응답하여, 라이트 데이터선 WB0이 전달하는 데이터를 데이터 단자(10-1)에 대응하는 리드 데이터선 RB1로 전송한다.
이 경우에 있어서는, 입출력 테스트 동작 시에 있어서, 데이터 단자(10-0)는, 입력 전용의 단자로서 취급되고, 데이터 단자(10-0)로부터 입력된 데이터는 메모리셀을 통하지 않고서, 리드 데이터선 RB1을 경유하여 데이터 단자(10-1)로부터 출력된다. 이러한 구성으로 함으로써, 입출력 테스트 회로(250)에 의해, S/P 데이터 변환 회로에서 한번에 취급할 수 있는 데이터의 갯수 즉 비트수(도 7의 예에 있어서는 4비트) 이상의 연속한 데이터를 이용하여 데이터 입출력 회로의 동작 테스트를 실행할 수가 있다.
또한, 도 7에 있어서는, 인접하는 2개의 데이터 단자 사이에 입출력 테스트 회로를 배치하는 구성에 대해 설명하였지만, 본 발명의 적용은, 이러한 경우에 한정되는 것은 아니다. 즉, 임의의 2개의 데이터 단자 사이에, 마찬가지의 입출력 테스트 회로를 설치하는 구성으로 하여도, 마찬가지의 효과를 발휘하는 것이 가능하다.
도 8은, 입출력 테스트 회로(250)에 의한 테스트 동작을 설명하기 위한 타이밍차트이다.
도 8을 참조하여, 시각 t0으로부터 데이터 단자(10-0)의 입력 DQ0으로서 테스트용의 입력 데이터 D0∼D8이 입력된다. 우선, 시각 t0 내지 시각 t3에 있어서, 내부 분주 클럭 신호 clkA∼clkD의 활성화에 응답하여, 입력 데이터 D0∼D3가 라이트 데이터선 WDa∼WDd에 전달된다.
P/S 데이터 변환 회로에 의해서 한번에 취급할 수 있는 4비트분의 데이터의 처리가 완료한 시각 t3과 다음에 내부 분주 클럭 신호 clkA가 활성화되는 시각 t5 사이의 시각 t4에 있어서, 입출력 테스트 신호 TST가 활성화되고, 라이트 데이터선 WDa∼WDd의 데이터는 데이터 단자(10-1)에 대응하여 설치되는 리드 데이터선 RDe∼RDh에 전달되고, 시각 t5 내지 시각 t8의 내부 클럭 신호 CLKQ의 활성화타이밍으로 응답하여, 데이터 단자(10-1)의 출력 DQ1로서, 데이터 단자(10-0)에 입력된 데이터 D0∼D3에 대응하는 데이터가 출력된다.
한편, 시각 t5에 있어서, 다시 내부 분주 클럭 신호 clkA가 활성화되고, 데이터 단자(10-0)에 입력된 데이터 D4가 라이트 데이터선 WDa에 전달된다. 시각 t6내지 시각 t8에 있어서도, 내부 분주 클럭 신호 clkB∼clkD의 활성화에 응답하여, 데이터 D5∼D7이 라이트 데이터선 WDb∼WDd에 각각 전달된다.
데이터 D4∼D7의 라이트 데이터선 WDa∼WDd에의 전달이 완료하는 시각 t8에 있어서는, 입출력 회로 테스트 신호 TST는 비활성 상태(L레벨)로 되기 때문에, 이 시점에서는, 데이터 D4∼D7은, 입출력 테스트 회로(250) 내의 래치 회로로 보유되지만, 리드 데이터선 RDe∼RDh까지는 전송되지 않는다.
시각 t8로부터 후에, 입출력 회로 테스트 신호 TST를 다시 활성화(H레벨)함으로써, 데이터 D4∼D7은 데이터 입출력 회로(100-1) 중의 리드 데이터선 RDe∼RDh에 전달되고, 데이터 단자(10-1)로부터 출력된다. 이와 같이, 실시예 2의 입출력 회로 테스트 동작에 있어서는, 2개의 데이터 단자를 대응시켜, 한쪽을 데이터 입력 전용으로 하고, 다른쪽을 데이터 출력 전용으로 하기 때문에, S/P 데이터 변환 회로(130)의 처리 비트수 이상의 연속한 데이터를 입출력하는 테스트를 실행하는 것이 가능해진다.
이러한 연속한 다비트 데이터의 입력 테스트를 실행함으로써, 복수의 반도체 기억 장치(이하, 메모리 장치라고도 칭한다)를 이용하여 구성한 메모리 시스템의 구축 후에 발생하는 신호 파형의 왜곡에 의한 불량 등을 유효하게 해석할 수가 있다.
도 9는, 복수의 메모리 장치로 구성되는 메모리 시스템(2000)의 구성을 나타내는 개략 블록도이다.
도 9를 참조하여, 메모리 시스템(2000)은, 복수의 메모리 장치를 동기하여 동작시키기 위한 클럭 신호 CLK를 발생하는 클럭 발생 회로(510)와, 클럭 신호 CLK에 기초하여 동기 동작하는 복수의 메모리 장치(520-0∼520-j)와, 메모리 시스템 전체를 제어하는 메모리 컨트롤러(540)와, 각 메모리 장치와 메모리 컨트롤러(540) 사이에서 데이터를 전달하기 위한 데이터 버스(530)를 구비한다.
일반적으로, 시스템에 있어서의 전송로 신호는, 고주파가 될 수록 분기점에서 생기는 반사의 영향이 커지게 되어, 신호 파형의 왜곡이 커진다고 하는 특성을 갖는다. 즉, 메모리 시스템(2000)에 있어서, 클럭 신호 CLK의 고주파화를 도모하고, 데이터 버스(530)에 전달되는 데이터 신호의 주파수를 높여 가면, 분기점에 생기는 반사의 영향이 커져, 메모리 장치(520-0∼520-j)의 입력 지점에서의 신호 파형이 왜곡된다고 하는 문제가 생긴다.
이 때문에, 각 메모리 장치와 메모리 컨트롤러 사이에서 데이터 신호를 정확하게 전달하는 것이 곤란하게 되어, 데이터 입력의 불량이 생길 가능성이 있다. 실시예 2에 있어서의 입출력 회로의 동작 테스트를 실행하면, 연속하는 테스트 입력 데이터의 주파수를 높임으로써, 데이터 입출력 주파수와 신호의 왜곡에 의한 불량의 관계를 미리 알 수 있다.
따라서, 메모리 시스템(2000)에 대해, 시스템 구축 후에 그 데이터 버스(530)가 어느 정도까지 고주파화하는 것이 가능한지를 테스트할 수가 있다. 또한, 메모리 모듈마다 즉 메모리 장치(520-0∼520-j)마다 입출력 회로의 테스트를 실행하는 것도 가능하므로, 최대 동작 주파수 시의 최대 모듈 탑재수 등도 평가하는 것이 가능하다.
또한, 실시예 2의 입출력 회로의 동작 테스트에 있어서는, 연속 데이터의 펄스 폭을 바꿈으로써, 펄스 폭의 의존성에 대해서도 평가할 수가 있다.
도 10은, 데이터 신호의 펄스 폭에 의존한 불량의 발생을 설명하기 위한 파형도이다.
도 10을 참조하여, 데이터 D0은 도 9에 있어서의 메모리 장치(520-0)로부터 출력되야 되는 데이터 신호의 논리치를 나타낸다. 또한, Vi는, 메모리 컨트롤러(540)의 데이터 입력 노드에 있어서의 전압 레벨을 나타낸다.
도 10에 있어서는, 데이터 버스(530)에 많은 메모리 장치가 접속되어 있고, 데이터 버스 배선의 부하 용량의 증가에 의해, 데이터 버스의 신호 파형에 대해 상승/하강 시간이 커지게 된 케이스를 나타내고 있다. 도 10에 있어서는, 메모리 장치의 출력 데이터 D0의 변화에 대응하는 전압 Vi의 상승/하강 시간은, 클럭 신호 CLK의 주파수보다도 큰 것으로 되어 있다.
여기서, 시각 t1에 있어서, 단 펄스의 H레벨 데이터("1")를 출력하려고 하면, 시각 t1로부터 전압 Vi는 변화를 시작하지만, 전압 Vi가, H레벨의 인식 전압 VIH에 도달되기 전에, 다음의 데이터 출력(L레벨 "0")이 개시되고, Vi는 전압 VIH에 도달되지 않고, 다시 L레벨로 복귀하게 된다. 이 때문에, D0의 H레벨 데이터는 정확하게 전달되지 않아 시스템 불량이 생기게 된다.
마찬가지의 현상은, 시각 t2에 있어서 단펄스의 L레벨 데이터(" 0")를 출력하는 경우에도 발생한다. 이 경우에 있어서도, 마찬가지로, 시각 t2로부터 전압 Vdb는 저하를 시작하지만, L레벨의 인식 전압 VIL에 도달될 때까지 다음의 데이터 출력(H레벨)이 개시되고, D0의 L레벨 데이터는 메모리 컨트롤러(540)에 인식되지 않고, Vi의 전압 레벨은 H레벨로 다시 복귀하게 된다.
또한, 이러한 현상에 의해, 데이터의 출력 트리거인 클럭 신호의 활성화 타이밍으로부터, 전압 Vi가 기준 전압 Vref에 도달하기까지의 시간에서 정의되는 클럭 액세스에 대해서도, 데이터 신호의 펄스 폭에 따라서 변동이 생기게 된다. 즉, 펄스 폭이 넓은 데이터를 전송하는 경우에 있어서는, 클럭 액세스는, 도면 중에 도시한 ta1로 되지만, 단펄스의 데이터를 전송하는 경우에 있어서는, 메모리 버스의 진폭이 충분히 변화하지 않는 시점으로부터 신호 변화가 시작되므로, 넓은 펄스 폭일 때보다도 빠르게 액세스하게 된다. 따라서, 최소 펄스 폭의 데이터 전송 시의 클럭 액세스 ta2는 넓은 펄스 폭을 전송할 때의 클럭 액세스 ta1보다도 짧게 된다. 이와 같이, 출력되는 데이터의 폭에 의해, 액세스의 스큐우가 생기고, 메모리 컨트롤러부에 있어서의 입력의 타이밍 마진을 저하시키게 되어, 시스템의 불량을 일으키는 원인으로 된다.
실시예 2의 데이터 입출력 회로의 동작 테스트에 의해, 이러한 불량을 유효하게 검출할 수가 있어, 연속하여 입력되는 테스트 데이터의 펄스 폭을 변화시킴으로써, 메모리 버스의 상승/하강 시간의 마진 축소나, 펄스 폭에 의존한 액세스 스큐우의 발생 등을 체크하는 것이 가능해진다.
[실시예 3]
실시예 3에 있어서는, 복수의 데이터 단자를 그룹으로 분할하여, 1개의 그룹에 입력한 테스트 데이터를, 다른 그룹의 데이터 단자로부터 출력시켜서, 데이터 단자 사이에 생기는 데이터 간섭의 유무를 체크하는 것을 목적으로 한다.
도 11은, 실시예 3에 따른 입출력 테스트 회로(350)의 배치를 설명하는 블록도이다.
도 11을 참조하여, 본 발명의 실시예 3의 반도체 기억 장치는, 8개의 데이터 단자(10-0∼10-7)를 구비한다. 데이터 단자(10-0∼10-7)의 각각에 대응하여, 데이터 입출력 회로(100-0∼100-7)가 각각 설치된다. 데이터 입출력 회로(100-0∼100-7)의 구성은, 실시예 2에서 설명한 데이터 입출력 회로(100)와 마찬가지이기 때문에 설명은 반복하지 않는다.
실시예 3의 반도체 기억 장치는, 입출력 테스트 회로(350)를 더욱 구비한다. 입출력 테스트 회로(350)는, 입출력 회로 테스트 신호 TST1에 응답하여 동작하는 스위치 회로(351∼354)와, 입출력 회로 테스트 신호 TST2에 응답하여 동작하는 스위치 회로(355∼358)를 포함한다.
스위치 회로(351∼354)는, 하위 비트 핀을 구성하는 데이터 단자(10-0∼10-3)에 대응하는 라이트 데이터선 WB0∼WB3과, 상위 비트 핀을 구성하는 데이터 단자(10-4∼10-7)에 대응하는 리드 데이터선 RB4∼RB7 사이에 배치된다.
스위치 회로(351∼354)는, 입출력 회로 테스트 신호 TST1의 활성화에 따라서, 라이트 데이터선 WB0∼WB3에 전달되는 데이터를 리드 데이터선 RB4∼RB7에 각각 전송한다.
스위치 회로(355∼358)는, 상위 비트 핀을 구성하는 데이터 단자(10-4∼10-7)에 대응하는 라이트 데이터선 WB4∼WB7과, 하위 비트 핀을 구성하는 데이터 단자(10-0∼10-3)에 대응하는 리드 데이터선 RB0∼RB3 사이에 배치된다.
스위치 회로(355∼358)는, 입출력 회로 테스트 신호 TST2의 활성화에 따라서, 라이트 데이터선 WB4∼WB7에 전달되는 데이터를 리드 데이터선 RB0∼RB3으로 각각 전송한다.
스위치 회로(351∼358)의 구성은, 도 5으로 설명한 입출력 테스트 회로(150)의 구성과 마찬가지이므로 설명은 반복하지 않는다.
동작 시에 있어서, 입출력 회로 테스트 신호 TST1과 입출력 회로 테스트 신호 TST2는, 동시에 활성화하지 않도록 제어되고, 입출력 회로 테스트 신호 TST1의 활성화 시에 있어서는, 상위 비트의 데이터 단자(10-0∼10-3)는 입력 전용 단자로서 사용되며, 하위 비트의 데이터 단자(10-4∼10-7)로부터 테스트 데이터를 판독하는 것이 가능하다. 한편, 입출력 회로 테스트 신호 TST2의 활성화 시에 있어서는, 상위 비트의 데이터 단자(10-4∼10-7)를 입력 전용의 데이터 단자로서 테스트 데이터가 입력되고, 테스트 결과는 하위 비트의 데이터 단자(10-0∼10-3)로부터 출력된다.
이러한 구성으로 함으로써, 주목하는 1개의 데이터 단자의 양측에 위치하는 데이터 단자의 출력 데이터 변화를 관찰함으로써, 상기 주목하는 데이터 단자의 출력 데이터에 생기는 다른 데이터 단자 신호로부터의 간섭 현상을 체크하는 것이 가능하다.
실시예 3에 있어서는, 데이터 단자군을 도 11에 도시한 바와 같은 상위 비트에 대응하는 데이터 단자와 하위 비트에 대응하는 데이터 단자로 분할하는 대신에 동수의 데이터 단자를 포함하는 복수의 그룹으로 분할하고, 그룹 사이에 입출력 테스트 회로를 배치하는 경우에도 적용하는 것이 가능하다. 그 적용은, 도 11에 도시한 바와 같은, 동일 그룹에 포함되는 데이터 단자의 모두가 인접하는 구성에 한정되는 것은 아니다.
또한, 실시예 3의 입출력 회로 테스트 동작을 행함으로써, 반도체 기억 장치를 탑재한 메모리 시스템을 구축한 후에 있어도, 시스템 버스 상에 있어서의 신호선 사이의 간섭 테스트를 실행할 수가 있다. 이에 따라, 고성능의 시스템 보드 및 메모리 모듈의 개발에 있어서 신호선 사이의 간섭 테스트를 유효하게 행할 수 있다.
또한, 도 11에 있어서는, 데이터 단자가 8개의 예에 대해 나타내고 있지만, 복수 비트의 데이터 단자를 갖는 경우이면, 1개의 데이터 단자와, 다른 1개의 데이터 단자 사이에서, 서로 테스트 데이터의 입출력이 가능한 계통을 설치함으로써, 마찬가지의 테스트를 실행하는 것이 가능하다.
[실시예 4]
실시예 1 내지 실시예 3에 있어서는, 데이터 입력 버퍼 및 S/P 데이터 변환 회로의 동작을 테스트하는 구성에 대해 설명하였지만, 이 양자가 정상적으로 동작하고 있어도, 데이터 입력용의 클럭 신호와 반도체 기억 장치의 동작 제어 신호와의 위상이 어긋남으로써, 문제가 생기는 경우가 있다.
도 12는, 데이터 입력용의 클럭 신호와 반도체 기억 장치의 동작 제어 신호와의 위상이 어긋났기 때문에 발생하는 문제점을 설명하기 위한 타이밍차트이다.
도 12를 참조하여, 시각 t0∼시각 t3에 있어서, 내부 클럭 신호 CLKD의 각 활성화 타이밍에 있어서, 연속한 4개의 데이터 D 0∼D3이 데이터 입력 버퍼에 의해 저장되고, S/P 데이터 변환 회로에 의해, 라이트 데이터선 WDa∼WDd에 각각 전달된다. 여기까지의 데이터 입력 버퍼 및 S/P 데이터 변환 회로의 동작은 정상이다.
그러나, 라이트 데이터선의 데이터를 메모리셀 어레이에 기입하는 타이밍 신호인 기입 제어 신호 WE의 활성화 타이밍이, 라이트 데이터선 WDa에 다음의 입력 데이터가 전달되는 시각 t4보다도 지연되어 버린 경우에는, 본래 메모리셀 어레이에 기입되야 되는 데이터 D0을 메모리셀 데이터선 MIOa에 전달할 수 없다.
실시예 4에 있어서는, 이러한 문제점을 테스트 동작에 의해 검출하기 위해서, 병렬 변환되어 라이트 데이터선으로 전달된 데이터와, 이들 데이터를 메모리셀 어레이로 전송하기 위한 타이밍 신호를 테스트 동작 시에서 외부로부터 감시할 수 있는 구성으로 하는 것을 목적으로 한다.
도 13은, 실시예4에 따른 입출력 테스트 회로(450)의 배치를 설명하는 블록도이다.
도 13을 참조하여, 데이터 입출력 회로(101-0∼101-5)는 데이터 단자(10-0∼10-5)에 각각 대응하여 설치된다.
데이터 입출력 회로(101-0∼5)는 지금까지 설명한 데이터 입출력 회로(100-0)와 비교하여, 데이터 출력 버퍼(120)를 대신하여 데이터 출력 버퍼(420)를 구비하는 점에서 다르다. 데이터 출력 버퍼(420)의 구성에 대해서는 후에 상세히 설명한다.
실시예 4의 입출력 테스트 회로(450)는, 입출력 회로(101-0) 중의 라이트 데이터선 WDa∼WDd가 전달하는 데이터와 기입 제어 신호 WE를, 데이터 입출력 회로(101-1∼101-5)를 통해, 데이터 단자(10-1∼10-5)로 출력한다.
입출력 테스트 회로(450)는 데이터 입출력 회로(101-0)에 의해, 라이트 데이터선 WDa∼WDd의 데이터 및 기입 제어 신호 WE를 받아, 라이트 데이터선 WDa∼WDd의 데이터를, 데이터 출력 버퍼(420-1∼420-4)로 각각 전송함과 함께, 기입 제어 신호 WE를 데이터 출력 버퍼(420-5)로 전달한다.
각 데이터 출력 버퍼는, 입출력 테스트 회로(450)로부터 전달된 테스트 데이터 TSTWD와 대응하는 P/S 데이터 변환 회로로부터의 출력 데이터 Dout를 받아, 출력 허가 신호 OE 및 입출력 회로 테스트 신호 TST에 응답하여, 출력 데이터 RD를 데이터 단자로 전달한다.
도 14는, 데이터 출력 버퍼(420)의 구성을 나타내는 회로도이다.
도 14를 참조하여, 데이터 출력 버퍼(420)는 P/S 데이터 변환 회로로부터의 출력 데이터 Dout를 전달하는 노드와 노드 Na 사이에 접속되는 트랜스퍼 게이트 TG(20), 래치 회로 LT1 및 트랜스퍼 게이트 TC(22)를 포함한다. 데이터 출력 버퍼(420)는 또한, 테스트 데이터 TSTWD를 전달하는 노드와 노드 Na 사이에 접속되는 인버터 IV(26) 및 트랜스퍼 게이트 TG(24)를 포함한다.
트랜스퍼 게이트 TG(24)는, 입출력 회로 테스트 신호 TST의 활성화에 따라서 온하여, 신호 TSTWD의 반전 신호를 노드 Na로 전달한다. 트랜스퍼 게이트 TG(20) 및 TG(22)는 논리 게이트 LG(20)의 출력에 의해 제어된다. 논리 게이트 LG(20)는 인버터 IV(20)의 출력인 클럭 신호 CLKQ의 반전 신호와 입출력 회로 테스트 신호 TST와의 NOR 연산 결과에 따라서 동작한다. 즉, 입출력 회로 테스트 신호 TST가 활성화(H레벨) 되어 있는 경우에 있어서는, 논리 게이트 LG(20)의 출력은 L레벨로 고정되며, 트랜스퍼 게이트 TG(22)는 오프 상태를 유지한다. 한편, 입출력 회로 테스트 신호 TST가 비활성 상태(L레벨)인 경우에 있어서는, 트랜스퍼 게이트 TG(20) 및 TG(22)는 내부 클럭 신호 CLKQ와 동위상으로 온오프한다.
데이터 출력 버퍼(420)는, 노드 Na와 노드 Nb 사이에 더욱 접속되는 래치 회로 LT(2)와 인버터 IV(24)를 구비한다. 이에 따라, 노드 Na의 전압 레벨은 래치되고, 노드 Nb에는 출력 데이터 Dout 및 테스터 데이터 TSTWD 중 어느 한쪽의 반전 상태가 전달된다.
데이터 출력 버퍼(420)는, 또한, 출력 허가 신호 OE와 입출력 회로 테스트 신호 TST와 노드 Nb의 전압 레벨에 따라서, 판독 데이터 RD를 출력하는 노드 Nc에 전원 전압 Vcc(H레벨) 및 접지 전압 Vss(L레벨) 중 어느 한쪽을 공급하는 전압전환 회로(422)를 포함한다.
전압 전환 회로(422)는, 노드 Nc와 전원 전압 Vcc(H레벨) 사이에 접속되는 트랜지스터 QP1와, 접지 전압 Vss(L레벨)과 노드 Nc 사이에 접속되는 트랜지스터 QN1과, 출력 허가 신호 OE 및 입출력 회로 테스트 신호 TST를 2입력으로 하여 논리합 연산 결과를 출력하는 논리 게이트 LG(24)와, 논리 게이트 LG(24)의 출력을 반전하는 인버터 IV(28)와, 노드 Nb의 전압 레벨 및 인버터 IV(28)의 출력을 2입력으로 하여 논리합 연산 결과를 출력하는 논리 게이트 LG(22)와, 논리 게이트 LG(24)의 출력과, 노드 Nb의 전압 레벨을 2입력으로 하여 논리곱 연산 결과를 출력하는 논리 게이트 LG(26)를 갖는다.
논리 게이트 LC(22)의 출력은 트랜지스터 QP1의 게이트에 주어지고, 논리 게이트 LG(26)의 출력은 트랜지스터 QN1의 게이트에 주어진다. 논리 게이트 LG(24)의 출력은 입출력 회로 테스트 신호 TST 및 출력 허가 신호 OE 중 어느 한쪽이 활성화(H레벨)된 경우, 즉, 데이터를 데이터 단자에 판독할 필요가 생긴 경우에 있어서, H레벨로 설정된다. 논리 게이트 LG(24)의 출력이 H레벨로 설정된 경우에 있어서, 노드 Nb의 전압 레벨이 H레벨일 때에는, 논리 게이트 LG(26)의 출력이 H레벨로 설정됨으로써, 트랜지스터 QN1이 온하여, 판독 데이터 RD는 L레벨(Vss)로 설정된다. 한편, 이 경우에 있어서 노드 Nb의 전압 레벨이 L레벨일 때, 논리 게이트 LG(22) 및 LC(26)의 출력은 어느 것이나 L레벨로 설정되므로, 트랜지스터 QP1의 온에 의해 판독 데이터 RD는 H레벨(Vcc)로 설정된다.
이와 같이, 데이터 출력 버퍼(420)는 출력 허가 신호 OE가 활성화되어 있는 경우에는, 출력 데이터 Dout의 신호 레벨에 따른 판독 데이터 RD를 출력함과 함께, 입출력 회로 테스트 신호 TST가 활성화되어 있는 경우에 있어서는, 테스트 데이터 TSTWD의 신호 레벨에 따른 판독 데이터 RD를 출력한다.
이러한 구성으로 함으로써, 각 데이터 입출력 회로 중의 데이터 출력 버퍼(420-1∼420-5)는, 출력 허가 신호 OE가 활성화되어 있는 통상의 판독 동작 시에 있어서는, 메모리셀 어레이로부터 전달된 출력 데이터 Dout의 신호 레벨에 따른 판독 데이터 RD를 데이터 단자로 출력한다. 한편, 입출력 회로 테스트 신호 TST가 활성화되어 있는 경우에 있어서는, 테스트 회로(450)로부터 전송된 테스트 데이터 신호 TSTWD의 신호 레벨에 따른 판독 데이터 RD를 데이터 단자로 출력한다.
따라서, 입출력 테스트 회로(450)는 데이터 출력 버퍼(420-1∼420-5)의 각각을 경유하여, 라이트 데이터선 WDa∼WDd로 전달된 각 데이터 신호 및 기입 제어 신호 WE를, 대응하는 데이터 출력 단자(10-1∼10-5)로부터 각각 출력하는 것이 가능해진다.
따라서, 테스트 동작 시에 있어서, 입력 데이터용의 클럭 신호와 반도체 장치 내부의 동작 제어 신호와의 타이밍의 어긋남을 체크하는 것이 가능해진다. 이에 따라, 입출력 회로 관련의 문제점이 발생한 경우에 있어서, 그 원인을 명확하게 밝혀내는 것이 가능해진다.
이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이러한 본 발명의 구성에 의하면, 본 발명은 메모리 테스트를 이용하지 않고 단시간내에 입출력 회로의 테스트를 행하는 것이 가능하며, 데이터 입력에 대한 시험 평가를 행하는 것이 가능하며, 제어 신호의 타이밍 불량을 검지하는 것이 가능한 효과를 나타내게 된다.

Claims (3)

  1. 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 및 기입 동작을 실행하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 메모리셀을 갖는 메모리셀 어레이와,
    시계열로 전달되는 N개의 데이터(N: 자연수)를 입출력하기 위한 데이터 단자와,
    상기 메모리셀 어레이에 대해, 상기 N개의 데이터를 일괄하여 판독 및 기입하기 위한 데이터 입출력 회로를 구비하고,
    상기 데이터 입출력 회로는,
    상기 N개의 데이터를 병렬로 전달하기 위한 N개의 기입 데이터선 및 N개의 판독 데이터선과,
    상기 데이터 단자로부터 입력되는 직렬인 N개의 데이터를 병렬인 N개의 데이터로 변환하여 상기 기입 데이터선에 전달하는 제1 데이터 변환 회로와,
    상기 판독 데이터선에 의해 전달되는 병렬인 N개의 데이터를 상기 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와,
    상기 N개의 기입 데이터선과 상기 메모리셀 어레이 사이, 및 상기 N개의 판독 데이터선과 상기 메모리셀 어레이 사이에서 상기 N개의 데이터를 일괄하여 수수하기 위한 판독 기입 회로와,
    입출력 테스트 동작 시에 있어서, 상기 N개의 기입 데이터선이 전달하는 데이터를 상기 N개의 판독 데이터선으로 각각 전송하는 입출력 테스트 회로를 포함하는 반도체 기억 장치.
  2. 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 및 기입 동작을 실행하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 메모리셀을 갖는 메모리셀 어레이와,
    시계열로 전달되는 N개의 데이터(N: 자연수)를 각각 독립하여 입출력하기 위한 복수의 데이터 단자와,
    상기 데이터 단자마다 배치되고, 각각이 상기 메모리셀 어레이에 대해 상기 N개의 데이터를 일괄하여 판독 및 기입하기 위한 복수의 데이터 입출력 회로를 구비하고,
    각 상기 데이터 입출력 회로는,
    상기 N개의 데이터를 병렬로 전달하기 위한 N개의 기입 데이터선 및 N개의 판독 데이터선과,
    상기 데이터 단자로부터 입력되는 직렬인 N개의 데이터를 병렬인 N개의 데이터로 변환하여 상기 기입 데이터선에 전달하는 제1 데이터 변환 회로와,
    상기 판독 데이터선에 의해 전달되는 병렬 N개의 데이터를 상기 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와,
    상기 N개의 기입 데이터선과 상기 메모리셀 어레이 사이, 및 상기 N개의 판독 데이터선과 상기 메모리셀 어레이 사이에서 상기 N개의 데이터를 일괄하여 수수하기 위한 판독 기입 회로를 포함하며,
    각각이 상기 데이터 입출력 회로 중의 하나와 상기 데이터 입출력 회로 중의 다른 하나 사이에 배치되고, 입출력 테스트 동작 시에 있어서, 상기 데이터 입출력 회로 중의 하나에 포함되는 상기 N개의 기입 데이터선이 전달하는 데이터를 상기 데이터 입출력 회로 중의 다른 하나에 포함되는 상기 N개의 판독 데이터선의 각각에 전송하는 복수의 제1 입출력 테스트 회로를 더욱 포함하는 반도체 기억 장치.
  3. 외부와의 사이에서 수수되는 직렬 데이터를 내부에서 병렬 데이터로 변환하여 판독 동작 및 기입 동작을 실행하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 복수의 메모리셀을 갖는 메모리셀 어레이와,
    시계열로 전달되는 N개의 데이터(N: 자연수)를 각각 독립적으로 입출력하기 위한 복수의 데이터 단자와,
    상기 판독 동작 및 상기 기입 동작의 타이밍을 제어하는 L개의 제어 신호(L: 자연수)를 발생하는 제어 회로와,
    상기 데이터 단자마다 배치되고, 각각이 상기 메모리셀 어레이에 대해 상기 N개의 데이터를 일괄하여 판독 및 기입하기 위한 데이터 입출력 회로를 구비하고,
    각 상기 데이터 입출력 회로는,
    상기 N개의 데이터를 병렬로 전달하기 위한 N개의 기입 데이터선 및 N개의 판독 데이터선과,
    상기 데이터 단자로부터 입력되는 직렬인 N개의 데이터를, 병렬인 N개의 데이터로 변환하여, 상기 기입 데이터선에 전달하는 제1 데이터 변환 회로와,
    상기 판독 데이터선에 의해 전달되는 병렬인 N개의 데이터를, 상기 데이터 단자로부터 출력되는 직렬인 N개의 출력 데이터로 변환하는 제2 데이터 변환 회로와,
    상기 N개의 기입 데이터선과 상기 메모리셀 어레이 사이, 및 상기 N개의 판독 데이터선과 상기 메모리셀 어레이 사이에서 상기 N개의 데이터를 수수하기 위한 판독 기입 회로와,
    상기 판독 동작 시에 있어서, 상기 제2 데이터 변환 회로의 출력 데이터를 상기 대응하는 데이터 단자로 출력하고, 입출력 테스트 동작에 있어서, 테스트 데이터를 상기 대응하는 데이터 단자로 출력하는 출력 버퍼 회로를 포함하며,
    상기 입출력 테스트 동작 시에 있어서, 상기 데이터 입출력 회로 중의 하나에 포함되는 상기 N개의 기입 데이터선에 의해 전달되는 N개의 데이터와, M개의 상기 제어 신호(M:L 이하의 자연수)의 각각을 상기 데이터 입출력 회로 중의 다른 N+M개의 데이터 입출력 회로에 포함되는 상기 출력 버퍼 회로에 대해 상기 테스트 데이터로서 각각 전달하는 입출력 테스트 회로를 더욱 포함하는 반도체 기억 장치.
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