JP2000149558A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 リセット動作に比較的長い時間がかかるた
め、バーストデータ転送を連続して高速に行うことが困
難であった。 【解決手段】 内部クロック系１、２は、スイッチＳ
１、Ｓ２により一方が選択され、外部クロックＣＬＫか
ら内部クロックを発生する。内部クロックはスイッチＷ
１又はＷ２を通りバースト制御部７に供給される。バー
スト制御部７はデータのバーストアクセスを制御し、バ
ーストアクセス終了後ＥＮＤ信号が出力される。このＥ
ＮＤ信号に応じて、スイッチＳ１、Ｓ２、Ｗ１、Ｗ２が
交互に制御される。このように、内部動作を制御する内
部クロック系を２系統備え、一連のバーストアクセス毎
に内部クロック系を切り換えることにより、リセット時
間によるアクセス制限をなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バーストデータ
転送を行う半導体装置に関する。

【０００２】

【従来の技術】図１０に示すような基本的な構成の従来
のＤＲＡＭにおいては、図１１に示すように、ワード線
により選択されたメモリセルから読み出されたデータは
ビット線を介してセンスアップに与えられ、センスアッ
プによってセンス増幅された１対のデータは、カラムセ
レクト線ＣＳＬの信号により導通制御される１対のＦＥ
Ｔ１０１を介して出力バッファへと読み出される。

【０００３】このようなＤＲＡＭに対して、従来のシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）のひとつのアーキテク
チャの一部構成を図１２に示す。図１２に示す構成はひ
とつのデータ入出力に対してシンクロナス動作を行うた
めのデータ転送の経路を示したものである。以下簡単に
動作を説明する。

【０００４】一連のシリアルデータの出力に際して、先
頭のデータのアドレスが与えられるとカラムセレクト線
ＣＳＬ１〜２の対応する隣接した２つのＣＳＬが選択さ
れて、４つのデータが４ペアのＤＢ線に読み出される。
２クロックサイクルの内に同時に２カラムから読み出さ
れたデータがシリアルに出力されるのがＳＤＲＡＭの２
ビットプリフェッチのシステムであるから、この４ペア
のＤＢ線からシリアルアクセスのアドレッシングに合う
２ペアのＤＢ線が選択される。この選択を行うのがＤＢ
セレクトである。

【０００５】選ばれた２ペアのＤＢ線のデータは２ペア
のＲＷＤ線に転送される。２ペアのＲＷＤ線のデータ
は、最初の２サイクルのデータについてはレジスタＲ
１、Ｒ２に格納され、次の２サイクルのデータはＲ３、
Ｒ４に格納される。この際、ＲＷＤ線のデータをどの順
序でレジスタに格納するのかを決めるのがＲＷＤスイッ
チ１、２である。このスイッチを経てデータは２サイク
ル毎に交互に開くレジスタトランスファゲート１、２に
よってレジスタＲ１〜Ｒ４にアクセス順に格納されて高
速なデータ出力が実現される。

【０００６】図１２に示すＲＷＤスイッチ１、２及びレ
ジスタトランスファゲート１、２は、例えばＦＥＴから
なるゲートにより構成され、レジスタＲ１、Ｒ４に格納
されたデータは、例えば図１３に示すように、シフトレ
ジスタ１０２の各出力に対応して導通制御されるＦＥＴ
ゲート１０３を介して出力バッファへと読み出される。

【０００７】上述したデータ転送の状態を時間を追って
みたのが図１４のタイミング図である。図１４ではバー
スト長８、アドレス設定からのレイテンシー３のデータ
転送を示している。

【０００８】図１４には図１２の各部の状態が示されて
いるが、これを順を追って説明する。

【０００９】まず、クロックサイクル（ＣＬＫ）におい
て／ＣＡＳがＬになり、一連のバーストデータの先頭の
アドレスが設定されアクセスが開始される。先頭のアド
レスが決まると後はデータのバーストアクセスのアドレ
ッシング順に従って２サイクル毎に内部アドレスが発生
されて２本ずつのカラムセレクト線ＣＳＬが立ち上がり
アクセス動作を行う。

【００１０】カラムセレクト線ＣＳＬが立ち上がるとＤ
Ｂ線ペアはすぐにｂｕｓｙ状態になる。ＤＢ線ペアにデ
ータが充分確定した頃ＤＢセレクタが作用して４ペアの
ＤＢ線の２ペアからデータをＲＷＤ線ペアに転送して、
ＲＷＤ線を２サイクル毎にｂｕｓｙ状態にする。ＲＷＤ
線に充分データを確定すると、ＲＷＤスイッチ及びレジ
スタトランスファゲートの１または２の一方が動作して
レジスタにデータを格納する。

【００１１】この動作の際に、ＲＷＤスイッチはバース
トデータのアドレッシングにより１または２の適当な方
が選択されてオン、レジスタトランスファゲートの方は
常に１と２が交互にオンしてデータをレジスタに格納し
ていく。それぞれのレジスタトランスファゲートがオン
するとすぐにレジスタの内容は書き換えられてｂｕｓｙ
状態となりＯＵＴＰＵＴからデータがシリアルに出力さ
れる。

【００１２】これらのバーストデータ転送の制御の際、
内部の動作は２クロックサイクルを周期として行われる
ために、一連のデータバーストのアクセスが終了した後
の新たなバーストアクセスの開始クロックサイクルには
制限がでてくる。バースト終了後任意のサイクルから新
たなアクセスを開始しようとするには制限がでてくる。
バースト終了後任意のサイクルから新たなアクセスを開
始しようとする、クロック周期の制御を一旦リセットし
て新たに２クロックサイクルを開始する必要がある。

【００１３】このために、一連のバーストアクセスが終
了してこのバーストのアクセスの制御が不要になった時
点でデータバースト終了信号を内部で発生する。この信
号が発生しているクロックサイクルから制御系をリセッ
トする。図１４ではクロックサイクル９である。リセッ
トが終了しなければ新たなバーストサイクルは開始でき
ないのと、リセットには十数ｎｓの時間が必要であるた
め、新たな開始アドレスの設定はクロックサイクル１１
からとなる。このため、クロックサイクル９と１０は新
たなバーストアクセスの設定はできない。したがって、
図１４の太い点線からの新たなバーストデータの出力は
できず、細い点線のみからのデータ出力が可能であり、
高速なデータ転送には不利となる。

【００１４】

【発明が解決しようとする課題】以上説明したように、
従来のシンクロナスＤＲＡＭにおいては、一連のバース
トデータ転送動作の間にリセット動作が必要になるとと
もに、リセット動作に比較的長い時間がかかるため、バ
ーストデータ転送を連続して高速に行うことが極めて困
難になっていた。

【００１５】本発明は、上記課題を解決するものであ
り、その目的とするところは、高速なバーストデータ転
送が可能な半導体装置を提供しようとするものである。

【００１６】

【課題を解決するための手段】本発明は、外部クロック
信号に同期して一連のデータを出力するバーストデータ
転送を制御し、選択的にいずれか一方が活性化されると
直ちに転送制御を開始する同等の第１及び第２の内部ク
ロック系を有し、第１の内部クロック系で行われていた
一連のバーストデータ転送の終了時又はバーストデータ
転送を途中で中断させるバーストインターラプト信号が
与えられた際に、第１の内部クロック系はリセット状態
となり、第２の内部クロック系は活性化されて次の一連
のバーストデータ転送を開始制御して構成される。

【００１７】また、本発明は、外部クロック信号に同期
して一連のデータを出力するバーストデータ転送を制御
する第１、第２の内部クロック系を有し、前記第１、第
２の内部クロック系の一方が活性化されたとき、この活
性化された内部クロック系によりバーストデータ転送が
直ちに開始され、前記第１の内部クロック系の制御によ
りバーストデータの転送が終了したとき、又はバースト
データ転送を中断させるバーストインターラプト信号を
受けたとき、前記第１の内部クロック系はリセット状態
となり、前記第２の内部クロック系が次の一連のバース
トデータの転送を制御する。

【００１８】さらに、本発明は、それぞれ行及び列に配
置された複数のセルを含み、複数のバンクに分割された
複数のセルアレイと、前記複数のセルアレイとの間でｎ
（ｎは正の整数）ビットのデータを入出力するｎビット
のＩ／Ｏバスと、外部クロック信号に同期して一連のデ
ータを出力するバーストデータ転送を制御第１、第２の
内部クロック系を有し、前記第１、第２の内部クロック
系の一方が活性化されたとき、この活性化された内部ク
ロック系によりバーストデータ転送が直ちに開始され、
前記バンクは、複数の前記セルアレイを含むｍ個（ｍは
正の整数）に分割され、前記ｎビットＩ／Ｏバスは隣接
する前記バンクの相互間に配置され、隣接するバンクに
より時分割で使用され、前記ｎビットＩ／Ｏバスは、各
ブロックに対応してｎ／ｍ毎にｎ／ｍビットＩ／Ｏバス
にグループ化され、前記各バンクの各ブロックにおい
て、ｎ／ｍビットＩ／Ｏバスと各バンクのデータバスと
の間でデータの入出力動作が行われ、前記第１の内部ク
ロック系の制御によりバーストデータの転送が終了した
とき、又は第１の内部クロック系の制御によるバースト
データ転送を中断させるバーストインターラプト信号を
受けたとき、前記第１の内部クロック系はリセット状態
となり、前記第２の内部クロック系が次の一連のバース
トデータの転送を制御する。

【００１９】

【作用】本発明は、内部動作を制御する内部クロック系
を２系統備え、一連のシリアルアクセス毎にこれら内部
クロック系を活性化とリセットを交互に切り替えて繰り
返すことにより、リセット時間によるアクセス制限をな
くすようにしている。

【００２０】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２１】図１は、本発明が適用されるシンクロナス
ＤＲＡＭの構成を示す図である。

【００２２】図１では、具体的に６４Ｍ（メガ）ビット
構成のシンクロナスＤＲＡＭを考えている。図１は６４
ＭシンクロナスＤＲＡＭを４０９６行×５１２列×８Ｉ
／Ｏ４バンクとして構成した実施例である。

【００２３】各バンクは１Ｍビットのアレイペア１が８
つの二つのブロックから構成される。更に詳しくは、こ
の１Ｍビットのセルアレイペア１はセンスアンプを挟ん
だ１０２４列×５１２行セルアレイ２つによって構成さ
れている。各バンクにおいて、各ブロックは４Ｉ／Ｏづ
つのデータバス２を持っている。このようにバンクを２
つのブロックに分けて半分づつのＩ／Ｏに対応させるこ
とで４Ｉ／Ｏ分のバスで８Ｉ／Ｏに対応できる。

【００２４】また、セルアレイの活性化は例えばバンク
１の場合は斜線の入った１Ｍセルアレイペア１が活性化
されて、各セルアレイペア１が２Ｉ／Ｏづつのデータに
対応する。Ｉ／Ｏバス２は４Ｉ／Ｏづつで構成されてお
り、隣接する二つのバンク間で共用される。これは、シ
ンクロナスＤＲＡＭの仕様上二つのバンクと同時にデー
タ転送を行うことはないからである。

【００２５】次に、セルアレイとＩ／Ｏバスの間のデー
タ転送路についてその構成を説明する。図２は図１のセ
ルアレイペア１（斜線部）の詳細な構成を示した図であ
る。

【００２６】図２において、セルアレイ３は１０２４列
×５１２行からなり、センスアンプ（Ｓ／Ａ）４は両側
のセルアレイ３に共有されて活性化されたセルアレイ３
のセンス動作を行う。選択された活性化されたセルアレ
イ３の両側に並ぶＳ／Ａ４がこのセルアレイ３のビット
線のセンス動作を行う。データバス線のＤＢ１１、１
２、１３、１４、２１、２２、２３、２４のペアはセル
アレイ３の間に４ペアあり、これから２ペアがＤＢセレ
クタ５によって選択されてデータ転送が行われるのは図
１２の説明と同じである。

【００２７】なお、図２には示されていないが、点線で
表示したビット線６とＳ／Ａ４の接続は活性化されてい
ないセルアレイのものとは切り離されるようなスイッチ
回路がビット線とＳ／Ａの間に挿入されている。

【００２８】ひとつのセルアレイ３のビット線６は二つ
づつ左右に振り分けられて異なるＩ／Ｏを構成してい
る。カラムセレクト線ＣＳＬ１とＣＳＬ２はクロックサ
イクル毎に同時に選択される隣接した２つのカラム選択
線を表している。これによって、セルアレイ３の両側に
ある各Ｉ／Ｏに４ペアづつのＤＢ線がＳ／Ａ４と接続さ
れる。

【００２９】次に、Ｉ／Ｏバスを構成するＲＷＤ線との
接続の様子を図３に示す。図３は図１の点線で囲まれた
部分に対応している。

【００３０】図３ではバンク１とバンク２に共有の各Ｉ
／ＯのＲＷＤ線が示されている。バンク１の斜線部１が
選択活性化されているとしている。セルアレイ１の詳細
は拡大して示してあるように、一つおきに二つのセルア
レイ３が活性化されている。活性化されるＤＢセレクタ
５も斜線で示したが、バンクを構成する図示された半分
のブロックでは端から順にＩ／Ｏ１、２、３、４のＲＷ
Ｄ線に接続されている。また、図示されていないバンク
の残りの半分のブロックではＩ／Ｏ５、６、７、８のＲ
ＷＤ線に接続されている。ＤＢ線が両側のセルアレイ３
で共用されているのでセルアレイ３の活性化は一つおき
に行うことによって、このようなデータ転送経路の接続
を行えば、各Ｉ／Ｏのアドレスをセルアレイに無駄なく
割り付けることができる。

【００３１】したがって上記例のセルアレイ、データ転
送線経路の構成によれば、バンクをブロックに分けてＩ
／Ｏの割り付けを２分し、時分割使用不可能なデータバ
スは空間的になるべく局在して分離し、バンク間などで
時分割使用可能なデータバスはデータ転送経路がセルア
レイ、バンクなどで共有し、データ転送経路によるシス
テムの面積増加を最小に抑えて大容量のシンクロナスＤ
ＲＡＭを構成できる。

【００３２】なお、上記例では１つのバンクを２分割し
たが、例えば図４に示すように、１つのバンクを４つの
ブロックに分割して、それぞれのブロックに２Ｉ／Ｏバ
スを対応させるようにしてもよい。

【００３３】また、図１に示す配置構成において、それ
ぞれのＩ／Ｏバス２に対応したＩ／Ｏバッファ（図示せ
ず）は、図５に示すように、Ｉ／Ｏバッド（図示せず）
に隣接させてパッドの配置領域６内に設けるようにすれ
ば、Ｉ／ＯバッファとＩ／Ｏパット間の配線経路が短縮
されて、チップ面積の縮小化を図ることが可能となる。

【００３４】図６は本発明の一実施例を示すものであ
り、内部動作を制御するクロックの系統のブロック図で
ある。すなわち、この図は、データの転送を制御する内
部クロックについて従来例において説明したリセットに
よる制限の緩和のためのアーキテクチャを示している。

【００３５】図６において、太い線で示されているのが
一つの信号経路であり、この系統の一連の動作が終わる
と点線のようにリセット及び切り替え信号が各ブロック
に伝えられる。

【００３６】外部クロックＣＬＫはスイッチＳ１を経
て、図１２に示すレジスタＲ１〜Ｒ４の出力を制御する
信号を生成する内部クロック系１に伝えられる。内部ク
ロック系１は外部信号／ＣＡＳ信号を受けて制御用の内
部クロックを外部クロックＣＬＫから発生する。内部ク
ロックはスイッチＷ１を通り、データのアクセスのバー
ストを制御するバースト制御部７を駆動する。

【００３７】一連のバーストアクセスがバースト制御部
７によって終了するか、又はバーストアクセスを途中で
中断させるバーストインタラプト信号が外部から入力さ
れると、ＥＮＤ信号がバースト制御部７からリセット及
び切り替え信号を発生するブロックＥＳ８に出力され
る。ブロックＥＳ８はＥＮＤ信号を受ける度に交互に信
号Ｒ１または信号Ｒ２を出力する。図６では、信号Ｒ１
が立ち上がる場合を示した。この時信号Ｒ２は立ち上が
る。これによって、スイッチＳ１はオフ、スイッチＳ２
はオンし、内部クロック系１はリセット状態に入り内部
クロック系２は待機状態になる。

【００３８】次に、／ＣＡＳ信号が入力されると、外部
クロックＣＬＫに従いいつでも内部クロック系２は動作
可能となる。また、スイッチＷ１はオフしスイッチＷ２
はオンとなる。これにより、次のバースト制御は内部ク
ロック系２から行われることになる。

【００３９】このように、今まで使用していた内部クロ
ック系のリセット終了を待たずに次の動作を他の内部ク
ロック系を使用して行うことができるため、従来のよう
な制限は生じない。

【００４０】図６に示すスイッチＳ１、Ｓ２、Ｗ１、Ｗ
２、内部クロック系１、２及びバースト制御部７は、例
えば図７に示すように構成されており、スイッチＳ１、
Ｓ２、Ｗ１、Ｗ２は相補型のＦＥＴからなり、内部クロ
ック系１、２は、レジスタＲ１〜Ｒ４からデータを出力
制御するトランスファゲート９を順次導通制御する制御
信号を生成するシフトレジスタ１０と、シフトレジスタ
１０で生成された内部クロック系１又は内部クロック系
２の制御信号をブロックＥＳ８から出力される切換え信
号Ｒ１又はＲ２により選択してトランスファゲート９に
与えるトランスファゲート１１とからなり、バースト制
御部７は、一連のバーストデータ転送の長さをカウント
して終了を判別するカウンタ１２と、カウンタ１２の出
力又はバーストインタラプト信号の入力によりＥＮＤ信
号を出力するＯＲゲート１３とから構成されている。

【００４１】また、ブロックＥＳ８は、例えば図８に示
すように構成されており、図８に示すクロックトインバ
ータ１４はそこの記入されている信号が立ち上がるとイ
ンバータとして作用し、立ち下がると出力が高インピー
ダンスになる。／ＥＮＤはＥＮＤ信号の相補的な信号で
あるから、ＥＮＤ信号が供給される度に信号Ｒ１とＲ２
が図９に示すように交互に立ち上がる。

【００４２】このように、上記実施例においては、デー
タ転送を制御する内部クロック系を２系統設け、これを
交互に使用することによってクロック系のリセットに掛
かる時間によるデータ転送に関する制限を無くすことが
できる。また、図１に示す構成と組み合わせることで、
システムに必要な面積を小さくすることによるコスト低
下と、データ転送に関わる制限の緩和による使い勝手の
よさとを合わせ持った大容量ＳＤＲＡＭを提供できる。

【００４３】

【発明の効果】以上、詳述したように本発明によれば、
バーストデータ転送を制御する制御系統を２系統設ける
ようにしたので、両系統を交互に使用することによりバ
ーストデータ転送におけるリセットによる転送速度の低
下を防止して、バーストデータ転送の高速化を達成する
ことができる。

【図面の簡単な説明】

【図１】本発明が適用される半導体装置の構成を示す図
である。

【図２】図１に示すセルアレイとデータバスの関係を示
す図である。

【図３】図１に示すデータ転送経路とバンクの関係を示
す図である。

【図４】図１の変形例を示す構成図である。

【図５】図１に示すＩ／Ｏバッファの配置例を示す図で
ある。

【図６】本発明の一実施例に係る半導体装置の構成を示
す図である。

【図７】図６に示す構成の一部の具体例を示す図であ
る。

【図８】図６に示す構成の一部の具体例を示す図であ
る。

【図９】図８に示す構成の動作タイミングを示す図であ
る。

【図１０】従来のＤＲＡＭの基本構成を示す図である。

【図１１】図１０の一部構成を示す図である。

【図１２】従来のシンクロナスＤＲＡＭのバーストデー
タ転送に係わる一部構成を示す図である。

【図１３】図１２の一部構成を示す図である。

【図１４】図１２に示す構成の動作タイミングを示す図
である。

【符号の説明】

３ セルアレイペア ２ Ｉ／Ｏバス ４ センスアンプ ５ ＤＢセレクタ ６ Ｉ／Ｏバス、Ｉ／Ｏバッドの配置領域 ７ バースト制御部 ８ ブロックＥＳ ９、１１ トランスファーゲート １０ シフトレジスタ Ｓ１、Ｓ２、Ｗ１、Ｗ２ スイッチ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して一連のデー
   タを出力するバーストデータ転送を制御し、選択的にい
   ずれか一方が活性化されると直ちに転送制御を開始する
   同等の第１及び第２の内部クロック系を有し、 第１の内部クロック系で行われていた一連のバーストデ
   ータ転送の終了時又はバーストデータ転送を途中で中断
   させるバーストインターラプト信号を与えられた際に、
   第１の内部クロック系はリセット状態となり、第２の内
   部クロック系は活性化されて次の一連のバーストデータ
   転送を開始制御してなることを特徴とする半導体装置。
2. 【請求項２】 外部クロック信号に同期して一連のデー
   タを出力するバーストデータ転送を制御する第１、第２
   の内部クロック系を有し、 前記第１、第２の内部クロック系の一方が活性化された
   とき、この活性化された内部クロック系によりバースト
   データ転送が直ちに開始され、 前記第１の内部クロック系の制御によりバーストデータ
   の転送が終了したとき、又はバーストデータ転送を中断
   させるバーストインターラプト信号を受けたとき、前記
   第１の内部クロック系はリセット状態となり、前記第２
   の内部クロック系が次の一連のバーストデータの転送を
   制御することを特徴とする半導体装置。
3. 【請求項３】 それぞれ行及び列に配置された複数のセ
   ルを含み、複数のバンクに分割された複数のセルアレイ
   と、 前記複数のセルアレイとの間でｎ（ｎは正の整数）ビッ
   トのデータを入出力するｎビットのＩ／Ｏバスと、 外部クロック信号に同期して一連のデータを出力するバ
   ーストデータ転送を制御第１、第２の内部クロック系を
   有し、 前記第１、第２の内部クロック系の一方が活性化された
   とき、この活性化された内部クロック系によりバースト
   データ転送が直ちに開始され、 前記バンクは、複数の前記セルアレイを含むｍ個（ｍは
   正の整数）に分割され、 前記ｎビットＩ／Ｏバスは隣接する前記バンクの相互間
   に配置され、隣接するバンクにより時分割で使用され、 前記ｎビットＩ／Ｏバスは、各ブロックに対応してｎ／
   ｍ毎にｎ／ｍビットＩ／Ｏバスにグループ化され、 前記各バンクの各ブロックにおいて、ｎ／ｍビットＩ／
   Ｏバスと各バンクのデータバスとの間でデータの入出力
   動作が行われ、 前記第１の内部クロック系の制御によりバーストデータ
   の転送が終了したとき、又は第１の内部クロック系の制
   御によるバーストデータ転送を中断させるバーストイン
   ターラプト信号を受けたとき、前記第１の内部クロック
   系はリセット状態となり、前記第２の内部クロック系が
   次の一連のバーストデータの転送を制御することを特徴
   とする半導体装置。
4. 【請求項４】 前記第２の内部クロック系の制御により
   バーストデータの転送が終了したとき、又は第２の内部
   クロック系の制御によるバーストデータ転送を中断させ
   るバーストインターラプト信号を受けたとき、前記第２
   の内部クロック系はリセット状態となり、前記第１の内
   部クロック系が次の一連のバーストデータの転送を制御
   することを特徴とする請求項２又は３記載の半導体装
   置。
5. 【請求項５】 前記第１の内部クロック系及び前記第２
   の内部クロック系はそれぞれシフトレジスタを有し、 一方のシフトレジスタが活性化された時、このシフトレ
   ジスタからの出力は、前記バーストデータ転送の間、出
   力すべきデータを選択するトランスファーゲートに供給
   されることを特徴とする請求項２又は３記載の半導体装
   置。
6. 【請求項６】 前記バーストデータ転送を制御する前記
   第１の内部クロック系を選択する第１の信号、及び前記
   バーストデータ転送を制御する前記第２の内部クロック
   系を選択する第２の信号を交互に発生するスイッチ回路
   をさらに具備することを特徴とする請求項２又は３記載
   の半導体装置。
7. 【請求項７】 前記一連のバーストデータの転送が終了
   した時、又は前記一連のバーストデータの転送を中断さ
   せるバーストインターラプト信号を受けたとき、前記ス
   イッチ回路を制御するエンド信号を発生するバースト制
   御回路をさらに具備することを特徴とする請求項６記載
   の半導体装置。
8. 【請求項８】 前記ｎ／ｍビットＩ／Ｏバスの各グルー
   プは、対応するブロックに隣接した領域内に配置され、
   １つのバンクのｎ／ｍビットＩ／Ｏバスの任意の２つの
   グループに関して、第１のグループのバスは第２のグル
   ープのバスの近傍に平行して延出しないことを特徴とす
   る請求項３記載の半導体装置。
9. 【請求項９】 前記ｎ／ｍビットＩ／Ｏバスは、ブロッ
   ク内の複数のセルアレイの隣接するものに接続されるこ
   とを特徴とする請求項８記載の半導体装置。
10. 【請求項１０】 前記セルアレイの活性化回路をさらに
    具備し、 前記データバスは隣接するセルアレイの相互間に配置さ
    れて隣接するセルアレイにより時分割で使用され、この
    隣接するセルアレイは前記活性化回路により活性化され
    ることを特徴とする請求項８記載の半導体装置。
11. 【請求項１１】 前記ｎ＝８、ｍ＝２であり、８ビット
    のＩ／Ｏバスが隣接するバンクに共有され、各バンクは
    それぞれ２個のブロックに分割され、各ブロックは前記
    ８ビットのＩ／Ｏバスのうちの４ビットのＩ／Ｏバスに
    対応していることを特徴とする請求項８記載の半導体装
    置。
12. 【請求項１２】 前記ｎ＝８、ｍ＝４であり、８ビット
    のＩ／Ｏバスが隣接するバンクに共有され、各バンクは
    それぞれ４個のブロックに分割され、各ブロックは前記
    ８ビットのＩ／Ｏバスのうちの２ビットのＩ／Ｏバスに
    対応していることを特徴とする請求項８記載の半導体装
    置。
13. 【請求項１３】 前記Ｉ／Ｏバスに対応して設けられ、
    Ｉ／Ｏパッドに隣接して配置されたＩ／Ｏバッファをさ
    らに具備することを特徴とする請求項１１、１２のいず
    れかに記載の半導体装置。