KR100676864B1 - 로컬 데이터 드라이버와 프로그램 가능한 수의 데이터 리드 및 데이터 라이트 라인을 갖는 임베디드 디램 구조, 메모리 소자, 메모리 회로, 컴퓨터 시스템, 메모리 회로 작동 방법 및 메모리 회로 제조 방법 - Google Patents

로컬 데이터 드라이버와 프로그램 가능한 수의 데이터 리드 및 데이터 라이트 라인을 갖는 임베디드 디램 구조, 메모리 소자, 메모리 회로, 컴퓨터 시스템, 메모리 회로 작동 방법 및 메모리 회로 제조 방법 Download PDF

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Abstract

본 발명의 디램 구조(DRAM architecture)는 메모리 셀들을 미리 지정된 수량의 어레이들에 배열한다. 각 어레이는 자신의 로우 디코더들과 센스앰프들을 갖는다. 로컬 드라이버와 데이터 리드 및 데이터 라이트 라인들을 갖는 데이터 패스 회로는 제 1 방향으로 어레이들의 각각에 연결된다. 어레이와 데이터 패스 회로 사이의 각각의 연결은 종래의 구조에 사용된 IO 라인들보다 상당히 짧은 IO 라인들을 사용한다. 데이터 패스 회로들과 메모리 어레이들의 독창적인 배치를 빌딩 블럭으로 사용하여, 추가적인 데이터 패스들과 메모리 어레이들을 제 1 방향에 직교하는 제 2 방향으로 반도체소자 상에 간단히 배치함으로써 증가된 용량의 디램 구조가 구성될 수 있다.

Description

로컬 데이터 드라이버와 프로그램 가능한 수의 데이터 리드 및 데이터 라이트 라인을 갖는 임베디드 디램 구조, 메모리 소자, 메모리 회로, 컴퓨터 시스템, 메모리 회로 작동 방법 및 메모리 회로 제조 방법{AN EMBEDDED DRAM ARCHITECTURE, MEMORY DEVICE, MEMORY CIRCUIT, COMPUTER SYSTEM, METHOD OF OPERATING THE MEMORY CIRCUIT AND METHOD OF MANUFACTURING THE MEMORY CIRCUIT WITH LOCAL DATA DRIVERS AND PROGRAMMABLE NUMBER OF DATA READ AND DATA WRITE LINES}
본 발명은 반도체 메모리소자에 관한 것으로, 더욱 상세하게는 넓은 대역폭, 빠른 리드(read)및 라이트(write) 엑세스, 프로그램 가능한 수의 데이터 리드 및 데이터 라이트 라인을 갖는 다이내믹 랜덤 엑세스 메모리소자(Dynamic Random Access Memory; DRAM; 이하 "디램" 이라 함)에 관한 것이다.
디램은 개별적인 메모리 셀들의 어레이를 포함한다. 일반적으로, 각 디램 메모리 셀은 전하를 보유하기 위한 커패시터와 커패시터 전하를 엑세싱하기 위한 엑세스 트랜지스터를 포함한다. 상기 전하는 데이터 비트를 나타내는데, (예를 들어 로직 "1"과 로직 "0"을 각각 나타내는) 고전압 또는 저전압이 될 수 있다. 데이터는 라이트 동작 동안에 메모리에 저장되거나 리드 동작 동안에 메모리로부터 리드될 수 있다.
오늘날의 디램에서의 리프레시(refresh), 리드 및 라이트 동작은 전형적으로 하나의 로우(row)에 있는 모든 셀들에 대하여 동시에 수행된다. 데이터는, 워드 라인이라 불려지는 로우를 활성화함으로써 메모리로부터 리드되는데, 워드 라인은 그 로우에 대응하는 모든 메모리 셀을 어레이의 컬럼(column)을 특정하는 디지트 또는 비트 라인들에 결합시킨다. 특정 워드 라인과 비트 라인이 활성화될 때 센스앰프(sense amplifier; sense AMP)는, 활성화된 워드 라인에 연결된 메모리 셀의 내용에 해당하는 활성화된 비트 라인에서의 전위차를 측정함으로써, 어드레스되어진 셀의 데이터를 검출하고 증폭한다. 디램 센스앰프의 동작은, 예를 들어 마이크론 테크놀러지사에 모두 양도된 미국 특허 제5,627,785호; 제5,280,205호; 및 제5,042,011호에 개시되어 있으며, 이들 미국 특허의 내용은 본 명세서에 원용되어 통합된다.
임베디드 디램은 상당량의 디램과 로직 유닛(예를 들어 프로세서)을 함께 포함하는 복합 반도체회로 상에 존재한다. 따라서, 로직 유닛과 메모리 셀 사이의 최소 전달 거리를 갖는 콤팩트한 설계가 결과적으로 초래된다. 또한 임베디드 디램은 더 간단한 시스템 레벨 설계, 더 적은 핀을 갖는 더 적은 수의 패키지, 감소된 부품 수, 및 더 낮은 전력소비라는 장점도 제공한다. 외부 회로연결에서의 이러한 축소는 디램과 전체 로직처리장치 또는 응용장치의 효율을 높인다. 예를 들면, 디램을 동작하는 데 필요한 회로가 감소되기 때문에 디램의 대역폭, 입력과 출력 핀들의 수가 증가될 수 있다. 입력과 출력 데이터뿐만 아니라 로직 및 제어 신호도 보다 짧은 거리를 이동하기 때문에 속도 또한 증가한다.
도 1은 프로세서(52)와 임베디드 디램(54)을 갖는 반도체 회로(50)의 일예를 나타낸다. 도 1에는 하나의 프로세서(52)가 도시되어 있더라도, 회로(50)는 코프로세서(co-processor) 또는 다른 로직소자를 사용할 수도 있다. 마찬가지로, 회로(50)는 임베디드 디램(54) 대신에 싱크로너스 그래픽 랜덤 엑세스 메모리(Synchronous Graphic Random Access Memory; SGRAM; 이하 "에스지램"이라고도 칭함)를 사용할 수도 있다. SGRAM은 특히 비디오 응용을 위해 설계된 것이지만 일반적으로 통상의 임베디드 디램(54)과 유사한 방식으로 동작한다.
도 2는 기존의 임베디드 디램(54)의 구조(architecture)의 일부분을 나타낸다. 디램(54)은 메모리 셀의 여러개 어레이(60)와, 데이터 패스 회로(data path circuit)(56)와, 센스앰프 회로(64)와 로우 디코더 회로(66a, 66b, 66c)(총괄하여 로우 디코더(66)로 명명함)를 포함한다. 로우 디코더 회로(66)는 제어 로직에 의해 제공된 어드레스에 기초하여 어레이(60) 내의 메모리의 로우를 활성화하는데 사용된다. 중간의 로우 디코더(66b)는 그것에 이웃한 2개의 어레이(60)의 로우를 활성화하는데 사용되는 한편, 2개의 외측 로우 디코더(66a, 66c)는 이들이 이웃한 단일 어레이(60)의 로우를 활성화하는데 사용된다. 또한 제어 로직에 의해 제공된 컬럼 선택 신호는 어레이(60) 내의 메모리의 특정 컬럼을 활성화하는데 사용된다. 데이터 패스 회로(56)과 어레이(60)는 여러개의 IO 라인(62)(도 2에서 적은 수의 IO 라인만이 도시되어 있을 지라도)에 의해(센스앰프 회로(64)를 거쳐) 연결된다. 따라서, 데이터는 어레이(60)와 데이터 패스 회로(56) 사이의 IO 라인(62)을 따라 이동한다.
기존의 데이터 패스 회로(56)는 일반적으로 리드 및 라이트 드라이버와, 데이터 리드 및 데이터 라이트 라인을 포함한다. 데이터 리드 라인은 데이터 패스 회로(56)가 어레이(60)로부터 읽어진 데이터를 로직 유닛(예를 들어 도 1의 프로세서)으로 출력하게 한다. 데이터 라이트 라인은 데이터 패스 회로(56)가 로직 유닛으로부터의 데이터를 입력하고 어레이(60)에 상기 데이터가 기록되도록 한다. 데이터 리드 및 데이터 라이트 라인은 보통 입력(Input)/출력(Output) 핀 또는 버퍼에 연결되기 때문에 I/O 라인으로 종종 불려지는데, 이는 센스앰프 회로(56)와 메모리 어레이(60) 사이의 패스를 제공하는 IO 라인(64)과 혼동하지 않아야 한다.
기존의 임베디드 디램은 과거에 양호하게 그 기능을 수행하여 왔을지라도 현재 기술의 발전은 더 큰 대역폭을 갖는 고속 메모리를 요구한다. 모든 IO 라인(62)에 대하여 한번에 단지 하나의 로우가 어드레스될 수 있기 때문에 어레이(60)의 각 메모리 셀, 특히 데이터 패스 회로(56)로부터 가장 멀리 배치된 메모리 셀을 엑세스하는데 장시간이 요구되므로, 도 2에 도시된 구조는 아주 긴 IO 라인(62)을 사용하여 속도는 더 느려지게 된다. 추가적으로, 디램(54)의 대역폭도 다수의 긴 IO 라인(62)의 사용에 의해 제한을 받는다. 그러므로, 오늘날의 기술을 수용하기 위해서는, 임베디드 디램 회로의 대역폭을 넓히는 한편 이들 회로의 속도를 또한 향상시킬 필요가 있다.
임베디드 디램 회로에서의 메모리 테스트는 일반적으로 상기 회로가 의도한 바대로 동작하는 지를 결정하는 컴퓨터 초기화 동안에 최종 사용자에 의해서 수행될 뿐만 아니라 생산과 제조 동안에 제조업자에 의해 그리고 컴퓨터 또는 프로세서 제어 시스템의 하류 제조업자에 의해서도 수행된다. 메모리를 테스팅하는 기존의 한 방법은 어드레스 압축을 사용하는 것이다. 간단히 언급하면, 어드레스 압축은 일정한 어드레스를 "돈 캐어(don't care)" 어드레스 로케이션으로 취급함으로써 이루어진다. 이들 로케이션은 특정 입력 또는 출력 핀에 대응되며 특별한 비교회로와 함께 비교된다. 상기 비교회로는 각 어드레스 로케이션으로부터의 데이터가 동일한 지를 결정한다. 이들이 동일하지 않으면, 적어도 하나의 어드레스 로케이션에 결함이 있는 것이다.
어드레스된 압축은 디램 테스트의 속도를 크게 높인다. 불행하게도, 도 2의 기존 임베디드 디램의 구조가 IO 라인(62)의 세트당 한번에 하나 이상의 로우의 메모리 셀의 활성화를 방지하기 때문에, 어드레스 압축은 기존의 임베디드 디램에서 충분히 사용될 수 없다. 그러므로, 임베디드 디램 회로의 테스트를 강화할 필요성이 있다.
통상 임베디드 디램 회로는 요구되는 응용 또는 프로세스에 맞추어 설계되기 때문에, 메모리 회로 구조의 중요한 재배열없이 응용을 위한 원하는 양의 데이터 리드 및 데이터 라이트 라인(출력과 입력 버퍼 및 핀에 해당하는 I/O 라인)을 쉽게 추가할 필요가 있다(필요에 따라 다수의 I/O 라인을 추가하는 것은 프로그래머블 데이터 리드 및 데이터 라이트 라인 또는 프로그래머블 I/O로 불려진다).
본 발명은 상기한 종래 기술의 단점을 상당량 경감한다. 본 발명은 증가된 대역폭, 빠른 리드 및 라이트 엑세스, 프로그래머블 데이터 리드 및 데이터 라이트 라인을 제공하는 독창적인 임베디드 디램 구조를 사용한다.
또한 본 발명은 어드레스 압축으로 임베디드 디램 회로를 테스팅하기 위한 메커니즘을 제공한다.
본 발명의 디램 구조는, 처음에 메모리 셀을 소정 갯수의 어레이로 구성함으로써 상기한 특징과 장점 등을 달성한다. 각 어레이는 자신의 로우 디코더와 센스앰프를 갖는다. 로컬 드라이버와 데이터 리드 및 라이트 라인을 포함하는 데이터 패스 회로는 제 1 방향의 각각의 어레이와 연결된다. 어레이와 데이터 패스 회로 사이의 각 연결은 종래의 구조에 사용된 IO 라인보다 상당히 짧은 IO 라인을 사용한다. 데이터 패스 회로와 메모리 어레이의 독창적인 배치를 빌딩 블럭(building block)으로 사용하여, 추가적인 데이터 패스 및 메모리 어레이를 제 1 방향에 직교하는 제 2 방향으로 반도체 소자 상로 단순히 배치함으로써 증가된 용량의 디램 구조를 구성할 수 있다. 이는 원하는 응용 또는 프로세스에 맞추어 디램 회로가 쉽게 만들어질 수 있게 한다(즉, 본 발명은 프로그래머블 데이터 리드 및 데이터 라이트 라인을 갖는다). 추가로, 더 많은 데이터 패스 회로와 이에 따른 더 많은 액티브 데이터 리드 및 데이터 라이트 라인을 반도체 소자에 포함시킴으로써 대역폭을 쉽게 증가시킬 수 있게된다. 메모리 셀과 데이터 패스 회로 내에 포함된 로직 사이의 IO 라인이 짧기 때문에 빠른 리드 및 라이트를 이룰 수 있게 된다.
또한 상기한 구조에서는, 여러개의 메모리 셀 어레이로부터의 어드레스 로케이션이 하나의 테스트 어드레스에 대해 병렬로 엑세스될 수 있기 때문에, 어드레스 압축으로 디램 회로를 테스트하는 메커니즘이 제공된다.
본 발명의 상기 목적 및 장점과 다른 목적 및 장점들이 첨부된 도면과 함께 바람직한 실시예의 상세한 기재로부터 더욱 명확해질 것이다.
도 1은 프로세서와 임베디드 디램 회로를 갖는 반도체회로의 블럭도.
도 2는 종래의 임베디드 디램 회로의 블럭도.
도 3은 본 발명에 따른 임베디드 디램 회로의 블럭도.
도 4 및 도 5는 도 3의 디램 회로를 포함하는 소자의 회로도.
도 6 및 도 7은 본 발명의 제 1 실시예에 따른 임베디드 디램 회로의 블럭도.
도 8은 본 발명의 제 2 실시예에 따른 임베디드 디램 회로의 블럭도.
도 9는 본 발명의 제 3 실시예에 따른 임베디드 에스지램 회로의 블럭도.
도 10은 본 발명에 따른 임베디드 디램 회로를 사용한 컴퓨터 시스템의 블록도.
이하, 본 발명에 의한 로컬 데이터 드라이버와 프로그래머블 데이터 리드 및 데이터 라이트 라인을 갖는 임베디드 디램 구조를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3에는 본 발명의 제 1 실시예에 따라 구성된 디램 구조(100)의 일부분이 도시되어 있다. 디램 구조(100)는 여러개의 메모리 셀 어레이(120), 데이터 패스 회로(110), 센스앰프 회로(130) 및 로우 디코더 회로(140)를 포함한다. 각각의 어레이(120)는 두 개의 로우 디코더 회로(140)와 2개의 센스앰프 회로(130)를 갖는다. 로컬 드라이버와 데이터 리드 및 라이트 라인을 포함하는 데이터 패스 회로(110)는 x방향으로 어레이(120) 각각에 연결된다. 어레이(120)와 데이터 패스 회로(110) 사이의 각각의 연결은 종래의 구조에 사용된 IO 라인보다 상당히 짧은 IO 라인(104)을 사용한다. 데이터 패스 회로(110), x방향의 메모리 어레이(120), 이들과 연결된 로우 디코더(140), 센스앰프 회로(130) 및 IO 라인(104)의 독창적인 배치를 빌딩 블럭(점선 108로 도시됨)으로 사용하여, 추가적인 데이터 패스 회로(110)와 메모리 어레이(120)를 y방향으로 반도체 소자 상에 단순히 배치함으로써 증가된 용량의 디램 구조(100)를 구성할 수 있다. 추가로, 도 3에 도시된 바와 같이, 데이터 패스 회로들(110)과 메모리 어레이들(120)의 배치는 디램 구조(100)의 메모리 용량과 대역폭을　증가시키기　위해　x 방향으로　반복될 수 있다. 이는 디램 구조가 원하는 응용과 프로세스에 맞추어 쉽게 만들어질수 있게 한다(즉，본 발명은 프로그래머블 데이터 리드 및 데이터 라이트 라인들을 갖는다). 더 많은 데이터 패스 회로들(110)과 이에 따른 더 많은 액티브 데이터 리드 및 데이터 라이트 라인들을 반도체소자에 포함함으로써 대역폭이 확대된다. 또한，어레이들(120)의 메모리 셀들과 데이터 패스 회로들(110) 내에 포함된 로직 사이의 짧은 IO 라인들(104) 때문에 보다 빠른 리드 및 라이트가 이루어진다.
상기 메모리 어레이(120)는 로우와 컬럼으로 배치된 메모리 셀들을 포함한다. 각각의 로우에 대하여서는 하나의 워드 라인이 존재하고 각각의 칼럼에 대하여서는 하나의 디지트 라인(digit line)과　하나의 보조 디지트 라인(또한 디지트 라인 쌍으로 알려져 있다)이　존재한다．종래 기술에서 공지된 바와 같이, 그리고 도 4 및 도 5를 참조하여 상세히 설명되어지는 바와 같이, 로우 디코더들(140)은 로우 어드레스에 응답하여 워드 라인들을 활성화한다. 상기 활성화된 워드 라인은, 이 워드 라인에 연결된 메모리 셀들의 엑세스 트랜지스터들을 활성화하여, 그 메모리 셀들의 m비트 커패시터들에 충전된 전하가 디지트 라인들로 방전하고 센스앰프 회로들(130)로 이동하게 한다. 컬럼 디코더들(102)은, 컬럼 어드레스에 응답하여 컬럼 셀렉트 신호를 전송하여 센스앰프 회로(130)를 IO 라인들(104)에 결합함으로써 특정 컬럼이나 컬럼들을 선택한다. 리드 동작에 있어서, 어레이(120)의 엑세스된 메모리 셀들에 저장된 데이터는 센스앰프 회로들(130)로부터 IO 라인들(104) 상의 데이터 패스 회로들(110)로 출력된다. 각각의 IO 라인(104)는 실제로 한쌍의 IO 라인들이고 각 라인은 1비트의 데이터와 그의 컴플리먼트(이하, IO쌍이라고 한다)에 해당하는 것에 유의한다. 라이트 동작에 있어서, 데이터는 데이터 패스 회로들(110)로부터 IO 라인에 입력되고, 센스앰프 회로들(130)을 거쳐 이동하고 어레이(120)의 엑세스된 메모리 셀들에 저장된다. 임의의 사이즈의 어레이, 예를 들어 64K, 256K, 512K 또는 1024K가 모듈 또는 어레이로 사용가능할지라도, 어레이들(120)의 사이즈는 각기 64K이고 x 방향의 2개의 어레이들이 128K (즉, 일반적으로 m비트로 불려지는 131,072 개의 개별 메모리 셀들)의 모듈을 형성하는 것이 바람직하다. 추가로, 각 어레이는 또한 리던던트(redundant)　로우들과　컬럼들을 포함하고 이로써 최소한의 동작용량보다　더 많은 셀들을 가질 수 있다.
센스앰프 회로들(130)은 메모리 어레이(120)의 디지트 라인 쌍들에 연결된다. 도 3에서는 센스앰프 회로(130)가 디램 구조(100) 내에 위치하는 블럭으로 도시되어 있다. 각 센스앰프 회로(130)는 충분한 양의 개별 센스앰프들을 포함하되, 각각의 디지트 라인쌍에 대하여 하나의 센스앰프를 포함하여, 메모리의 어레이들(120) 내의 메모리 셀들의 데이터 내용을 적절히 리드하고 증폭한다. 이하 기술되는 바와 같이, (개별 센스앰프들은 라이트 동작 동안에 데이터를 증폭할 필요가 없기 때문에) 센스앰프 회로들(130)은 메모리 어레이들(120)에 라이트되어질 데이터를 위한 적절한 입력 드라이버 회로도 포함한다.
도 4에는 개별 데이터 패스 회로들(110a, 110b)의 내용 및 개별 센스앰프 회로들(130a, 130b, 130c), 로우 디코더 회로들(140a, 140b, 140c, 140d), 메모리 어레이들(120a, 120b) 및 데이터 패스 회로들(110a, 110b) 사이의 다양한 연결이 도시되어 있다. 개별 데이터 패스 회로들(110a, 110b)은 유사한 회로들(데이터 패스 회로들(110)이라고 통칭한다)이나 본 설명의 목적상 개별 참조번호를 부여하였다. 개별 센스앰프 회로들(130a, 130b, 130c)은 유사한 회로들(센스앰프 회로들(130)이라고 통칭한다)이나 본 설명의 목적상 개별 참조번호를 부여하였다. 개별 로우 디코더 회로들(140a, 140b, 140c, 140d)은 유사한 회로들(로우 디코더 회로들(140)이라고 통칭한다)이나 본 설명의 목적상 개별 참조번호를 부여하였다. 마찬가지로, 개별 메모리 어레이들(110a, 110b)은 유사한 회로들(메모리 어레이들(120)이라고 통칭한다)이나 본 설명의 목적상 개별 참조번호를 부여하였다. 제 1 데이터 패스 회로(110a)는, 데이터 라이트 회로(150a), 데이터 리드 회로(160a) 및 섹션셀렉트 회로(180a)를 포함한다. 데이터 리드 회로(160a)는, 해당하는 데이터 리드 라인을 각기 갖는 다수의 통상적인 리드 드라이버 회로들(166a), 다수의 통상적인 파이프 라인 레지스터들(164a) 및 다수의 통상적인 리드 래치(read latches)(162a)들을 포함한다. 또한 데이터 리드 회로(160a)는, 리드 래치들(162a)에 연결된 다수의 리드 IO 트랜지스터들(170a)(편의상 단지 하나의 트랜지스터(170a)만이 도시되었다)과 리드 래치 신호 "READLATCH"도 포함한다. 또한 리드 IO 트랜지스터들(170a)은 섹션셀렉트 회로(180a)의 출력단에도 연결된다. 데이터 리드 라인들은 로직 유닛(예를 들어, 도 1에 도시된 프로세서)의 출력버퍼들을 거쳐 출력 핀들에 연결된다. 리드 드라이버 회로들(166a), 파이프 라인 레지스터(164a) 및 래치들(162a)의 수는 변경될 수 있고 의도한 응용에 의존한다. 바람직하게는, 4개의 리드 드라이버 회로들(166a), 파이프라인 레지스터들(164a) 및 래치들(162a)이 존재하며, 따라서 데이터 리드회로(160a)에 4개의 데이터 리드 라인들이 존재하게 된다.
데이터 라이트 회로들(150a)은 해당하는 데이터라이트 라인을 각기 갖는 다수의 통상적인 라이트 드라이버 회로들(156a), 다수의 통상적인 라이트 래치들(write latches)(154a) 및 다수의 통상적인 라이트 버퍼들(152a)을 포함한다. 라이트 드라이버 회로들(156a)은 라이트 인에이블 신호 "ENABLE WRITE"에 연결된다. 라이트 드라이버 회로들(156a)의 출력단은 섹션셀렉트 회로(180a)에 연결된다. 라이트 래치들(154a)은 래치 신호 "DIN LATCH" 내의 데이터에 연결된다. 라이트 버퍼들(152a)은 트랩 신호 "DIN TRAP" 내의 데이터에 연결된다. 데이터 라이트 라인들은 로직 유닛(예를 들어 도 1의 프로세서(52))의 입력버퍼들을 거쳐 입력 핀들에 연결된다. 라이트 드라이버 회로들(156a), 래치들(154a) 및 버퍼들(152a)의 수는 변경될 수 있고 의도한 응용에 의존한다. 바람직하게는, 4개의 라이트 드라이버 회로들(156a), 래치들(154a) 및 버퍼들(152a)이 존재하며, 따라서 데이터 라이트 회로(150a)에 4개의 데이터 라이트 라인들이 존재하게 된다.
섹션셀렉트 회로(180a)는, 제 1 센스앰프 회로(130a)로부터의 다수의 IO 라인들(104a)및 제 2 센스앰프 회로(130b)로부터의 다수의 IO 라인들 (104b)에 연결된다. 상술한 바와 같이, 각 IO 라인(104)은 실제적으로 데이터 비트와 그의 컴플리먼트에 해당하는 IO 쌍이다. 따라서, IO 쌍의 수는 데이터 리드 및 데이터 라이트 라인들의 수와 일치한다. 또한 섹션셀렉트 회로(180a)는 섹션 셀렉트 신호 "SECTION SELECT"에 연결된다. 섹션 셀렉트 신호 "SECTION SELECT"는 제어 로직에
연결되어, 제 1 센스앰프 회로(130a) 또는 제 2 센스앰프 회로(130b)를 제 1 데이터 패스 회로(110a)에 연결하는 데에 사용된다.
제 2 데이터 패스 회로(110b)는 데이터 라이트 회로(150b), 데이터 리드 회로(160b) 및 섹션셀렉트 회로(180b)를 포함한다. 데이터 리드 회로(160b)는 해당하는 데이터 리드 라인을 각기 갖는 다수의 통상적인 리드 드라이버 회로들(166b), 다수의 통상적인 리드 파이프 라인 레지스터들(164b) 및 다수의 통상적인 리드 래치들(162b)을 포함한다. 또한 데이터 리드 회로(160b)는 리드 래치(162b)에 연결된 다수의 리드 IO 트랜지스터(170b)(편의상 1개의 트랜지스터(170b)만이 도시됨)와 리드래치 신호 "READ LATCH"를 포함한다. 또한, 리드 IO 트랜지스터(170b)는 섹션셀렉트 회로(180b)의 출력단에도 연결된다. 데이터 리드 라인들은 로직 유닛(예를 들면, 도 1에 도시된 프로세서)의 출력버퍼들을 거쳐 출력 핀들에 연결된다. 리드 드라이버 회로들(166b), 파이프 라인 레지스터(164b) 및 래치들(162b)의 수는 변경 가능하고 의도된 응용에 의존한다. 바람직하게는, 4개의 리드 드라이버 회로들(166b), 파이프 라인 레지스터(164b) 및 래치들(162b)이 있고, 따라서 데이터 리드 회로(160b) 내에는 4개의 데이터 리드 라인들이 있다.
데이터 라이트 회로(150b)는, 해당하는 데이터 라이트 라인을 각기 갖는 다수의 통상적인 라이트 드라이버 회로들(156b), 다수의 통상적인 라이트 래치들(154b) 및 다수의 통상적인 라이트 버퍼들(152b)을 포함한다. 라이트 드라이버 회로들(156b)은 라이트 인에이블 신호 "ENABLE WRITE"에 연결된다. 라이트 드라이버 회로들(156b)의 출력단은 섹션셀렉터 회로(180b)에 연결된다. 라이트 래치들(154b)은 래치 신호 "DIN LATCH" 내의 데이터에 연결된다. 라이트 버퍼들(152)은 트랩신호 "DIN TRAP"내의 데이터에 연결된다. 데이터 라이트 라인들은 로직 유닛(예를 들면, 도 1의 프로세서(52))의 입력버퍼들을 거쳐 입력 핀에 연결된다. 라이트 드라이버 회로들(156b), 래치들(154b) 및 버퍼들(152b)의 수는 변경될 수 있고 의도된 응용에 의존한다. 바람직하게는, 4개의 라이트 드라이버 회로들 (156b), 래치들(154b) 및 버퍼들(152b)이 존재하고, 따라서 데이터 라이트 회로(150b) 내에는 4개의 데이터 리드 라인들이 존재한다.
섹션셀렉트 회로(180b)는 제 3 센스앰프 회로(130b)로부터 다수의 IO 라인들(104c)과, 제 2 센스앰프 회로(130b)로부터 다수의 IO 라인(104b)에 연결된다. 상술한 바와 같이, 각 IO 라인(104)은 실제로 데이터 비트와 그의 컴플리먼트에 해당하는 IO 쌍이다. 따라서, IO 쌍의 수는 데이터 리드 및 데이터 라이트 라인들의 수와 일치한다. 또한, 섹션셀렉트 회로(180b)는 섹션셀렉트 신호 "SECTION SELECT"에 연결된다. 섹션 셀렉트 신호 "SECTION SELECT"는 제어 로직에 연결되고, 제 3 센스앰프 회로(130c) 또는 제 2 센스앰프 회로(130b)를 제 2 데이터 패스 회로(110b)에 연결하는 데에 사용된다.
제 1 메모리 어레이(120a)는 제 1 센스앰프 회로(130a)를 거쳐 제 1 데이터 패스 회로(110a)에 연결되고 제 2 센스앰프 회로(130b)를 거쳐 제 2 데이터 패스 회로(110b)에 연결된다. 또한 제 1 메모리 어레이(120a)는 2개의 로우 디코더들(140a, 14b)에 연결된다. 2개의 로우 디코더들(140a, 140b)의 어떠한 배열이 가능하다고 할지라도 제 1 로우 디코더(140a)는 짝수 로우 디코더(즉, 짝수번의 로우 어드레스를 디코드한다)이고, 제 2 로우 디코더(140b)는 홀수 로우 디코더(즉, 홀수번의 로우 어드레스를 디코드한다)이다. 제 2 메모리 어레이(120b)는 제 2 센스앰프 회로(130b)를 거쳐 제 1 데이터 패스 회로(110a)에 연결되고 제 3 센스앰프 회로(130c)를 거쳐 제 2 데이터 패스 회로(110b)에 연결된다. 또한 제 2 메모리 어레이(120b)는 2개의 로우 디코더들(140c, 140d)에 연결된다. 2개의 로우 디코더들(140c, 140d)의 어떠한 배열도 가능하다고 할지라도 제 3 로우 디코더 (140c)는 짝수 로우 디코더(즉, 짝수번의 로우 어드레스를 디코드한다)이고 제 4 로우 디코더(140d)는 홀수 로우 디코더(즉, 홀수번의 로우 어드레스를 디코드한다)이다. 컬럼 디코더(102)는 다수의 컬럼 셀렉트 신호들을 센스앰프 회로들(130)에 제공한다. 제 1 및 제 2 메모리 어레이들(120a, 120b)은 제 2 센스앰프 회로(130b)를 공유하고 있기 때문에, 어레이들(120a, 120b) 중 하나만이 동시에 액세스될 수 있다. 따라서, 본 발명은 상기 공유된 센스앰프 회로(130b)가 메모리 어레이(120a, 120b)중 하나에 의해서만 동시에 액세스되는 것을 보증하기 위해 섹션셀렉트 신호 "SECTION SELECT"를 사용한다.
이하, 본 발명의 제 1 실시예에 따라 구성된 디램 구조(100)의 동작을 설명하기로 한다.
설명의 편의상 4개의 라이트 드라이버 회로들(156a, 156b), 라이트 래치들(154a, 154b) 및 버퍼들(152a, 152b)들이 존재하고, 따라서, 데이터 라이트 회로들(150b) 내에 4개의 데이터 라이트 라인들이 존재하는 것으로 하였다. 또한, 4개의 리드 드라이버 회로들(166a, 166b), 파이프 라인 레지스터들(164a, 164b) 및 래치들(162a, 162b)이 존재하고, 따라서 데이터 리드 회로들(160a, 160b) 내에 4개의 데이터 리드 라인들이 존재하는 것으로 하였다. 제 1 센스앰프 회로(130a)는 제 1 섹션셀렉트 회로(180a)에 연결된 4개의 IO 쌍을 갖는다. 제 2 센스앰프 회로(130b)는 제 1 섹션 셀렉트 회로(180a)에 연결된 4개의 IO 쌍과 제 2 셀렉트 회로(180b)에 연결된 동일한 4개의 IO 쌍을 갖는다. 제 3 센스앰프 회로(130c)는 제 2 섹션 셀렉트 회로(180b)에 연결된 4개의 IO 쌍을 갖는다. 단지 하나의 메모리 어레이(120a, 120b)만이 한번에 엑세스될지라도 모든 데이터 패스 회로들(110a, 110b)은 엑세스된 메모리 어레이(120a 또는 120b)에 의해 사용될 수 있다. 즉, 모든 사용가능한 데이터 패스 회로들 (110)이 입력 또는 출력 데이터로 사용될 수 있으나, 다른 모든 메모리 어레이(120)만이 엑세스될 수도 있다. 8비트의 데이터는 예를 들면, 리드 동작 동안에 4개의 데이터 비트들이 하나의 데이터 패스 회로(110a)로 이동하고 4개의 데이터 비트가 또다른 데이터 패스 회로(110b)로 이동하면서 엑세스된 메모리 어레이(120a)로부터 리드될 수 있다. 마찬가지로, 8비트의 데이터는 예를 들면, 라이트 동작 동안에 4개의 데이터 비트들이 하나의 데이터 패스 회로 (110a)로부터 수신되고 4개의 데이터 비트가 또다른 데이터 패스 회로 (110b)로부터 수신되면서 상기 엑세스된 메모리 어레이(120a)로 라이트될 수 있다.
리드 동작 동안에 제 1 또는 제 2 로우 디코더들(140a, 140b)중의 하나가 제어 로직에 의해 제공된 로우 어드레스에 응답하여 제 1 메모리 어레이 (120a) 내의 워드 라인을 활성화한다( 도 4에 도시된 바와 같이, 제 1 로우 디코더(140a)가 짝수번의 로우 어드레스를 활성화하는 한편, 제 2 로우 디코더가 홀수번의 로우 어드레스를 활성화한다). 이때, 제 2 메모리 어레이(120b)는 엑세스되지 않는다. 상기 활성화된 워드 라인은 상기 워드 라인에 연결된 제 1 메모리 어레이(120a)의 메모리 셀들에 대한 엑세스 트랜지스터를 활성화여 m비트 커패시터들에 충전된 전하들을 디지트 라인들 상으로 방전시키고 제 1 및 제 2 센스앰프 회로들(130a, 130b)로 이동시킨다. 4 비트 (및 그 컴플리먼트)는 제 1 센스앰프 회로(130a)로 이동하고, 4 비트 (및 그 컴플리먼트)는 제 2 센스앰프 회로(130b)로 이동한다. 8비트 중 어느 것이 제 1 센스앰프 회로(130a)로 이동하고 어느 것이 제 2 센스앰프 회로(130b)로 이동하는 지를 결정하는 것은 응용시의 특징에 따라 좌우되며, 원하는 어떠한 방법으로도 이를 결정할 수 있다. 예를 들면, 하나의 방법은 4개의 높은 자리수의 비트들을 제 1 센스앰프 회로(130a)로 이동하게 하는 한편, 낮은 자리수의 비트들을 제 2 센스앰프 회로(130b)로 이동하게 하는 것이다.
컬럼 디코더(102)는 컬럼 어드레스에 응답하여 2개의 컬럼 셀렉트 신호들을 센스앰프 회로들(130a, 130b)로 전송함으로써 특정 컬럼들을 선택한다. 제 1 센스앰프 회로(130a)로부터의 4개의 IO 쌍이 제 1 데이터 패스 회로(110a)로 전송하고, 제 2 센스앰프 회로(130b)로부터의 4개의 IO 쌍이 제 2 데이터 패스 회로(110a)로 전송하도록 섹션 셀렉트신호 "SECTION SELECT"가 설정된다. 제어 로직은 리드 IO 트랜지스터들(170a, 170b)을 활성화하는 리드 래치 신호 "READ LATCH"를 사용하여 IO 쌍을 리드 래치들(170a, 170b)로 입력하게 한다. 래치 데이터는 리드 파이프 레지스터들(164a, 164b)을 거쳐 리드 드라이버 회로들(166a 166b)로 전송된다. 리드 드라이버 회로들(166a, 166b)은 데이터를 데이터 리드 라인들에 출력한다. 종래 기술에서 잘 알려진 바와 같이, 일단 데이터가 리드 파이프 라인 레지스터(164a, 164b)에 들어가면, 새로운 데이터는 파이프 라인 레지스터(164a, 164b)에 포함된 데이터를 파손하지 않고 메모리 어레이(120a, 120b)로부터 읽혀질 수 있다. 필요한 경우 제 1 메모리 어레이(120a)가 엑세스될 수 있으나, 바람직한 실시예에서는 다음의 리드 동작으로서 제 2 메모리 어레이(120b)를 엑세스하게 된다. 즉, 메모리 어레이(120a, 120b)는 제 2 메모리 어레이(120b)가 제 1 메모리 어레이(120a)를 뒤따르는 교번방식으로 엑세스될 수 있거나 동일한 어레이(120a, 12b)가 연속적으로 엑세스될 수 있다.
라이트 동작 동안에, 각 데이터 라이트 라인으로부터의 데이터 비트는, 트랩 신호 "DIN TRAP"내의 데이터가 활성화될 때 데이터 패스 회로(110a, 110b)의 데이터 라이트 버퍼(152a, 152b)에 라이트된다. 이후 데이터 비트는 이후 라이트 래치(154a, 154b)에 의해 래치되고 라이트 드라이버 회로(156a, 156b)로 전송된다. 이때, 데이터 비트(및 컴플리먼트)는 IO 라인(104a, 104b)으로 전송되고 라이트 드라이버 회로(156a, 156b)에 의해 섹션셀렉트 회로(180a, 180b)로 전송된다.
제 1 데이터 패스 회로(110a)로부터의 4개 IO 쌍이 제 1 또는 제 2 센스앰프 회로(130a, 130b)로 전송되고 제 2 데이터 패스 회로(110b)로부터의 4개 IO 쌍이 제 2 또는 제 3 센스앰프 회로(130b, 130c)로 전송되도록 섹션 셀렉트신호 "SECTION SELECT"가 설정된다. 상술한 바와 같이, 데이터가 제 1 메모리 어레이(120a)에 라이트되려면, 그 다음에 섹션셀렉트 신호 "SECTION SELECT"는 제 1 데이터 패스 회로(110a)로부터의 4개 IO 쌍이 제 1 센스앰프 회로(130a)로 전송되고 제 2 데이터 패스 회로 (110b)로부터의 4개 IO 쌍이 제 2 센스앰프 회로(130b)로 전송되는 것을 보증한다. 반대로, 데이터가 제 2 메모리 어레이(120b)에 라이트되려면, 그 다음에 섹션셀렉트 신호 "SECTION SELECT"는, 제 1 데이터 패스 회로 (110a)로부터의 4개 IO 쌍이 제 2 센스앰프 회로(130b)로 전송되고 제 2 데이터 패스 회로(110b)로부터의 4개 IO 쌍이 이 제 3 센스앰프 회로(130c)로 전송되는 것을 보증한다. 컬럼 셀렉트 신호와 로우 디코더 (140)는 메모리 어레이(120a, 120b) 내의 적절한 로케이션을 활성화하여, 데이터 비트가 센스앰프 회로로부터 적절한 메모리 어레이(120a, 120b)에 라이트되게 한다.
도 5는 센스앰프 회로(130)의 내부와 그 내부의 요소들 사이의 다양한 연결을 나타낸다. 센스앰프 회로(130)는 두 개의 이퀄라이저 회로 (132a, 132b), 두 개의 아이솔레이션 게이트회로(134a, 134b), 센스앰프(136) 및 컬럼 셀렉트 게이트 회로(138)를 포함한다.
제 1 이퀄라이저 회로(132a)는 디지트 라인 쌍(DIGa0, DIGa0_)을 거쳐 제 1 메모리 어레이(120a)에 연결된다. 제 1 이퀄라이저회로(132a)는, 데이터가 센스앰프 회로(130b)로 또는 센스앰프 회로(130b)로부터 전송될 때, 디지트 라인 쌍(DIGa0, DIGa0_)의 정확한 전압레벨을 보증한다. 제 1 아이솔레이션 게이트 회로(134a)는 데이터가 제 2 메모리 어레이(120b)와 센스앰프(136) 사이에서 이동할 때 센스앰프(136)로부터 디지트 라인 쌍 (DIGa0, DIGa0_)를 아이솔레이션(isolation)하는데 사용된다.
제 2 이퀄라이저 회로(132b)는 디지트 라인 쌍 (DIGb0, DIGb0_)를 거쳐 제 2 메모리 어레이(120b)에 연결된다. 제 2 이퀄라이저 회로(132a)는, 데이터가 센스앰프 회로(130b)로 또는 센스앰프 회로(130b)로부터 전송될 때, 디지트 라인 쌍 (DIGb0, DIGb0_)의 정확한 전압레벨을 보증한다. 제 2 아이솔레이션 게이트 회로(134b)는 데이터가 제 1 메모리 어레이(120a)와 센스앰프(136) 사이에서 이동할 때 센스앰프(136)로부터 디지트 라인 쌍 (DIGb0, DIGb0_)를 아이솔레이션하는데 사용된다.
센스앰프 회로(136)는 두 개의 아이솔레이션 회로(134a, 134b)에 연결되고, 컬럼 셀렉트 게이트 회로(138)에 연결된다. 리드동작 동안에 컬럼 선택 신호는 컬럼 셀렉트 게이트 회로(138)가 적절한 디지트 라인 쌍 (DIGa0, DIGa0_ 또는 DIGb0, DIGb0_)으로부터의 신호를 IO 쌍(IO0, IO0_)으로 덤프(dumped)하게 한다. 라이트 동작 동안에 컬럼 선택 신호는 컬럼 셀렉트 게이트 회로(138)가 IO 쌍 (IO0, IO0_)로부터의 신호를 적절한 디지트 라인 쌍 (DIGa0, DIGa0_ 또는 DIGb0, DIGb0_)로 덤프하게 한다.
데이터 패스 회로(110), 메모리 어레이(120), 로우 디코더(140) 및 센스앰프 회로(130)의 독창적인 배치를 빌딩 블럭으로 사용하여, 추가적인 상기 빌딩블럭을 y방향으로 반도체소자 상에 단순히 배치함으로써 증가된 용량의 디램 구조(100)를 구성할 수 있다. 추가로, 응용이 보증된다되면, 추가적인 빌딩블럭이 x 방향으로도 반도체 기판에 배치될 수 있다. 도 6은 본 발명에 따라 구성된 임베디드 디램 회로(300)의 하나의 가능한 구조의 실시예를 나타낸다. 이 실시예에서, 16개의 데이터 패스 회로 (110)와 16개의 메모리 어레이(120)(및 적절한 수량의 로우 디코더(140)와 센스앰프 회로(130))는 데이터 패스 회로(110)의 4개 컬럼(x 방향)이 있고 각 컬럼이 y방향으로 배치된 4개의 데이터 패스 회로(110)를 가지도록 배치된다. 메모리 어레이의 각각이 64K의 사이즈를 갖고 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 예를 들면, 디램 회로(300)는 1메가 이상의 메모리 셀과 64개의 데이터 리드 라인과 64개의 데이터 라이트 라인을 포함한다.
본 발명의 구조에 의하면, m비트와 IO 라인이 아이솔레이션된다. m비트가 제 2 금속층(금속 2)에 위치한 컬럼 셀렉트 라인에 의해 아이솔레이션된다. 따라서, 제 3 및 제 4 금속층(즉, 금속 3 및 금속 4)은 디램 메모리 어레이(120) 상으로 루트(route)될 수 있다. 종래 기술의 구조는 IO 라인을 위해 제 2 금속층(금속 2)을 사용한다. IO 라인이 노이즈에 민감하여서 디램 메모리 어레이(120) 상에 어떠한 루팅도 배치될 수 없다.
도 7은 본 발명에 따라 구성된 임베디드 디램 회로(350)의 또 다른 구조의 실시예를 나타낸다. 이 실시예에서는 32개의 데이터 패스 회로 (110)와 32개의 메모리 어레이(120)(및 적절한 수량의 로우 디코더(140) 및 센스앰프 회로(130))는, 데이터 패스 회로(110)의 4개 컬럼(x 방향)이 있고 각 컬럼이 y방향으로 배치된 8개의 데이터 패스 회로(110)를 가지도록 배치된다. 메모리 어레이(120)의 각각이 64K의 사이즈를 갖고 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 예를 들면, 디램 회로(350)는 2메가 이상의 메모리 셀과 128개의 데이터 리드 라인과 128개의 데이터 라이트 라인을 포함한다.
도 8은 본 발명의 제 2 실시예에 따라 구성된 임베디드 디램 회로 (400)의 구조를 나타낸다. 이 실시예에서는 데이터 패스 회로(110)와 연결된 2개의 메모리 어레이(120)가 있다. 이 실시예에서 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 각 엑세스된 메모리 어레이(120)는 메모리 어레이(120)당 전체 4비트에 대하여 2비트의 데이터를 하나의 데이터 패스 회로(110)에 출력하고, 2비트의 데이터를 다른 하나의 데이터 패스 회로(110)에 출력한다(엑세스된 메모리 어레이(120)당 8비트가 출력되는 도 3 내지 도 7의 구조에 대조적임). 다른 부분에서는 상기 회로(400)의 동작이, 도 3 내지 도 7를 참조하여 기술된 회로와 아주 동일하다. 단지 하나의 메모리 어레이(120)만이 엑세스되고 상기 엑세스된 어레이(120)가 8비트의 데이터를 출력하도록 상기 회로(400)를 구성하는 것이 가능하다는 것에 유의한다. 이 실시예에서, 32개의 데이터 패스 회로(110)와 64개의 메모리 어레이(120)( 및 적절한 수량의 로우 디코더 140와 센스앰프 회로 130)는 데이터 패스 회로(110)의 2개 컬럼(x 방향)이 있고 각 컬럼이 y방향으로 배치된 16개의 데이터 패스 회로(110)을 가지도록 배치된다. 메모리 어레이(120)의 각각이 64K의 사이즈를 갖고 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 예를 들면, 디램 회로(400)는 4메가 이상의 메모리 셀과 128개의 데이터 리드 라인과 128개의 데이터 라이트 라인을 포함한다.
도 9는 본 발명의 제 3 실시예에 따라 구성된 임베디드 SGRAM회로 (450)의 구조를 나타낸다. 이 실시예에서, 데이터 패스 회로(110)와 연결된 4개의 메모리 어레이(120)가 있다. 이 실시예에서 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 각 엑세스된 메모리 어레이(120)는 메모리 어레이(120)당 전체 2비트에 대하여 1비트의 데이터를 하나의 데이터 패스 회로(110)에 출력하고, 1비트의 데이터를 다른 하나의 데이터 패스 회로(110)에 출력한다(엑세스된 메모리 어레이(120)당 8비트가 출력되는 도 3 내지 도 7의 구조에 대조적임). 다른 부분에서는 상기 회로(450)의 동작이, 도 3 내지 도 7을 참조하여 기술된 회로와 아주 동일하다. 단지 하나의 메모리 어레이(120)가 엑세스되고 상기 엑세스된 어레이(120)가 8비트의 데이터를 출력하도록 상기 회로(450)를 구성하는 것이 가능하다는 것에 유의한다. 이 실시예에서, 32개의 데이터 패스 회로(110)와 128개의 메모리 어레이(120)( 및 적절한 수량의 로우 디코더(140)와 센스앰프 회로(130))는, 데이터 패스 회로(110)의 2개 컬럼(x 방향)이 있고 각 컬럼이 y방향으로 배치된 16개의 데이터 패스 회로(110)를 가지도록 배치된다. 메모리 어레이(120)의 각각이 64K의 사이즈를 갖고 각 데이터 패스 회로(110)가 4개의 데이터 리드 라인과 4개의 데이터 라이트 라인을 가지면, 예를 들면, 디램 회로(450)는 8메가 이상의 메모리 셀과 128개의 데이터 리드 라인과 128개의 데이터 라이트 라인을 포함한다.
도 10은 로직 소자(820)를 포함하는 컴퓨터 시스템(800)을 나타내고, 이는 그래픽 액셀레이터를 가지며, 프로세서(822)와 본 발명에 따라 구성된 임베디드 디램 회로(824)를 포함한다. 상기 로직 소자(820)의 프로세서(822)는 컴퓨터 시스템(800)의 로직 기능을 수행하고 로직 소자(820)의 디램(824)은 도 5와 도 6을 참조하여 상술한 바와 같이 동작한다. 컴퓨터 시스템(800)은 또한 버스(816)를 거쳐 로직 소자(820)와 I/O 소자(804)에 통신하는 중앙처리장치(CPU)(802)를 포함한다. 제 2 I/O 소자(806)가 도시되어 있으나 본 발명을 실행하는데 필요하지는 않다. 컴퓨터 시스템은 램(808), 롬(ROM)(810)을 포함하고, 종래 기술에서 공지된 바와 같이 버스 (616)를 거쳐 CPU(802)와 통신하는 플로피 디스크 드라이브(812) 및 컴팩트 디스크(CD) 드라이브(814)와 같은 주변장치를 포함할 수 있다. 램(808)이 요구된다면, 본 발명에 포함할 수도 있다.
통상적인 어드레스 압축 테스트가 본 발명의 임베디드 디램을 테스트하는데 사용될 수 있는 방법에 관한 설명은 다음과 같다. 비록 그 테스트가 상기한 회로들 중 어느 회로에 대한 테스트일지라도 편의상 그 테스트는 도 6의 디램 회로(300)를 참조하여 기술하기로 한다. 어드레스 압축은 특정 어드레스를 "돈 캐어" 어드레스 로케이션으로 취급함으로써 이루어진다. 디램 회로(300)가 16개의 데이터 패스 회로(110)와 16개의 메모리 어레이(120)로 구성되므로 8개의 메모리 어레이(120)의 메모리 로케이션을 하나의 테스트 어드레스로 엑세스 가능하다. 이들 로케이션은 특별한 비교회로와 함께 비교되는 특정 데이터 리드 라인에 해당한다. 상기 비교회로는 각 어드레스 로케이션으로부터의 데이터가 동일한 지를 결정한다. 이들이 동일하지 않으면, 적어도 하나의 어드레스 로케이션은 결함이 있는 것이다. 종래 기술의 디램 회로(54)(도 2)의 레이아웃으로 인하여 단지 1개의 어드레스 로케이션만이 한번에 테스트될 수 있다. 따라서, 본 발명의 디램 회로(300)에 대한 메모리 테스트는 종래 기술의 회로(54)보다 8배 빨리 진행된다.
본 발명이 공지된 양호한 실시예와 연관하여 상세히 기술되는 동안, 본 발명 은 이런 개시된 실시예에 한정되지 않는다는 것이 쉽게 이해되어져야만 한다. 더욱이 본 발명은 다양한 변화, 변경, 치환, 또는 동일한 배치를 포함하도록 수정될 수 있으나, 이는 본 발명의 영역과 일치한다. 따라서, 본 발명은 상술한 설명에 의해 한정되지 않으나, 단지 첨부된 클레임의 영역에 의해 한정된다.

Claims (70)

  1. X 방향으로 서로 이웃하여 배치되며, 각각 데이터 라이트 회로, 데이터 리드회로 및 셀렉트 회로를 포함하는 제 1 및 제 2 데이터 패스 회로들; 및
    상기 X 방향으로 상기 제 1 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 블럭과 상기 X 방향으로 상기 제 2 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 다른 블럭을 포함하되,
    상기 제 1 및 제 2 데이터 패스 회로들은 상기 메모리 셀들의 블럭들 사이에 위치하고, 상기 블럭들의 각각의 상기 메모리 셀들은 로우 및 컬럼을 갖는 어레이로 구성되는 것을 특징으로 하는 메모리소자.
  2. 제 1 항에 있어서, 상기 데이터 패스 회로들의 각각이 상기 X 방향으로 상기 메모리 블럭의 2개에 이웃하여 배치되어 연결되며; 상기 2개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리소자.
  3. 제 2 항에 있어서, 상기 데이터 패스 회로들의 각각이 Y 방향으로 또다른 2개 이상의 메모리 블럭들과 결합되는 것을 특징으로 하는 메모리소자.
  4. 제 1 항에 있어서, 상기 데이터 패스 회로의 각각이 상기 X 방향으로 4개의 상기 메모리 블럭들에 이웃하여 배치되어 연결되며; 상기 4개의 메모리 블럭의 모두가, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리소자.
  5. 제 4 항에 있어서, 상기 데이터 패스 회로들의 각각이 Y 방향으로 또다른 4개 이상의 상기 메모리 블럭들에 연결되는 것을 특징으로 하는 메모리소자.
  6. 제 1 항에 있어서, 상기 X 방향으로 서로에 이웃하여 배치된 제 3 및 제 4 데이터 패스 회로들; 및
    상기 X 방향으로 상기 제 3 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 3 블럭과 상기 X 방향으로 상기 제 4 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 4 블럭을 더 포함하되, 상기 제 3 및 제 4 데이터 패스 회로들은 상기 메모리 셀들의 제 3 및 제 4 블록 사이에 위치하며,
    상기 메모리 셀들의 각각의 블럭은,
    상기 블럭의 로우(row)의 메모리 셀들에 각각 연결된 복수개의 워드 라인들;
    상기 블럭의 컬럼(column)의 메모리 셀들에 각각 연결된 복수개의 디지트 라인들;
    상기 블럭의 상기 워드 라인들에 각각 연결된 하나 이상의 로우 디코더;
    상기 블럭의 상기 디지트 라인들에 각각 연결되고, 상기 데이터 패스 회로들의 각각과의 사이에서 데이터를 전송하기 위한 복수개의 데이터 전송 라인들을 가지며, 상기 메모리 셀들로부터 데이터를 리드하고 상기 메모리 셀들에 데이터를 라이트하기 위한 복수개의 센스앰프 회로들을 포함하고,
    상기 제 제 3 및 제 4 데이터 패스 회로들 및 이와 연결된 메모리 셀 블럭들은, 상기 제 1 및 제 2 데이터 패스 회로들 및 이와 연결된 메모리 셀의 블럭들에 대하여 상기 X 방향에 직교하는 Y 방향으로 배치되어 있는 것을 특징으로 하는 메모리소자.
  7. 제 6 항에 있어서, 상기 Y 방향으로 배치된 인접 메모리 블럭들로부터의 센스앰프 회로들을 상기 인접 블럭들의 하나에 연결된 데이터 패스 회로에 선택적으로 결합하는 셀렉트 회로를 더 포함하며;
    상기 연결된 데이터 패스 회로들은 상기 인접 블럭들의 선택된 하나로부터 데이터를 리드하거나 상기 인접 블럭들의 선택된 하나로 데이터를 라이트하는 것을 특징으로 하는 메모리소자.
  8. 제 7 항에 있어서, 각 데이터 패스 회로는,
    데이터를 상기 센스앰프 회로들에 입력하기 위한 데이터 라이트 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 라이트 드라이버 회로들; 및
    데이터를 상기 센스앰프 회로들로부터 출력하기 위한 데이터 리드 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 리드 드라이버 회로들을 포함하는 것을 특징으로 하는 메모리소자.
  9. 제 7 항에 있어서, 메모리 셀 블럭의 각각은, 상기 블럭의 서로 대향하여 배치된 2개의 로우 디코더들을 포함하며; 상기 로우 디코더들은 각각 블럭내의 교번의 워드 라인을 활성화하는 것을 특징으로 하는 메모리소자.
  10. 제 1 항에 있어서, 상기 메모리 블럭들의 각각은 64K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리소자.
  11. 제 1 항에 있어서, 상기 메모리 블럭들의 각각은 128K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리소자.
  12. 제 1 항에 있어서, 상기 메모리 블럭들의 각각은 256K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리소자.
  13. 제 1 항에 있어서, 상기 메모리 블럭들의 각각은 512K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리소자.
  14. 제 1 항에 있어서, 상기 메모리 블럭들의 각각은 1024K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리소자.
  15. 반도체소자에 위치하는 하나 이상의 메모리 모듈들을 포함하되,
    상기 메모리 모듈들의 각각은
    X 방향으로 서로에 이웃하여 배치되며, 각각 데이터 라이트 회로, 데이터 리드 회로 및 셀렉트 회로를 포함하는 제 1 및 제 2 데이터 패스 회로들;
    상기 X 방향으로 상기 제 1 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 블럭과 상기 X 방향으로 상기 제 2 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 다른 블럭을 포함하되, 상기 제 1 및 제 2 데이터 패스 회로들은 사기 메모리 셀들의 블럭들 사이에 위치하고, 상기 각각의 블럭의 메모리 셀들은 로우 및 컬럼을 갖는 어레이로 구성되며; 및
    상기 메모리 모듈의 센스앰프 회로에 연결된 컬럼 디코더를 포함하는 것을 특징으로 하는 메모리회로.
  16. 제 15 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 2개에 이웃하여 배치되어 연결되고;
    상기 2 개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리회로.
  17. 제 16 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 2개 이상에 연결되는 것을 특징으로 하는 메모리회로.
  18. 제 15 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 4개에 이웃하여 배치되어 연결되고;
    상기 4개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리회로.
  19. 제 18 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 4개 이상에 연결되는 것을 특징으로 하는 메모리회로.
  20. 제 15 항에 있어서, 상기 메모리 모듈은,
    상기 X 방향으로 서로 이웃하여 배치된 제 3 및 제 4 데이터 패스 회로들; 및
    상기 X 방향으로 상기 제 3 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 제 3 블럭과 상기 X 방향으로 상기 제 4 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 제 4 블럭을 더 포함하되, 상기 제 3 및 제 4 데이터 패스 회로들은 상기 메모리 셀들의 제 3 및 제 4 블록 사이에 위치하며,
    상기 메모리 셀들의 각각의 블럭은,
    상기 블럭의 로우(row)의 메모리 셀들에 각각 연결된 복수개의 워드 라인들;
    상기 블럭의 컬럼(column)의 메모리 셀들에 각각 연결된 복수개의 디지트 라인들;
    상기 블럭의 상기 워드 라인들에 각각 연결된 하나 이상의 로우 디코더;
    상기 블럭의 상기 디지트 라인들에 각각 연결되고, 상기 데이터 패스 회로들의 각각과의 사이에서 데이터를 전송하기 위한 복수개의 데이터 전송 라인들을 가지며, 상기 메모리 셀들로부터 데이터를 리드하고 상기 메모리 셀들에 데이터를 라이트하기 위한 복수개의 센스앰프 회로들을 포함하고,
    상기 제 3 및 제 4 데이터 패스 회로들 및 이와 연결된 메모리 셀 블럭들은, 상기 제 1 및 제 2 데이터 패스 회로들 및 이와 연결된 메모리 셀의 블럭들에 대하여 상기 X 방향에 직교하는 Y 방향으로 배치되어 있는 것을 특징으로 하는 메모리회로.
  21. 제 20 항에 있어서, 상기 메모리 모듈은, 상기 Y 방향으로 배치된 인접 메모리 블럭들로부터의 센스앰프 회로들을 상기 인접 블럭들의 하나에 연결된 데이터 패스 회로에 선택적으로 결합하는 셀렉트 회로를 더 포함하며;
    상기 연결된 데이터 패스 회로들은 상기 인접 블럭들의 선택된 하나로부터 데이터를 리드하거나 상기 인접 블럭들의 선택된 하나로 데이터를 라이트하는 것을 특징으로 하는 메모리회로.
  22. 제 20 항에 있어서, 각 데이터 패스 회로는,
    데이터를 상기 센스앰프 회로들에 입력하기 위한 데이터 라이트 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 라이트 드라이버 회로들; 및
    데이터를 상기 센스앰프 회로들로부터 출력하기 위한 데이터 리드 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 리드 드라이버 회로들을 포함하는 것을 특징으로 하는 메모리회로.
  23. 제 20 항에 있어서, 메모리 셀 블럭의 각각은, 상기 블럭의 서로 대향하여 배치된 2개의 로우 디코더들을 포함하며; 상기 로우 디코더들은 각각 상기 블럭내의 교번의 워드 라인을 활성화하는 것을 특징으로 하는 메모리회로.
  24. 제 15 항에 있어서, 2개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 메모리회로.
  25. 제 15 항에 있어서, 4개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 메모리회로.
  26. 제 25 항에 있어서, 상기 4개 이상의 메모리 모듈은 X 방향으로 2개의 컬럼에 배열되는 것을 특징으로 하는 메모리회로.
  27. 제 15 항에 있어서, 8개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 메모리회로.
  28. 제 27 항에 있어서, 상기 8개 이상의 메모리모듈은 X 방향으로 2개의 컬럼에 배열되는 것을 특징으로 하는 메모리회로.
  29. 제 15 항에 있어서, 상기 메모리회로는 에스지램(SGRAM) 메모리회로인 것을 특징으로 하는 메모리회로.
  30. 제 15 항에 있어서, 상기 메모리회로는 디램(DRAM) 메모리회로인 것을 특징 으로 하는 메모리회로.
  31. 제 15 항에 있어서, 상기 메모리회로는 램(RAM) 메모리회로인 것을 특징으로 하는 메모리회로.
  32. 제 15 항에 있어서, 상기 메모리 블럭들의 각각은 64K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리회로.
  33. 제 15 항에 있어서, 상기 메모리 블럭들의 각각은 128K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리회로.
  34. 제 15 항에 있어서, 상기 메모리 블럭들의 각각은 256K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리회로.
  35. 제 15 항에 있어서, 상기 메모리 블럭들의 각각은 512K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리회로.
  36. 제 15 항에 있어서, 상기 메모리 블럭들의 각각은 1024K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리회로.
  37. 프로세서; 및
    상기 프로세서에 연결되며, 컬럼 디코더에 연결된 센스앰프 회로를 갖는 메모리 모듈들로 구성된 반도체소자를 포함하며;
    상기 메모리 모듈들의 각각은,
    X 방향으로 서로 이웃하여 배치되며, 각각 데이터 라이트 회로, 데이터 리드 회로 및 셀렉트 회로를 포함하는 제 1 및 제 2 데이터 패스 회로들; 및
    상기 X 방향으로 상기 제 1 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 블럭과 상기 X 방향으로 상기 제 2 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 다른 블럭을 포함하되,
    상기 제 1 및 제 2 데이터 패스 회로들은 상기 메모리 셀들의 블럭들 사이에 위치하고, 상기 블럭들의 각각의 상기 메모리 셀들은 로우 및 컬럼을 갖는 어레이로 구성되는 것을 특징으로 하는 컴퓨터시스템.
  38. 제 37 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 2개에 이웃하여 배치되어 연결되고;
    상기 2개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 컴퓨터시스템.
  39. 제 38 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 2개 이상에 연결되는 것을 특징으로 하는 컴퓨터시스템.
  40. 제 37 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 4개에 이웃하여 배치되어 연결되고;
    상기 4개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 컴퓨터시스템.
  41. 제 40 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 4개 이상에 연결되는 것을 특징으로 하는 컴퓨터시스템.
  42. 제 37 항에 있어서, 상기 메모리 모듈은,
    상기 X 방향으로 서로 이웃하여 배치된 제 3 및 제 4 데이터 패스 회로들; 및
    상기 X 방향으로 상기 제 3 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 3 블럭과 상기 X 방향으로 상기 제 4 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 4 블럭을 더 포함하되, 상기 제 3 및 제 4 데이터 패스 회로들은 상기 메모리 셀들의 제 3 및 제 4 블록 사이에 위치하며,
    상기 메모리 셀들의 각각의 블럭은,
    상기 블럭의 로우(row)의 메모리 셀들에 각각 연결된 복수개의 워드 라인들;
    상기 블럭의 컬럼(column)의 메모리 셀들에 각각 연결된 복수개의 디지트 라인들;
    상기 블럭의 상기 워드 라인들에 각각 연결된 하나 이상의 로우 디코더; 및
    상기 블럭의 상기 디지트 라인들에 각각 연결되고, 상기 데이터 패스 회로들의 각각과의 사이에서 데이터를 전송하기 위한 복수개의 데이터전송라인들을 가지며, 상기 메모리 셀들로부터 데이터를 리드하고 상기 메모리 셀들에 데이터를 라이트하기 위한 복수개의 센스앰프 회로들을 포함하고,
    상기 제 제 3 및 제 4 데이터 패스 회로들 및 이와 연결된 메모리 셀 블럭들은, 상기 제 1 및 제 2 데이터 패스 회로들 및 이와 연결된 메모리 셀의 블럭들에 대하여 상기 X 방향에 직교하는 Y 방향으로 배치되어 있는 것을 특징으로 하는 컴퓨터시스템.
  43. 제 42 항에 있어서, 상기 메모리 모듈은, 상기 Y 방향으로 배치된 인접 메모리 블럭들로부터의 센스앰프 회로들을 상기 인접 블럭들의 하나에 연결된 데이터 패스 회로에 선택적으로 결합하는 셀렉트 회로를 더 포함하며;
    상기 연결된 데이터 패스 회로들은 상기 인접 블럭들의 선택된 하나로부터 데이터를 리드하거나 상기 인접 블럭들의 선택된 하나로 데이터를 라이트하는 것을 특징으로 하는 컴퓨터시스템.
  44. 제 42 항에 있어서, 각 데이터 패스 회로는,
    데이터를 상기 센스앰프 회로들에 입력하기 위한 데이터 라이트 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 라이트 드라이버 회로들; 및
    데이터를 상기 센스앰프 회로들로부터 출력하기 위한 데이터 리드 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 리드 드라이버 회로들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  45. 제 42 항에 있어서, 메모리 셀 블럭의 각각은, 상기 블럭의 서로 대향하여 배치된 2개의 로우 디코더들을 포함하며; 상기 로우 디코더들은 각각 블럭내의 교번의 워드 라인을 활성화하는 것을 특징으로 하는 컴퓨터시스템.
  46. 제 37 항에 있어서, 2개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 컴퓨터시스템.
  47. 제 37 항에 있어서, 4개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 컴퓨터시스템.
  48. 제 47 항에 있어서, 상기 4개 이상의 메모리 모듈은 X 방향으로 2개의 컬럼에 배열되는 것을 특징으로 하는 컴퓨터시스템.
  49. 제 37 항에 있어서, 8개 이상의 메모리 모듈의 센스앰프 회로는 상기 컬럼 디코더에 연결되고, X 방향에 직교하는 Y 방향으로 상기 반도체소자 상에 배치되는 것을 특징으로 하는 컴퓨터시스템.
  50. 제 49 항에 있어서, 상기 8개 이상의 메모리모듈은 X 방향으로 2개의 컬럼에 배열되는 것을 특징으로 하는 컴퓨터시스템.
  51. 제 37 항에 있어서, 상기 반도체소자는 에스지램(SGRAM) 메모리회로인 것을 특징으로 하는 컴퓨터시스템.
  52. 제 37 항에 있어서, 상기 반도체소자는 디램(DRAM) 메모리회로인 것을 특징으로 하는 컴퓨터시스템.
  53. 제 37 항에 있어서, 상기 반도체소자는 램(RAM) 메모리회로인 것을 특징으로 하는 컴퓨터시스템.
  54. 제 37 항에 있어서, 상기 메모리 블럭들의 각각은 64K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  55. 제 37 항에 있어서, 상기 메모리 블럭들의 각각은 128K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  56. 제 37 항에 있어서, 상기 메모리 블럭들의 각각은 256K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  57. 제 37 항에 있어서, 상기 메모리 블럭들의 각각은 512K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  58. 제 37 항에 있어서, 상기 메모리 블럭들의 각각은 1024K 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  59. 제 1 및 제 2 메모리 셀들의 어레이와 제1 데이터 패스 회로를 가지며, 상기 어레이들의 각각이 상기 제 1 데이터 패스 회로에 연결되는 메모리회로를 동작시키는 메모리회로 작동방법으로서,
    상기 제 1 데이터 패스 회로에 결합되어 연결된 상기 제 1 메모리 셀 어레이의 메모리 셀들의 로우(row)에 연결된 복수개의 제 1 워드 라인들 중의 하나를 활성화하는 단계;
    상기 활성화된 제 1 워드 라인들 중의 하나를 갖는 상기 제 1 어레이 내의 메모리 셀 컬럼에 연결된 복수개의 제 1 디지트 라인들을 활성화하는 단계;
    상기 활성화된 제 1 워드 라인 및 제 1 디지트 라인에 결합되어 연결된 메모리 셀들과, 상기 제 1 데이터 패스 회로 사이에서 데이터를 전송하는 단계;
    상기 제 1 데이터 패스 회로에 결합되어 연결된 상기 제 2 어레이 내의 메모리 셀 로우(row)에 연결된 복수개의 제 2 워드 라인들 중의 하나를 활성화하는 단계;
    상기 활성화된 제 2 워드 라인들 중의 하나를 갖는 상기 제 2 어레이 내의 메모리 셀 컬럼에 연결된 복수개의 제 2 디지트 라인들을 활성화하는 단계; 및
    상기 제 2 어레이의 상기 활성화된 제 2 워드 라인 및 제 2 디지트 라인에 결합되어 연결된 메모리 셀들과, 상기 제 1 데이터 패스 회로 사이에서 데이터를 전송하는 단계를 포함하고,
    상기 제 1 및 제 2 어레이들의 메모리 셀들과 상기 제 1 데이터 패스 회로 사이에서의 상기 데이터의 전송은, 상기 제 1 및 제 2 어레이들 중의 하나만에 의해 한번에 선택적으로 수행되는 것을 특징으로 하는 메모리회로 작동방법.
  60. 제 59 항에 있어서, 상기 메모리회로는 제 2 데이터 패스 회로를 포함하고, 상기 제 1 및 제 2 어레이들은 상기 제 2 데이터 패스 회로에 연결되며; 상기 메모리회로 작동방법은,
    상기 제 2 데이터 패스 회로에 결합되어 연결된 상기 제 1 어레이 내의 메모리 셀 로우에 연결된 복수개의 제 1 워드 라인들 중의 하나를 활성화하는 단계;
    상기 활성화된 제 1 워드 라인들 중의 하나를 갖는 상기 제 1 어레이 내의 메모리 셀 컬럼에 연결된 복수개의 제 1 디지트 라인들을 활성화하는 단계; 및
    상기 활성화된 제 1 워드 라인 및 제 1 디지트 라인에 결합되어 연결된 메모리 셀들과, 상기 제 2 데이터 패스 회로 사이에서 데이터를 전송하는 단계를 더 포함하는 것을 특징으로 하는 메모리회로 작동방법.
  61. 제 59 항에 있어서, 상기 메모리회로는 제 2 데이터 패스 회로를 포함하고, 상기 제 1 및 제 2 어레이들은 상기 제 2 데이터 패스 회로에 연결되며; 상기 메모리회로 작동방법은,
    상기 제 2 데이터 패스 회로에 결합되어 연결된 상기 제 2 어레이 내의 메모리 셀 로우에 연결된 복수개의 제 2 워드 라인들 중의 하나를 활성화하는 단계;
    상기 활성화된 제 2 워드 라인들 중의 하나를 갖는 상기 제 2 어레이 내의 메모리 셀 컬럼에 연결된 복수개의 제 2 디지트 라인들을 활성화하는 단계; 및
    상기 활성화된 제 2 워드 라인 및 제 2 디지트 라인에 결합되어 연결된 메모리 셀들과, 상기 제 2 데이터 패스 회로 사이에서 데이터를 전송하는 단계를 더 포함하는 것을 특징으로 하는 메모리회로 작동방법.
  62. X 방향으로 서로에 이웃하여 배치되며, 각각 데이터 라이트 회로, 데이터 리드 회로 및 셀렉트 회로를 포함하는 제 1 및 제 2 데이터 패스 회로들을 제공하는 단계;
    상기 X 방향으로 상기 제 1 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 블럭과 상기 X 방향으로 상기 제 2 데이터 패스 회로와 연결되는 메모리 셀들의 적어도 하나의 다른 블럭을 제공하는 단계로서, 상기 제 1 및 제 2 데이터 패스 회로들은 상기 메모리 셀들의 블럭들 사이에 위치하고, 상기 블럭들의 각각의 상기 메모리 셀들은 로우 및 컬럼을 갖는 어레이로 구성하는 단계; 및
    상기 메모리 블럭들에 연결된 컬럼 디코더를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리회로 제조방법.
  63. 제 62 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 2개에 이웃하여 배치되어 연결되고;
    상기 2개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리회로 제조방법.
  64. 제 63 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 2개 이상에 연결되는 것을 특징으로 하는 메모리회로 제조방법.
  65. 제 62 항에 있어서, 상기 데이터 패스 회로들의 각각은 상기 X 방향으로 상기 메모리 블럭들의 4개에 이웃하여 배치되어 연결되고;
    상기 4개의 메모리 블럭들 모두는, 연결된 데이터 패스 회로의 동일측에 있는 것을 특징으로 하는 메모리회로 제조방법.
  66. 제 65 항에 있어서, 상기 데이터 패스 회로들의 각각은, Y 방향으로 상기 메모리 블럭들의 또다른 4개 이상에 연결되는 것을 특징으로 하는 메모리회로 제조방법.
  67. 제 62 항에 있어서,
    상기 X 방향으로 서로 이웃하여 배치된 적어도 제 3 및 제 4 데이터 패스 회로들을 제공하는 단계; 및
    상기 X 방향으로 상기 제 3 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 3 블럭과 상기 X 방향으로 상기 제 4 데이터 패스 회로에 연결되는 메모리 셀들의 적어도 제 4 블럭을 제공하는 단계를 더 포함하되, 상기 제 3 및 제 4 데이터 패스 회로들은 상기 메모리 셀들의 제 3 및 제 4 블록 사이에 위치하며;
    상기 메모리 셀들의 각각의 블럭은,
    상기 블럭의 로우의 메모리 셀들에 각각 연결된 복수개의 워드 라인들;
    상기 블럭의 컬럼의 메모리 셀들에 각각 연결된 복수개의 디지트 라인들;
    상기 블럭의 상기 워드 라인들에 각각 연결된 하나 이상의 로우 디코더; 및
    상기 블럭의 상기 디지트 라인들에 각각 연결되고, 상기 데이터 패스 회로들의 각각과의 사이에서 데이터를 전송하기 위한 복수개의 데이터전송라인들을 가지며, 상기 메모리 셀들로부터 데이터를 리드하고 상기 메모리 셀들에 데이터를 라이트하기 위한 복수개의 센스앰프 회로들을 포함하고,
    상기 제 제 3 및 제 4 데이터 패스 회로들 및 이와 연결된 메모리 셀 블럭들은, 상기 제 1 및 제 2 데이터 패스 회로들 및 이와 연결된 메모리 셀의 블럭들에 대하여 상기 X 방향에 직교하는 Y 방향으로 배치되어 있는 것을 특징으로 하는 메모리회로 제조방법.
  68. 제 67 항에 있어서, 상기 Y 방향으로 배치된 인접 메모리 블럭들로부터 센스앰프 회로들을 상기 인접 블럭들의 하나에 연결된 데이터 패스 회로에 선택적으로 결합하는 셀렉트 회로를 제공하는 단계를 더 포함하며;
    상기 연결된 데이터 패스 회로들은 상기 인접 블럭들의 선택된 하나로부터 데이터를 리드하거나 상기 인접 블럭들의 선택된 하나로 데이터를 라이트하는 것을 특징으로 하는 메모리회로 제조방법.
  69. 제 67 항에 있어서,
    상기 적어도 제 2 쌍의 데이터 패스 회로들을 제공하는 단계는,
    데이터를 상기 센스앰프 회로들에 입력하기 위한 데이터 라이트 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 라이트 드라이버 회로들을 제공하는 단계; 및
    데이터를 상기 센스앰프 회로들로부터 출력하기 위한 데이터 리드 라인을 각각 가지며, 상기 센스앰프 회로들에 연결될 수 있는 복수개의 리드 드라이버 회로들을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리회로 제조방법.
  70. 제 67 항에 있어서, 메모리 셀 블럭의 각각은, 상기 블럭의 서로 대향하여 배치된 2개의 로우 디코더들을 포함하며; 상기 로우 디코더들은 각각 블럭내의 교번의 워드 라인을 활성화하는 것을 특징으로 하는 메모리회로 제조방법.
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