TW507213B - An embedded dram architecture with local data drivers and programmable number of data read and data write lines - Google Patents

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Todd A Merritt
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507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（f ) 發明領域 本發明係關於半導體記憶體裝置，特別係有關於一 種具有較廣帶寬(Bandwidth)、快速讀取與寫入存取與可程 式資料讀與資料寫線的數目。 相關領域之描述 11 Μ \ytV Jt>、rc二—J M-l ALLS 動態隨機存取記憶體(DRAM)包含一個具有複數個個 別記憶體記憶胞之陣列。傳統上，每一 DRAM記憶體記 憶胞包含一電容器，用以儲存電荷；及一存取電晶體，用 以存取在電容器中的電荷。此電荷係代表一資料位元，可 爲高電壓或是低電壓（即分別代表，例如，邏輯”丨，，或是邏 輯’’0")。資料在寫入操作時可儲存在記憶體中，而在讀取 操作時可從記憶體中讀出。 在今日的DRAM中的更新(Refresh)、讀取或是寫入 操作傳統上係藉由在一列（Row)中的記憶胞同時地完成。 貝料係在記憶體中藉由驅動一^列來讀出，也就是一^字元 線’其可使對應於該列的所有記憶體記憶胞耦接到數位或 是位元線，其可界定該陣列的行(Column)。當一特定的字 元線與位元線被驅動時，一感測放大器(Sense amplifier)將 藉由量測在被驅動的位元線，與對應在連接到被驅動之字 元線的記憶體記憶胞之間的電位差異，來偵測及放大在被 驅動的記憶胞中的資料。此DRAM的感測放大器之操作 係描述在，例如，美國第5,627,785號專利；美國第5,280,205 號專利；及美國第5,042,011號專利中，所有的專利係屬 於美光科技(Micron Technology)及其中所參考的內容。 4 ---^---II------裝--- (請先閱讀背面之注意事H填寫本頁) · 線！ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A7 5294pif.doc/008 B7 五、發明說明（>) 嵌入式DRAM係存在於一複雜的半導體電路中，此 電路包括具有相當數量的DRAM與邏輯單元(例如，一微 處理器）。這導致在邏輯單元與記憶體記憶胞之間具有微 小傳送距離之相當緊密的設計。嵌入式dram也提供簡 化系統設計之優點、較少接腳的封裝、降低的元件數目與 較低的功率消耗。這樣在外部電路連結上的降低可增加 DRAM與整體邏輯運算裝置或應用的效率。例如，因爲較 少的電路就能操作DRAM，因此DRAM的帶寬、輸入與 輸出接腳的數量就能夠增加。 第1圖說明具有一處理器（Pr〇cess〇r)52與嵌入式 DRAM 54之一半導體電路50。雖然一處理器52係在第1 圖中說明，此電路50係也可使用一共同處理器（Coprocessor) 或其他的邏輯電路裝置 。類似如此， 此電路 50 中可使用同步圖像隨機存取記憶體（Synchronous Graphic Random Access Memory，底下簡稱SGRAM)來取代嵌入式 DRAM 54。SGRAM係特別地設計使用在影像應用上，然 卻可與傳統的嵌入式DRAM 54 —樣地操作。 經濟部智慧財產局員工消費合作社印製 •--------------^裝--- (請先閱讀背面之注意事β填寫本頁) •線！ 第2圖係說明傳統嵌入式DRAM 54的架構之一部 份。此DRAM 54包括複數個記憶體記憶胞陣列60、資料 路徑電路(Data Path Circuit)56、感測放大器電路64及列 解碼器電路66a、66b與66c(整體而言係指爲列解碼器66)。 此列解碼電路66係用於根據由控制邏輯所提供的位址來 啓動在陣列60中的記憶體列。當在兩外側列解碼器66a 與66c係用於啓動其所鄰近的單一陣列60中的列時，此 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 507213 5294pif.doc/008 五、發明說明（ A7 B7 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 中間的列解碼器66b係用於啓動與其接近鄰近的兩陣列6〇 中的列。也是由控制邏輯所提供的行選擇信號，係用於啓 動在陣列60中特定的行。此資料路徑電路56及陣列6〇 係藉由很多條10線62(經由此感測放大器電路64)連接在 一起(雖然在第2圖中僅說明小數目的10線）。因此，資料 沿著此10線62在陣列60與資料路徑電路56中流通。 傳統的資料路徑電路56 —般包括讀取與寫入驅動器 及資料讀取與資料寫入線路。資料讀取線路容許資料路徑 電路56從陣列60中輸出資料到一邏輯單元(例如，在第j 圖中的處理器）。資料寫入線路容許資料路徑電路56從〜 邏輯單元輸入資料，並且將資料寫入陣列60中。資料讀 取與資料寫入線係有時會被指爲I/O線，因爲他們經常建 接到輸入/輸出接腳或是緩衝器，其係不會與提供感測放 大器電路56與記憶體陣列60間路徑的10線64相混淆。 雖然傳統的嵌入式DRAM在過去表現的不錯，現代 科技的發展需要具有較大帶寬的較快記憶體。在第2 _中 所說明的架構使用非常長的10線62，其將會導致較慢的 速度，因爲需要較長的時間去存取在陣列60中的個別言己 憶體記憶胞，特別是離資料路徑電路56最遠的記憶體^己 憶胞，因爲在一時間僅有一列可被10線62所驅動。除此 之外，此DRAM54的帶寬也是被所使用的大量1〇線Q 所限制。因此’爲了提供現代的技術’當在增加這些電路 的速度時’仍有一意圖與需要去增加嵌入式DRAM電路 的帶寬。
閱 背
Ψ 訂
6 507213 A7 5294pif.doc/008 ___B7____— 五、發明說明（A ) 在嵌入式DRAM電路的記憶體測試係傳統上在生產 與製造時藉由製造者所完成’也同時藉由一電腦或是處理 器控制系統之下游製造商所完成’亦或是藉由末端的使用 者在電腦初始化時所完成’以決定是否此電路係如所需要 的操作。一傳統的測試記憶體方法，即使用位址壓縮。簡 單地說，位址壓縮係藉由將確定位址當成"不需注意"的位 址位置。這些位置對應於特定的輸入或是輸出接腳，並且 與一特別的比較電路一起比較。這比較電路決定從每一位 址位置所來的資料是否相同。如果他們是相同的，最少有 一位址位置是有問題的。 位址比較大大地增加DRAM測試的速度。不幸地， 位址壓縮不能完全地使用在傳統的嵌入式DRAM中，因 爲這傳統嵌入式DRAM之第2圖的架構避免在每一組1〇 線62中超過一列的記憶體記憶胞被啓動。因此，有需要 加強嵌入式DRAM電路的測試。 經濟部智慧財產局員工消費合作社印製 ——2------------裝—— (請先閱讀背面之注音？事填寫本頁) 因爲嵌入式DRAM電路係經常適合於所需要的應用 或製程中’因此需求簡單地增加應用時所需要的資料讀取 及資料寫入線的數量（對應於輸出與輸入緩衝器或接腳之 I/O線）’卻沒有對記憶體電路架構做一主要的重新設定(這 對於所需要的I/O線數量的增加係被當成可程式化資料讀 取及資料寫入線或可程式化I/O線）。 因此’本發明係減少習知技藝持續增加的缺點。本 發明使用獨特的嵌入式DRAM架構，以提供具有增加帶 寬、快速讀取與寫入存取及程式化資料讀取及寫入之線 7 本紙張尺度適用中國國豕準（CNS)A4規格（210 X 297公爱） 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（c ) 路。 本發明亦提供一種可使用位址壓縮方式測試嵌入式 dram電路之架構。 爲達上述之特徵及優點及其他藉由初始地設定記憶 體記憶胞到一預定數量的陣列。每一陣列有其自己的列解 碼器與感測放大器。包括地區的驅動器及資料讀取及寫入 線之一'資料路徑電路係以一'第一方向與每—'陣列連接。此 介於陣列與使用Ϊ0線的資料路徑電路之間分別的連接方 式則比起在傳統架構中的1〇線則相當的短。使用這種將 資料路徑電路與記憶體陣列當成建立區塊(Building Block) 之獨特排列，一種增加容量的DRAM架構可以簡單地建 構在以垂直於第一方向的第二方向，置入額外的資料路徑 與記憶體陣列到半導體裝置上。這樣容許DRAM電路可 簡單地適用於所需要的應用或是製程（也就是說，本發明 具有可程式的資料讀取與資料寫入線）。除此之外，帶寬 (Bandwith)可以輕易地藉由加入更多的資料路徑電路而增 加’而且也因此更多的主動資料讀取與資料寫入線可以在 半導體裝置上。除此之外，因爲更短的10線置於記憶體 記憶胞與包含在資料路徑電路的邏輯裝置之間，因此可具 有更快的讀取及寫入。 此架構也提供使用位址壓縮之方式測試DRAM電路之 機制’因爲從許多的記憶體陣列得到的位址位置可以對一 個測試位址作平行地存取。 爲讓本發明之上述和其他目的、特徵、和優點能更明 8
(請先閱讀背面之注意事S 裝--- f填寫本頁) 訂· -I線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 $294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6) 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖係顯示具有一處理器與一嵌入式DRAM之半 導體電路方塊圖； 第2圖係顯示習知嵌入式DRAM電路之方塊圖； 第3圖係顯示根據本發明建構之嵌入式dram電路 之方塊圖； 第4及5圖係顯示包含第3圖之DRAM電路之元件 電路圖； 第6及7圖係顯示根據本發明第一實施例所建構之嵌 入式DRAM方塊圖； 第8圖係顯示顯示根據本發明第二實施例所建構之嵌 入式DRAM方塊圖； 第9圖係顯示顯示根據本發明第三實施例所建構之嵌 入式SGRAM電路方塊圖；以及 第10圖係顯示一電腦系統使用本發明所建構之嵌入 式DRAM電路之方塊圖。 圖號簡單說明 處理器52 嵌入式DRAM 54 半導體電路50 記憶體記憶胞陣列60 資料路徑電路56 9 (請先閱讀背面之注意事$填寫本頁) lii i裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 經濟部智慧財產局員工消費合作社印製 A7 5294pif.doc/008 B7 五、發明說明（9) 感測放大器電路64 列解碼器電路66、66a、66b、66c 陣列60 DRAM 架構 100 記憶體記憶胞陣列120 資料路徑電路110 感測放大器電路130 列解碼器電路140 10 線 104 資料路徑電路110a、110b 感測放大器130a、130b、130c 列解碼電路 140a、140b、140c、140d 記憶體陣列120a、120b 資料寫入電路150a、150b 資料讀取電路160a、160b 區段選擇電路180a、180b 寫入10電晶體170a、170b 寫入閂鎖器162a、162b 讀取驅動電路166a、166b 管線暫存器164a、164b 寫入驅動器電路156a、156b 寫入閂鎖器154a、154b 寫入緩衝器152a、152b 資料寫入電路150b (請先閱讀背面之注意事'^填寫本頁) -裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（？） 感測電路130c ΙΟ 線 104c 記憶體陣列120a、120b 感測放大器電路130a、130b 列解碼器 140a、140b、140c感測放大器電路130 等化器（Equalizer)電路 132a、132b 隔離閘極（Isolation Gate)電路 134a、134b感測放大器136欄選擇閘極電路138 嵌入式DRAM電路350 嵌入式DRAM電路400 嵌入式SGRAM電路450 電腦系統800 邏輯裝置820 處理器822 嵌入式DRAM電路824 中央除處理單元（CPU)802 匯流排(Bus) 816 I/O 裝置 804、806 RAM 808 唯讀記憶體(R〇M)810 軟式磁碟機812 光碟(CD)機814 (請先閱讀背面之注音？事^^填寫本頁) lii Γ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A7 5294pif.doc/008 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明) 匯流排816 實施暴 第3圖係說明根據本發明第一實施例所建構之DRAM 架構100的一部份。此架構100包括複數個記憶體記憶胞 陣列120、資料路徑電路110、感測放大器電路130及列 解碼器電路140。每一陣列120具有兩個列解碼器電路140 及兩個感測放大器電路130。包含本地驅動器(Local Driver) 及資料讀取及寫入線之資料路徑電路110係在x方向連結 每一陣列120。在陣列120與一資料路徑電路11〇間的連 結係使用10線104，其係與傳統架構的1〇線比較起來相 當的小。使用這種資料路徑電路110、在X方向的記憶體 陣列120、與其連結的列解碼器140、感測放大器電路130 及10線104這樣的獨特排列當成一建築區塊(即虛線108 所說明），增加容量的DRAM架構100可藉由簡單地以y 方向放置額外的資料路徑電路110及記憶體陣列120在一 半導體裝置上。除此之外，如第3圖所示，這樣資料路徑 電路110與記憶體陣列120這樣的安排也可在X方向複製， 以增加記憶體容量與DRAM架構1〇〇的帶寬。因此，容 許DRAM架構100可以簡單地適合於所需要的製程或是 應用上（也就是說，本發明具有可程式化的資料讀取及資 料寫入線）。此帶寬藉由加入更多的資料路徑電路110而 增加，而且結果是更多主動的資料讀取及資料寫入線在半 導體裝置上。除此之外，因爲在陣列120內的記憶體記憶 胞與在資料路徑電路110內的邏輯間具有較短的10線 12 (請先閱讀背面之注杳3事3填寫本頁) lii i裝 · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（p) 104，可具有更快的讀取及寫入速度。 此記憶體陣列120包括以列與行排列之記憶體記憶 胞。對於每一個列具有一字元線，且對於每一個行具有一 數位線與一互補的數位線（Complement digital line)(即爲所 知的邏輯線對，digital line pair)。如在這領域中所熟知， 並且將參照第4圖與第5圖所詳細說明，此列解碼器140 將會對應一列位址啓動字元線。此被驅動的字元線將會驅 動此存取用以作爲連接到此字元線的記憶體記憶胞，而容 許儲存在記憶體記憶胞內m位元電容器的電荷放電到此數 位線並且流到感測放大器電路130。此行解碼器102藉由 一行選擇信號去選擇一特定的行或是複數個行，以對應於 行位址耦接感測放大器電路130到10線104。爲了一讀取 的操作，此儲存在陣列120內被存取的記憶體記憶胞內的 資料將會從感測放大器電路130輸出到在10線104上的 資料路徑電路110。値得注意的是，每一 10線104實際上 之一對10線，每一線路對應於一資料位元及其互補(底下 簡稱爲10對）。爲了一寫入的操作，資料將會從資料路徑 電路110輸入到10線，並將傳到感測放大器電路且將會 儲存在陣列120內被存取的記憶體記憶胞。較佳地，此陣 列120的大小係64K而每一個在X方向上具有兩個陣列120 以形成一個128K的模組(也就是說，131，072個個別的記 憶體記憶胞一般會當成m位元），雖然任何大小尺寸，例 如64K、256K、512K或1024K可用以當成此模組或是陣 列。除此之外，每一陣列也可包括虛置的列或行，且因而 13 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 1!!!裝.I I (請先閱讀背面之注意事^^填寫本頁) 訂： .線. 507213 亂 5294pifl .doc/008 Α7 Β7
五、發明說明（U ) 可比其最小操作的容量具有更多的記憶胞。 此感測放大器電路130係連接到記憶體記憶胞120的 數位線對。第3圖說明感測放大器電路130的區塊，以指 出此電路130係位於DRAM架構100的位置。必須注意 的是，每一感測放大器電路130包括足夠數量的個別感測 放大器，一個用以對數位線對，以適當地讀取及放大在記 憶體120的陣列內記憶體記憶胞的資料內容。如將在底下 所述，此感測放大器電路130也包含適當的輸入驅動器電 路，以利要寫入記憶體陣列120的資料（因爲個別的感測 放大器係在寫入操作時不需要放大資料）。 第4圖係說明個別資料路徑電路110a、110b與個別 感測放大器13〇a、130b、130c，列解碼電路140a、140b、 140c、140d，記憶體陣列l2〇a、120b，與資料路徑電路ll〇a、 ll〇b等之間不同的連接。必須値得注意的是，個別資料路 徑電路ll〇a«與HOb係類似的電路(整體而言係當成資里篮 徑_電路m)，但爲了說明的目的而給予個別的參考號碼。 必猎沐音的是，個別感測放大器130a、130b、130c MM (請先閱讀背面之注意事項再填寫本頁) •費 tr-------!線
似的雷略（整體而言係當成感測放大器雷路130)，但&X 經濟部智慧財產局員工消費合作社印製 說明的戶的而給予個別的參考號。値得注意的是，個別 的列解碼器電路14〇a、140b、140c、140d係類似的電路(整 體而言係當成列解碼器電路140)，但爲了說明的目的而給 予個別的參考號碼。類似如此，此個別的記憶體陣列 與mb係類似的陣列(整體而言係當成記億體陣列D ° 此第一資料路徑電路ll〇a係包括一資料寫入電路 15〇a、資料讀取電路160a及一區段選擇電路180a。此資 料寫入電路160a包括複數個傳統的寫入驅動器電路166a 本纸張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 經濟部智慧財產局員工消費合作社印製 507213 . A7 5294pif.doc/008 B7 1 五、發明說明（/1/) 而每一個具有對應的資料寫入線、複數個傳統的寫入管g 暫存器164a、以及複數個傳統的寫入閂鎖器162a。此胃 料寫入電路160a也包括複數個寫入10電晶體17〇aC^了 說明上的方便僅說明一個電晶體17〇a)連接到寫入閂鎖_ 162a及一讀取閂鎖信號READLATCH。此寫入10電晶體 l7〇a也連接到區段選擇電路ISOa的輸出。此資料讀取線 係經由邏輯單元的輸出緩衝器連接到輸出接腳（〇utput Pins)(例如，在第1圖中所說明的處理器）。讀取驅動電路 166a、管線暫存器164a及閂鎖器162a可能不同，且決定 於所要的應用目的。較佳地，具有4個讀取驅動電路i66a、 管線暫存器l64a及閂鎖器l62a，而且因此有4個資料讀 取線路在資料讀取電路160a中。 資料寫入電路l5〇a包括複數個傳統寫入驅動器電路 156a每一具有對應的資料寫入線、複數個傳統的寫入閂鎖 器154a及複數個傳統的寫入緩衝器152a。此寫入驅動電 路156a係連接到一寫入致能線號ENABLE WRITE。此寫 入驅動電路156a的輸出係連接到區段選擇電路180a。此 寫入閂鎖器154a係連接到在一閂鎖信號mN LatCH的資 料。此寫入緩衝器152a係連接到—在捕捉信號DIN TRAP 內的資料。此資料寫入線係經由邏輯單元之輸入緩衝器連 接到輸入接腳(例如，在第丨圖中的處理器52)。寫入驅動 器電路156a、寫入閂鎖器l54a及寫入緩衝器152a的數量 可以變化，並且端視所需要的應用。較佳地，有4個寫入 驅動電路156a、寫入閂鎖器154a及寫入緩衝器152a，並 15 本紙張尺度翻+國國家標準（CNS)A4規！Γ(2ΐ() X 297^i7 C請先閱讀背面之注音？事3填寫本頁> 訂· W7213 經濟部智慧財產局員工消費合作社印製 A7 ,^_ 5294pif,doc/Q08 _B7 __ 五、發明說明（P ) 且因而在資料寫入電路15〇a中具有4個資料寫入線。 區段選擇電路180a係從第一感測電路130a連接到複 數個IO線l〇4a及從第二感測電路130b連接到複數個1〇 線104b。如上所述，每一 10線104係實際上爲一 10對， 對應於一資料位元及其互補。因此，10對的數量將會與資 料讀取與資料寫入的數量相吻合。此區段選擇電路18〇a 也連接到一區段選擇信號SECTION SELECT。此區段選擇 信號SECTION SELECT係連接到控制邏輯，及使用於連 接第一感測放大器電路130a或第二感測放大器130b之一 到第一資料路徑電路ll〇a。 第二資料路徑電路110b係包括一資料寫入電路 150b、資料讀取電路160b及一區段選擇電路180b。此資 料寫入電路160b包括複數個傳統的寫入驅動器電路166b 而每一個具有對應的資料寫入線、複數個傳統的寫入管線 暫存器164b、以及複數個傳統的寫入閂鎖器162b。此資 料寫入電路160b也包括複數個寫入1〇電晶體170b(爲了 說明上的方便僅說明一個電晶體170b)連接到寫入閂鎖器 162b及一讀取閂鎖信號READLATCH。此寫入10電晶體 170b也連接到區段選擇電路180b的輸出。此資料讀取線 係經由邏輯單兀的輸出緩衝器連接到輸出接腳（Output Pins)(例如，在第1圖中所說明的處理器）。讀取驅動電路 166b、管線暫存器164b及閂鎖器162b的數量可能不同， 且決定於所要的應用目的。較佳地，具有4個讀取驅動電 路166b、管線暫存器164b及閂鎖器162b，而且因此有4 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事 I·填. 寫本頁) 裝 . 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（Μ) 個資料讀取線路在資料讀取電路16〇b中。 資料寫入電路150b包括複數個傳統寫入驅動器電路 156b每一具有對應的資料寫入線、複數個傳統的寫入閂鎖 器154b及複數個傳統的寫入緩衝器152b。此寫入驅動電 路156b係連接到一寫入致能線號ENABLE WRITE。此寫 入驅動電路156b的輸出係連接到區段選擇電路180b。此 寫入閂鎖器154b係連接到在一閂鎖信號DIN LATCH的資 料。此寫入緩衝器152b係連接到一在捕捉信號DIN TRAP 內的資料。此資料寫入線係經由邏輯單元之輸入緩衝器連 接到輸入接腳(例如，在第1圖中的處理器52)。寫入驅動 器電路156b、寫入閂鎖器154b及寫入緩衝器152b的數量 可以變化，並且端視所需要的應用。較佳地，有4個寫入 驅動電路156b、寫入閂鎖器154b及寫入緩衝器152b，並 且因而在資料寫入電路150b中具有4個資料寫入線。 區段選擇電路180b係從第一感測電路130c連接到複 數個10線104c及從第二感測電路130b連接到複數個10 線l〇4c。如上所述，每一 10線104係實際上爲一 10對， 對應於一資料位元及其互補。因此，10對的數量將會與資 料讀取與資料寫入的數量相吻合。此區段選擇電路180b 也連接到一區段選擇信號SECTION SELECT。此區段選擇 信號SECTION SELECT係連接到控制邏輯，及使用於連 接第三感測放大器電路130c或第二感測放大器130b之一 到第一資料路徑電路ll〇b。 第一記憶體陣列120a係經由第一感測放大器電路 17 (請先閱讀背面之注意事3填寫本頁) -裝 · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 五 經濟部智慧財產局員工消費合作社印製 A7 5294pif.doc/0Q8 _ B7 —_—— 發明說明) 130a連接到第一資料路徑電路110a’並經由第二感測放 大器電路130b連接到第二資料路徑電路110b。此第一記 憶體陣列120a也連接到兩個列解碼器14〇a與140b。雖然 此兩個列解碼器140a與140b之任何設定皆有可能’但此 第一列解碼器140a係一偶數列解碼器(也就是，解偶數之 列位址），而第二列解碼器140b係一奇數解碼器(也就是’ 解奇數之列位址）。第二記憶體陣列120b係經由第二感測 放大器電路130b連接到第一資料路徑電路110a’並經由 第三感測放大器電路130c連接到第二資料路徑電路 110b。此第二記憶體陣列120b也連接到兩個列解碼器140c 與140d。雖然此兩個列解碼器140c與140d之任何設定皆 有可能，但此第三列解碼器140c係一偶數列解碼器(也就 是，解偶數之列位址），而第四列解碼器140d係一奇數解 碼器(也就是，解奇數之列位址）。一欄解碼器102提供一 定數量的欄選擇信號到感測放大器電路130。因爲此第一 及第二記憶體陣列120a與120b共享第二感測放大器電路 130b，但在同一時間僅可讀取第一或第二記憶體陣列120a 或120b其中之一。因此，本發明使用區段選擇信號 SECTION SELECT，以確保此共享的感測放大器電路130b 可在一時間僅被一個記憶體陣列120a或120b之一讀取。 此根據本發明第一實施例之DRAM架構100的操作將在 底下描述。 爲了說明的目的，有4個寫入驅動電路156a與156b、 寫入閂鎖器154a與156b、及緩衝器152a與152b，及因 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
(請先閱讀背面之注音？事S -丨裝·11 4W寫本頁) 訂- ^7213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（g) 此有4資料寫入線在資料寫入電路150a與150b。也有4 個讀取驅動電路166a與166b、管線登錄器（Pipeline Registei〇164a與164b、及閂鎖器162a與162b、及因此有 4條資料讀取線路在資料讀取電路160a與160b中。第一 感測放大器130a將具有4個10對連接到第一區段選擇電 路180a。此第二感測放大器電路130b將會有4個IO對連 接到第一區段選擇電路180a，並有4個相同的10對連接 到第二選擇電路180b。第三感測放大器電路130c將會有 4個10對連接到第二區段選擇電路180b。雖然在同一時 間僅有一個記憶體陣列120a與120b可以存取，兩個資料 路徑電路ll〇a與ll〇b將會藉由所存取的記憶體陣列120a 與120b來使用。也就是說，所有可得到的資料路徑電路110 將會被用來輸入或是輸出資料，但僅有每一其他記憶體陣 列120會被存取。8位元的資料將會從所存取的記憶體陣 列120a中讀出，例如，在讀取操作中，4資料位元將會傳 到一資料路徑電路110a及4資料位元將會被傳到另一個 資料路徑電路ll〇b。類似如此，8位元的資料將被寫入所 存取的記憶體陣列120a，例如，在寫入操作時，4位元的 資料從一資料路徑電路ll〇a中獲得，而4位元的資料係 從另一資料路徑電路110b中獲得。 在讀取操作時，第一或第二列解碼器140a或140b之 一可驅動在第一記憶體陣列12〇a中的一字元線以因應由 控制邏輯所提供的列位址(如第4圖所說明，第一列解碼 器140a可驅動偶數的列位址，而第二列解碼器140b可驅 19 紙張尺度適用中國i家標準（CNS)A4規格⑵⑽观公髮)' '"" (請先閱讀背面之注意事Λ填寫本頁) I· -裝 訂： ••t 經濟部智慧財產局員工消費合作社印製 507213 A7 5294pif.doc/008 B7 五、發明說明（Π) 動奇數的列位址）。在此時，第二記憶體陣列120b並沒有 被存取。這個被驅動的字元線將會驅動連接到此字元線的 第一記憶體陣列120a的記憶體記憶胞的存取電晶體，而 允許儲存在m位元電容器的電荷放電到數位線中’並且傳 到第一或第二感測放大器電路13〇a與130b。四位元（及其 互補)係傳到第一感測放大器電路130a及四位元（及其互補） 係傳到第二感測放大器電路13〇b。決定八位元中的哪些位 元到第一感測放大器電路130a，而哪些未原係到第二感測 放大器電路130b係特定的應用，其可藉由所想要的架構 來完成。例如在一架構中，將會使四個較高階的位元傳到 第一感測放大器電路130a中，而較低階的四位元係傳到 第二感測放大器電路130b中。 欄解碼器102對應於一欄選擇位址藉由傳送兩個欄選 擇信號到感測放大器130a與130b中來選擇特定的欄。此 區段選擇信號SECTION SELECT將會被設定，以使得從 第一感測放大器電路130a來的4個10對將會傳送到第一 資料路徑電路ll〇a，從第二感測放大器電路130b來的4 個10對將會傳送到第二資料路徑電路110b。控制邏輯係 使用讀取閂鎖信號READ LATCH以驅動讀取10饈晶體 170a與170b，而容許10對進入資料閂鎖器i70a與l7〇b ° 此閂鎖資料係經由讀取管線登錄器l64a與164b傳送到1 賣 取驅動電路166a與166b。此讀取驅動電路166a與l66b
輸出資料到資料讀取線路中。如在業界中所熟知，當資料 進入讀取管線登錄器l64a與l64b時，新的資料將會從言S 20 ---J------------裝--- (請先閱讀背面之注音？事填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^7213 _ 5294pif.doc/008_ _B7____ 五、發明說明（) 憶體陣列120a與120b中讀出，而不須計算在管線登錄器 164a與164b所儲存的資料。在較佳實施例中，下一個讀 取操作將會存取第二記憶體陣列120b，雖然値得注意的是 第一記憶體陣列120a如需要將也可存取。也就是說，記 憶體陣列120a與120b將可用選擇的方法來存取，可在第 一記憶體記憶胞120a之後接著爲第二記憶體記憶胞 120b，或者可繼續地存取相同的陣列120a或120b。 在寫入操作時，從每一資料寫入線路而來的資料係寫 入資料寫入資料路徑電路ll〇a與ll〇b中的緩衝器152a 與152b，當在捕捉信號DIN TRAP內的資料被驅動時。此 資料位元係接著藉由寫入閂鎖器154a與154b閂鎖住，並 傳送到寫入驅動電路156a與156b中。在此時，資料位元(及 其互補)係送出到1〇線l〇4a與104b，並藉由寫入驅動電 路156a與156b到區段選擇電路180a與180b。 經濟部智慧財產局員工消費合作社印製 -__^__________I ^--- (請先閱讀背面之注意事填寫本頁) 此區段選擇信號SECTION SELECT將會設定，以使 4個從第一資料路徑電路ll〇a的10對將會傳到第一或是 第二感測放大器電路130a與130b之一，並且從第二資料 路徑電路110b的4個10對將會傳到第二或是第三感測放 大器電路13〇b、130c之一。如上所述，如果資料係寫入 第一記憶體陣列120a中，接著區段選擇信號SECTION SELECT將確定從第一資料路徑電路ll〇a的4個10對將 會傳到第一感測放大器電路130a，以及從第二資料路徑電 路110b來的4個10對將會傳到第二感測放大器130b。相 反地，如果資料係寫入第二記億體陣列l2〇b，接著此區段 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ή ) 選擇信號SECTION SELECT將會確保從第一資料路徑電 路110a的4個10對將會傳到第二感測放大器電路130b， 以及從第二資料路徑電路ll〇b來的4個10對將會傳到第 三感測放大器130c。欄選擇信號及列解碼器140將會驅動 在記憶體陣列120a或120b中一合適的位置，並且，因此 容許資料從感測放大器電路中寫出到合適的記憶體陣列 120a 與 120b 〇 第5圖係說明在感測放大器電路130的構件及在此電 路130內構件之間不同的連接。此感測放大器電路130包 含兩個等化器(Equalizer)電路132a與132b、兩個隔離閘 極（Isolation Gate)電路134a與134b、一感測放大器136與 一欄選擇閘極電路138。 此第一等化器電路132a係經由一數位線路對DIGaO 與DIGaOJl接到第一記憶體記憶胞120a。此第一等化器 電路132a係用以確保在數位線路對DIGaO與DIGaOj^ — 正確的電位，當資料傳輸入或是輸出此感測放大器電路 130b。當資料係在第二記憶體陣列120b與該感測放大器 136之間傳輸時，此第一隔離閘極電路134a係用以隔離此 數位線路對DIGaO與DIGa0_與感測放大器136。 此第二等化器電路132b係經由數位線路對DIGbO與 DIGbOJl接到第二記憶體陣列120b。此第二等化器電路 132b係用以確保在數位線路對DIGbO與DIGbOJS—正確 的電位，當資料傳輸入或是輸出此感測放大器電路130b。 當資料係在第二記憶體陣列120a與該感測放大器136之 22 — — .Lilli — !· > I I (請先閱讀背面之注意事填寫本頁) 訂：
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A7 5294pif.doc/008 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（，） 間傳輸時，此第一隔離閘極電路134b係用以隔離此數位 線路對DIGbO與DIGbO_與感測放大器136。 此感測放大器136係連接到此兩隔離電路134a與 134b，並且連接到欄選擇閘極電路138。對於一讀取操作， 此欄選擇信號導致此欄選擇閘極電路138容許信號從適當 的數位線路對DIGaO與DIGaO_*是數位線路對DIGbO與 DIGbO_倒入10對IOO與1〇0_。對於一寫入操作，此欄選 擇信號導致此欄選擇閘極電路138容許信號從1〇對1〇〇 與1〇0_倒入數位線路對DIGaO與DIGaO_或是數位線路對 DIGbO 與 DIGbO—。 此種將資料路徑電路110、記憶體陣列120、列解碼 器140及感測放大器電路130當成一建立區塊(Building Block)的獨特排列方式，一個增加容量的DRAM架構100 可以藉由簡單地以y方向在記憶體裝置上放置額外的建立 區塊而完成。另外，如果應用上需要，額外的建立區塊也 可以在半導體基底上之X方向放置額外的建立區塊。第6 圖係說明根據本發明所建構的嵌入式DRAM電路300的 一種可能架構的例子。在這個例子中，16個資料路徑電路 110及16個記憶體陣列120(及適當數量的列解碼器140 與感測放大器電路130)係排列著，以使資料路徑電路110 的4欄(X方向），每一欄在y方向排列有4個資料路徑電 路110。每一記憶體陣列具有64k的大小，以及每—個資 料路徑電路110具有4個資料讀取線路與4個資料寫入線 路，例如，此DRAM電路300包括超過lM(Meg)的記億 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事^填寫本頁) I· 丨裝 訂，· #· 507213 A7 B7 5294pif.doc/008 五、發明說明（y ) 體記憶胞，及64個資料讀取線路與64個資料寫入線路。 在本發明的架構中，此m位元(mbits)與1〇線係相隔 離的。mbits係藉由位於第二層金屬層（Metal 2)的欄選擇 線路所隔離。因此，此第三與第四金屬層(Metal 3及Metal 4)可以繞過DRAM記憶體陣列120。以往的架構中係使用 第二金屬層(Metal 2)作爲10線路。因爲此1〇線路係對於 雜訊相當敏感，因此並不能繞過DRAM記憶體陣列120。 第7圖係說明根據本發明所建構的嵌入式DRAM電 路350的另一個例子的架構。在此例子中，32個資料路徑 電路110及32個資料路徑電路及32個記憶體陣列12〇(及 適當數量的列解碼器140與感測放大器電路13〇)係排列 著，以使資料路徑電路110的4欄(X方向），每一欄在y 方向排列有8個資料路徑電路110。每一記憶體陣列具有 64k的大小，以及每一個資料路徑電路110具有4個資料 讀取線路與4個資料寫入線路，例如，此DRAM電路350 包括超過2M(Meg)的記憶體記憶胞，及128個資料讀取線 路與128個資料寫入線路）。 經濟部智慧財產局員工消費合作社印製 第8圖係說明根據本發明第二實施例所建構的嵌入式 DRAM電路400的一種架構的例子。在此實施例中，具有 兩個記憶體陣列120,伴隨著一資料路徑電路11〇。在此 實施例中，如果每一資料路徑電路110有4個資料讀取線 路與4個資料寫入線路，每一個所存取的記憶體陣列120 輸出2個位元之資料到一資料路徑電路110，並輸出2個 位元資料到其他的資料路徑電路110,以供應每一記憶體 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（一） 陣列120總共4位元資料(與在第3-7圖中每一所存取的記 憶體陣列120輸出8位元的架構顯然不同）。在其他方面， 則此電路400的操作與在第3-7圖中所描述的電路完全相 同。値得注意的是，可以對電路400作設定，以使僅有一 個記憶體陣列120可存取，並且所存取的陣列120係輸出 8位元的資料。在這個例子中，32個資料路徑電路110及 64個記憶體陣列120(及適當數量的列解碼器140與感測 放大器電路130)係排列著，以使資料路徑電路11〇的2欄 (X方向）’每一欄在y方向排列有16個資料路徑電路110。 每一記憶體陣列120具有64k的大小，以及每一個資料路 徑電路110具有4個資料讀取線路與4個資料寫入線路， 例如，此DRAM電路400包括超過4M(Meg)的記憶體記 憶胞，及128個資料讀取線路與128個資料寫入線路。 第9圖係說明根據本發明第三實施例所建構的嵌入式 SGRAM電路450的一種架構的例子。在此實施例中，具 有四個記憶體陣列120,伴隨著一資料路徑電路110。在 此實施例中，如果每一資料路徑電路110有4個資料讀取 線路與4個資料寫入線路，每一個所存取的記憶體陣列120 輸出1個位元之資料到一資料路徑電路110，並輸出1個 位元資料到其他的資料路徑電路110,以供應每一記憶體 陣列120總共2位元資料(與在第3-7圖中每一所存取的記 憶體陣列120輸出8位元的架構顯然不同）。在其他方面， 則此電路450的操作與在第3-7圖中所描述的電路完全相 同。値得注意的是，可以對電路450作設定，以使僅有 25 7¾尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注 意事 #填寫本頁) 裝 .# 507213 5294pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（y ) 個記憶體陣列120可存取，並且所存取的陣列12〇係輸出 8位元的資料。在這個例子中，32個資料路徑電路11〇及 128個記憶體陣列12〇(及適當數量的列解碼器14〇與感測 放大器電路130)係排列著，以使資料路徑電路n〇的2欄 (X方向），每一欄在y方向排列有16個資料路徑電路n〇。 每一記憶體陣列120具有64k的大小，以及每一個資料路 徑電路110具有4個資料讀取線路與4個資料寫入線路， 例如，此DRAM電路450包括超過8M(Meg)的記憶體記 憶胞’及128個資料讀取線路與128個資料寫入線路 第10圖係說明一電腦系統800，其包括一邏輯裝置 820 ’如具有一圖形加速器，包括一處理器822及一根據 本發明所建構的嵌入式DRAM電路824。此裝置820的處 理器822可執行爲此電腦系統800執行一邏輯功能，而此 邏輯裝置820之DRAM電路824則根據第5及6圖所述 操作。此電腦系統800亦包括一'中央除處理單元 (CPU)802，可經由匯流排(Bus)816與邏輯裝置820及I/O 裝置804相聯繫。一第二ϊ/ο裝置806係會說明，但卻並 不需在此發明中實施。此電腦系統也包括RAM 808、唯讀 記憶體(R〇M)810、及可包括週邊裝置，例如軟式磁碟機812 及一光碟(CD)機814,其也可如所熟知之經由匯流排816 與CPU 802相聯繫。隨機存取記憶體(RAM) 808如需要也 可包括在本發明中。 傳統的位址壓縮測試如何使用在測試本發明之嵌入式 DRAM將在底下描述。雖然此測試對上述之任何一個電路 26 (請先閱讀背面之注意事項#<填寫本頁) -裝 . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A7 5294pif.doc/008 B7 五、發明說明（7&) 皆相同，爲了方便之目的，此測試將參照第6圖之DRAM 電路300描述。位址壓縮係藉由將特定的位址當成"不理 會（don’t care)"位址位置。因爲DRAM電路300係包括16 個資料路徑電路110及16個記憶體陣列120，其可能使用 一測試位址來存取在8個記憶體陣列120中之記憶體位 置。這些對應於特定資料讀取線路的位置係與特定的比較 電路一起比較。此比較電路決定從每一位址位置來的資料 是否相同。如果他們係不相同，則最少有一個位址具有瑕 疵。由與習知DRAM電路54(第2圖）的配置中每一測試僅 能測試一位址位置。因此，本發明之DRAM電路300的 記憶體測試將八倍於習知電路54的速度。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注音？事^填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 507213 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 5294pif.doc/008_™_ 六、申請專利範圍 1.一種記憶體裝置，包括： 一第一對資料路徑電路，係以一第一方向與其他排列 相鄰； 最少一記憶體記憶胞區塊，係連接到該第一對資料路 徑電路，並對應於該第一對資料路徑電路依該第一方向排 列，其該區塊之每一記憶體記憶胞被組織成具有複數列與 欄之一陣列。 2. 如專利範圍第1項所述之該記憶體裝置，其中，每 一該資料路徑電路係在該第一方向，相連且相鄰位於兩個 該記憶體區塊，其中兩個該記憶體區塊係與相連接的該資 料路徑電路位於同一邊。 3. 如申請專利範圍第2項所述之記憶體裝置，其中每 一該資料路徑電路係最少在一第二方向與另兩個該些記憶 體區塊相連接。 4. 如申請專利範圍第1項所述之記憶體裝置，其中每 一該資料路徑電路係在該第一方向，相連且相鄰位於四個 該記憶體區塊，其中全部四個該記憶體區塊係與相連接的 該資料路徑電路位於同一邊。 5. 如申請專利範圍第4項所述之記憶體裝置，其中每 一該資料路徑電路係在一第二方向連接到最少另外四個該 些記憶體區塊。 6. 如申請專利範圍第1項所述之記憶體裝置，其中更 包括： 最少一第二資料路徑電路對，以該第一方向彼此排列 28 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮) (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂--- 線0. 經濟部智慧財產局員工消費合作社印製 507213 A8 C8 5294pif,doc/008 _^---- ------------------------------- 六、申請專利範圍 相鄰；以及 最少一記憶體記憶胞區塊，在該第一方向連接到該第 二資料路徑電路對之每一個，每一該記憶體記憶胞包括： 複數個字元線，每一該字元線係個別地連接到該 區塊的記憶體記憶胞列； 複數個數位線，每一該數位線係個別地連接到該 區塊的記憶體記憶胞欄； 最少一列解碼器，每一該列解碼器係連接到該區 塊的該些字元線；以及 複數個感測放大器電路，用以從該些記憶體記憶 胞讀取及寫入資料，該些感測放大器電路係分別地連接到 該區塊的該些數位線，該感測放大器電路具有複數個資料 轉換線路，用以在一個別之該資料路徑電路與該感測放大 器電路之間傳輸資料； 該第二資料路徑電路對及與其相連接之該些記憶 體記憶胞之區塊係以對應於該第一資料路徑電路對及與之 相連接的記憶體記憶胞區塊之第二方向排列，而該第二方 向垂直於該第一方向。 7·如申請專利範圍第6項所述之記憶體裝置，更包括 一選擇電路，以選擇性地耦接以該第二方向排列之該些相 鄰的記憶體區塊，到與該些相鄰區塊之一相連接的一資料 路徑電路，該相連接的資料路徑電路從所選擇的該些區塊 之一讀取資料或是寫入資料。 8.如申請專利範圍第7項所述之記憶體裝置，其中每 29 <請先閱讀背面之注音？事項再填寫本頁) η裝--------訂i — 用中國國家標準（CNS)A4規格（210 X 297公釐） "' 507213 A8 B8 C8 5294pif.doc/0Q8_^_ 六、申請專利範圍 一該資料路徑電路包括： (請先閱讀背面之注意事項再填寫本頁) 複數個寫入驅動電路，可連接到該感測放大器電路， 每一該該寫入驅動電路具有一資料寫入線，用以輸入資料 到該感測放大器電路；以及 複數個讀取驅動電路，可連接到該感測放大器電路， 每一該讀取驅動電路具有一資料讀取線路，用以從該感測 放大器電路讀出資料。 9·如申請專利範圍第7項所述之記憶體裝置，其中每 一記憶體記憶胞之區塊包括二列解碼器，位於該區塊之相 反側，該列解碼器分別地啓動在該區塊中交替排列的該些 字元線。 10·如申請專利範圍第1項所述之記憶體裝置，其中 每一該記憶體區塊包括最少64K記憶體記憶胞。 11·如申請專利範圍第1項所述之記憶體裝置，其中 每一該記憶體區塊包括最少128K記憶體記憶胞。 12. 如申請專利範圍第1項所述之記憶體裝置，其中 每一該記憶體區塊包括最少256K記憶體記憶胞。 經濟部智慧財產局員工消費合作社印製 13. 如申請專利範圍第1項所述之記憶體裝置，其中 每一該記憶體區塊包括最少512K記憶體記憶胞。 14. 如申請專利範圍第1項所述之記憶體裝置，其中 每一該記憶體區塊包括最少1024K記憶體記憶胞。 15. —種記憶體裝置，包括： 最少一記憶體模組，位於一記憶體裝置上，每一該記 憶體模組包括： 30 本紙張K度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A8 B8 C8 5294pif.doc/008_™_ 六、申請專利範圍 一第一對資料路徑電路，係以一第一方向與其 他排列相鄰；及 (請先閱讀背面之注意事項再填寫本頁) 最少一記憶體記憶胞區塊，係連接到該第一對 資料路徑電路，並對應於該第一對資料路徑電路依該第一 方向排列，其該區塊之每一記憶體記憶胞被組織成具有複 數列與欄之一陣列；以及 一欄解碼器，該欄解碼器連接到該記憶體模組。 16. 如專利範圍第15項所述之該記憶體裝置，其中， 每一該資料路徑電路係在該第一方向，相連且相鄰位於兩 個該記憶體區塊，其中兩個該記憶體區塊係與相連接的該 資料路徑電路位於同一邊。 17. 如申請專利範圍第16項所述之記憶體裝置，其中 每一該資料路徑電路係最少在一第二方向與另兩個該些記 憶體區塊相連接。 18. 如申請專利範圍第15項所述之記憶體裝置，其中 每一該資料路徑電路係在該第一方向，相連且相鄰位於四 個該記憶體區塊，其中全部四個該記憶體區塊係與相連接 的該資料路徑電路位於同一邊。 經濟部智慧財產局員工消費合作社印製 19. 如申請專利範圍第18項所述之記憶體裝置，其中 每一該資料路徑電路係在一第二方向連接到最少另外四個 該些記憶體區塊。 20. 如申請專利範圍第15項所述之記憶體裝置，其中 更包括= 最少一第二資料路徑電路對，以該第一方向彼此排列 31 本紙張泛度適用中國國家標準（CNS)A4規格（210 X 297公釐) 507213 A8 B8 C8 _5294pif.doc/0Q8 _P8 ___ 六、申請專利範圍 相鄰；以及 (請先閱讀背面之注音2事項再填寫本頁) 最少一記憶體記憶胞區塊，在該第一方向連接到該第 二資料路徑電路對之每一個，每一該記憶體記憶胞包括： 複數個字元線，每一該字元線係個別地連接到該 區塊的記憶體記憶胞列； 複數個數位線，每一該數位線係個別地連接到該 區塊的記憶體記憶胞欄； 最少一列解碼器，每一該列解碼器係連接到該區 塊的該些字元線；以及 複數個感測放大器電路’用以從該些記憶體記憶 胞讀取及寫入資料，該些感測放大器電路係分別地連接到 該區塊的該些數位線，該感測放大器電路具有複數個資料 轉換線路，用以在一個別之該資料路徑電路與該感測放大 器電路之間傳輸資料； 該第二資料路徑電路對及與其相連接之該些記憶 體記憶胞之區塊係以對應於該第一資料路徑電路對及與之 相連接的記憶體記憶胞區塊之第二方向排列，而該第二方 向垂直於該第一方向。 經濟部智慧財產局員工消費合作社印製 21·如申請專利範圍第20項所述之記憶體裝置，更包 括一選擇電路，以選擇性地耦接以該第二方向排列之該些 相鄰的記憶體區塊，到與該些相鄰區塊之一相連接的一資 料路徑電路，該相連接的資料路徑電路從所選擇的該些區 塊之一讀取資料或是寫入資料。 22·如申請專利範圍第20項所述之記憶體裝置，其中 32 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 507213 A8 B8 C8 __ 5294pif.doc/QQ8___^_ 六、申請專利範圍 每一該資料路徑電路包括： 複數個寫入驅動電路，可連接到該感測放大器電路， 每一該該寫入驅動電路具有一資料寫入線，用以輸入資料 到該感測放大器電路；以及 複數個讀取驅動電路，可連接到該感測放大器電路， 每一該讀取驅動電路具有一資料讀取線路，用以從該感測 放大器電路讀出資料。 23·如申請專利範圍第20項所述之記憶體裝置，其中 每一記憶體記憶胞之區塊包括二列解碼器，位於該區塊之 相反側，該列解碼器分別地啓動在該區塊中交替排列的該 些字元線。 24·如申請專利範圍第15項所述之記憶體裝置，其中 至少有兩個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 25·如申請專利範圍第15項所述之記憶體裝置，其中 至少有四個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 26·如申請專利範圍第15項所述之記憶體裝置，其中 最少有四個記憶體模組係在該第一方向上設定爲兩欄。 27·如申請專利範圍第15項所述之記憶體裝置，其中 至少有八個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 28·如申請專利範圍第15項所述之記憶體裝置，其中 最少有八個記憶體模組係在該第一方向上設定爲兩攔。 33 本中國國家標準（CNS)Α4規格（210父297公釐） ' " ----------AWI ^---------------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507213 A8 B8 C8 5294pif.doc/0Q8_^_ 六、申請專利範圍 29·如申請專利範圍第15項所述之記憶體裝置，其中 該記憶體電路係一 SGRAM記憶體電路。 30·如申請專利範圍第15項所述之記憶體裝置，其中 該記憶體電路係一 DRAM記憶體電路。 31. 如申請專利範圍第15項所述之記憶體裝置，其中 該記憶體電路係一 RAM記憶體電路。 32. 如申請專利範圍第15項所述之記憶體裝置，其中 每一該記憶體區塊包括最少64k記憶體記憶胞。 33·如申請專利範圍第15項所述之記憶體裝置，其中 每一該記憶體區塊包括最少128k記憶體記憶胞。 34. 如申請專利範圍第15項所述之記憶體裝置，其中 每一該記憶體區塊包括最少256k記憶體記憶胞。 35. 如申請專利範圍第15項所述之記憶體裝置，其中 每一該記憶體區塊包括最少512k記憶體記憶胞。 36·如申請專利範圍第15項所述之記憶體裝置，其中 每一該記憶體區塊包括最少1024k記憶體記憶胞。 37. —種記憶體裝置，包括： 一處理器；以及 一半導體裝置連接到該處理器，該半導體裝置包括複 數個記憶體模組，連接到一欄解碼器，每一該記憶體模組 包括： 一第一對資料路徑電路，係以一第一方向與其 他排列相鄰；及 最少一記憶體記憶胞區塊，係連接到該第一對 34 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ---------—^----------------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507213 A8 B8 C8 5294pif.doc/Q08_^_ 六、申請專利範圍 資料路徑電路，並對應於該第一對資料路徑電路依該第一 方向排列，其該區塊之每一記憶體記憶胞被組織成具有複 數列與攔之一陣列。 38·如專利範圍第37項所述之該記憶體裝置，其中， 每一該資料路徑電路係在該第一方向，相連且相鄰位於兩 個該記憶體區塊，其中兩個該記憶體區塊係與相連接的該 資料路徑電路位於同一邊。 39·如申請專利範圍第38項所述之記憶體裝置，其中 每一該資料路徑電路係最少在一第二方向與另兩個該些記 憶體區塊相連接。 40. 如申請專利範圍第37項所述之記憶體裝置，其中 每一該資料路徑電路係在該第一方向，相連且相鄰位於四 個該記憶體區塊，其中全部四個該記憶體區塊係與相連接 的該資料路徑電路位於同一邊。 41. 如申請專利範圍第40項所述之記憶體裝置，其中 每一該資料路徑電路係在一第二方向連接到最少另外四個 該些記憶體區塊。 42. 如申請專利範圍第37項所述之記憶體裝置，其中 更包括： 最少一第二資料路徑電路對，以該第一方向彼此排列 相鄰；以及 最少一記憶體記憶胞區塊，在該第一方向連接到該第 二資料路徑電路對之每一個，每一該記憶體記憶胞包括： 複數個字元線，每一該字元線係個別地連接到該 35 本紙張&度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 0 n n n n ϋ ϋ n^OJ n n n 507213 C8 5294pif.doc/008 __^__________ 六、申請專利範圍 區塊的記憶體記憶胞列； (請先閱讀背面之注音？事項再填寫本頁) 複數個數位線，每一該數位線係個別地連接到該 區塊的記憶體記億胞欄； 最少一列解碼器，每一該列解碼器係連接到該區 塊的該些字元線；以及 複數個感測放大器電路’用以從該些記憶體記憶 胞讀取及寫入資料，該些感測放大器電路係分別地連接到 該區塊的該些數位線，該感測放大器電路具有複數個資料 轉換線路，用以在一個別之該資料路徑電路與該感測放大 器電路之間傳輸資料； 該第二資料路徑電路對及與其相連接之該些記憶 體記憶胞之區塊係以對應於該第一資料路徑電路對及與之 相連接的記憶體記憶胞區塊之第二方向排列，而該第二方 向垂直於該第一方向。 經濟部智慧財產局員工消費合作社印製 43. 如申請專利範圍第42項所述之記憶體裝置，更包 括一選擇電路，以選擇性地耦接以該第二方向排列之該些 相鄰的記憶體區塊，到與該些相鄰區塊之一相連接的一資 料路徑電路，該相連接的資料路徑電路從所選擇的該些區 塊之一讀取資料或是寫入資料。 44. 如申請專利範圍第42項所述之記憶體裝置，其中 每一該資料路徑電路包括： 複數個寫入驅動電路，可連接到該感測放大器電路， 每一該該寫入驅動電路具有一資料寫入線，用以輸入資料 到該感測放大器電路；以及 36 本紙張K度適用中國國家標準（CNS)A4規格（2】〇χ297公釐） 507213 A8 B8 C8 5294pif.doc/008_^_ 六、申請專利範圍 (請先閱讀背面之注音3事項再填寫本頁) 複數個讀取驅動電路，可連接到該感測放大器電路， 每一該讀取驅動電路具有一資料讀取線路，用以從該感測 放大器電路讀出資料。 45·如申請專利範圍第42項所述之記憶體裝置，其中 每一記憶體記憶胞之區塊包括二列解碼器，位於該區塊之 相反側，該列解碼器分別地啓動在該區塊中交替排列的該 些字元線。 46·如申請專利範圍第37項所述之記憶體裝置，其中 至少有兩個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 47. 如申請專利範圍第37項所述之記憶體裝置，其中 至少有四個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 48. 如申請專利範圍第37項所述之記憶體裝置，其中 最少有四個記憶體模組係在該第一方向上設定爲兩欄。 49. 如申請專利範圍第37項所述之記憶體裝置，其中 至少有八個記憶體模組係連接到該欄解碼器，並且以垂直 於該第一方向之一第二方向位於該半導體裝置上。 經濟部智慧財產局員工消費合作社印製 50. 如申請專利範圍第49項所述之記憶體裝置，其中 最少有八個記憶體模組係在該第一方向上設定爲兩欄。 51. 如申請專利範圍第37項所述之記憶體裝置，其中 該記憶體電路係一 SGRAM記憶體電路。 52. 如申請專利範圍第37項所述之記憶體裝置，其中 該記憶體電路係一 DRAM記憶體電路。 37 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 507213 A8 §1 5294pi£doc/008_™_ 六、申請專利範圍 53·如申請專利範圍第37項所述之記憶體裝置，其中 該記憶體電路係一 RAM記憶體電路。 (請先閱讀背面之注意事項再填寫本頁) 54.如申請專利範圍第37項所述之記憶體裝置，其中 每一該記憶體區塊包括最少64k記憶體記憶胞。 55·如申請專利範圍第37項所述之記憶體裝置，其中 每一該記憶體區塊包括最少128k記憶體記憶胞。 56·如申請專利範圍第37項所述之記憶體裝置，其中 每一該記憶體區塊包括最少256k記憶體記憶胞。 57·如申請專利範圍第37項所述之記憶體裝置，其中 每一該記憶體區塊包括最少512k記憶體記憶胞。 58. 如申請專利範圍第37項所述之記憶體裝置，其中 每一該記憶體區塊包括最少1024k記憶體記憶胞。 59. —種操作一記憶體電路的方法，該記憶體電路最少 具有一第一及第二記憶體記憶胞陣列及一第一資料路徑電 路，每一該陣列係連接到該第一資料路徑電路，該方法包 括： 啓動結合並連接到該第一資料路徑電路之該第一記憶 體記憶胞列內之一記憶體記憶胞列的複數個第一字元線之 經濟部智慧財產局員工消費合作社印製 啓動連接到該些第一字元線之一被啓動的該第一記憶 體記憶胞列內的記憶體記憶胞欄的複數個第一數位線； 傳送資料在與該啓動的第一字元線和第一數位線結合 與連接的記憶體記憶胞與該第一資料路徑電路之間； 啓動連接到該第一資料路徑電路之該第二記憶體記憶 3B 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 507213 A8 B8 C8 _5294pif.doc/008 D8 六、申請專利範圍 (請先閱讀背面之注音？事項再填寫本頁) 胞列內之一記憶體記憶胞列的複數個第二字元線之一； 啓動連接到該些字元線之一被啓動的該第二記憶體記 憶胞列內的記憶體記憶胞欄的複數個第二數位線； 傳送資料在與該啓動的第二字元線和第二數位線結合 與連接的記憶體記憶胞與該第一資料路徑電路之間；以及 其中在該第一及第二陣列的複數個記憶體記憶胞與該 第一資料路徑電路之間的資料傳輸係選擇性的僅藉由該些 第一與第二陣列之一在同時間完成。 6〇·如申請專利範圍第59項之方法，其中該記憶體電 路包括一第二資料路徑電路，該第一及第二陣列係連接到 該第二資料路徑電路，該方法更包括下列步驟： 啓動連接到該第二資料路徑電路之該第一記憶體記憶 胞列內之一記憶體記憶胞列的複數個第一字元線之一； 啓動連接到該些第一字元線之一被啓動的該第一記憶 體記憶胞列內的一記憶體記憶胞欄的複數個第一數位線； 以及 傳送資料在與該啓動的第一字元線和第一數位線結合 與連接的記憶體記憶胞與該第二資料路徑電路之間。 經濟部智慧財產局員工消費合作社印製 61·如申請專利範圍第59項之方法，其中該記憶體電 路包括一第二資料路徑電路，該第一及第二陣列係連接到 該第二資料路徑電路，該方法更包括下列步驟： 啓動連接到該第二資料路徑電路之該第二記憶體記憶 胞列內之一記憶體記憶胞列的複數個第二字元線之一； 啓動連接到該些第二字元線之一被啓動的該第二記憶 39 本紙張&度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507213 A8 B8 C8 5294pif.doc/Q08_™_ 六、申請專利範圍 體記憶胞列內的一記憶體記憶胞欄的複數個第二數位線； 以及 (請先閱讀背面之注意事項再填寫本頁) 傳送資料在與該啓動的第二字元線和第二數位線結合 與連接的記憶體記憶胞與該第二資料路徑電路之間。 62. —種製造半導體電路之方法，包括： 提供一第一資料路徑電路對，以一第一方向相互鄰近 方式排列； 提供最少一記憶體記憶胞區塊，連接到每一該第一資 料路徑電路對，並依據該第一資料路徑電路對以該第一方 向排列，每一該區塊之該些記憶體記憶胞係組成具有複數 個列與欄的一列；以及 提供一欄解碼器<，連接到該些記憶體區塊。 63. 如申請範圍第62項所述之方法，其中每一該資料 路徑電路係以該第一方向連接並鄰近於兩個該些記憶體區 塊，該兩個記憶體區塊係在一結合的資料路徑電路同一 側。 64. 如申請範圍第63項所述之方法，其中每一該資料 路徑電路係以一第二方向連接到最少另外兩個區塊。 經濟部智慧財產局員工消費合作社印製 65. 如申請範圍第62項所述之方法，其中每一該資料 路徑電路係以該第一方向連接並鄰近於四個該些記憶體區 塊，該些四個記憶體區塊係在一結合的資料路徑電路同一 66. 如申請範圍第65項所述之方法，其中每一該資料 路徑電路係以一第二方向連接到最少另外四個區塊。 40 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 507213 il C8 5294pif.doc/008 D8 六、申請專利範圍 67·如申請範圍第62項所述之方法，更包括·· 提供一第二資料路徑電路對，以該第一方向相互鄰近 方式排列； 提供最少一記憶體記憶胞區塊，連接到每一該第二資 料路徑電路對，並依據該第二資料路徑電路對以該第一方 向排列，每一該區塊包括： 複數個字元線，每一該字元線係分別地連接到 該區塊的記憶體記憶胞列； 複數個數位線，每一該數位線係分別地連接到 該區塊的記憶體記憶胞欄； 最少一列解碼器，每一該列解碼器連接到該區 塊的字元線；及 複數個感測放大器電路，用以從該些記憶體記 憶胞讀取及寫入資料，該些感測放大器電路係分別地連接 到該區塊的該些數位線，該感測放大器電路具有複數的資 料傳輸線，用以在一個別的資料路徑電路與該感測放大器 電路之間傳送資料； 該第二資料路徑電路對及其相連接的該些記憶體記憶 胞區塊係對應於該第一資料路徑電路對及與其相連接的記 憶體記憶胞區塊，以與該第一方向相垂直的一第二方向排 列。 68.如申請範圍第67項所述之方法，更包括提供一選 擇電路，用以選擇地耦接以該第二方向排列之相鄰的記憶 體區塊之感測放大器電路，到與該些鄰近區塊之一相連接 41 本紙張泛度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） I--I-----I i^w— ^ -----— 11^----II--- (請先閱讀背面之注意事項再填寫本頁) 507213 A8 B8 C8 _5294pif.doc/008__ 六、申請專利範圍 的一資料路徑電路，該連接的資料路徑電路從讀取或寫入 資料到該些鄰近區塊之所選擇之一。 69. 如申請範圍第67項所述之方法，其中在提供該最 少一第二資料路徑電路對包括： 提供複數個寫入驅動電路，可連接到該感測放大器電 路，每一該寫入驅動電路具有一資料寫入線，用以輸入資 料到該些感測放大器電路；以及 提供複數個讀取驅動電路，可連接到該感測放大器電 路，每一該讀取驅動電路具有一資料讀取線，用以從該感 測放大器電路輸出資料。 70. 如申請範圍第67項所述之方法，其中每一該記憶 體記憶胞區塊包括兩個列解碼器位於該區塊之兩相反側， 該列解碼器分別啓動在該區塊內交錯排列的該些字元線。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）
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Families Citing this family (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937538B2 (en) * 2000-02-02 2005-08-30 Broadcom Corporation Asynchronously resettable decoder for a semiconductor memory
US6611465B2 (en) * 2000-02-02 2003-08-26 Broadcom Corporation Diffusion replica delay circuit
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6411557B2 (en) 2000-02-02 2002-06-25 Broadcom Corporation Memory architecture with single-port cell and dual-port (read and write) functionality
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
US6745354B2 (en) 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
US6603712B2 (en) 2000-02-02 2003-08-05 Broadcom Corporation High precision delay measurement circuit
US6414899B2 (en) * 2000-02-02 2002-07-02 Broadcom Corporation Limited swing driver circuit
US6724681B2 (en) 2000-02-02 2004-04-20 Broadcom Corporation Asynchronously-resettable decoder with redundancy
US6535025B2 (en) 2000-02-02 2003-03-18 Broadcom Corp. Sense amplifier with offset cancellation and charge-share limited swing drivers
US6492844B2 (en) 2000-02-02 2002-12-10 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6704828B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
JP2002184188A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
KR100414715B1 (ko) * 2001-07-03 2004-01-13 (주)실리콘세븐 메모리 어레이별 구동이 가능한 분할 워드라인 구조의반도체 메모리 장치
ITRM20010516A1 (it) * 2001-08-29 2003-02-28 Micron Technology Inc Architettura a schiera di memorie flash.
WO2003025938A1 (en) * 2001-09-17 2003-03-27 Cascade Semiconductor Corporation Low-power, high-density semiconductor memory device
KR100800105B1 (ko) * 2001-11-30 2008-02-01 매그나칩 반도체 유한회사 임베디드 디램
US6728159B2 (en) * 2001-12-21 2004-04-27 International Business Machines Corporation Flexible multibanking interface for embedded memory applications
US7076678B2 (en) * 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer
JP2004111643A (ja) * 2002-09-18 2004-04-08 Toshiba Corp 半導体記憶装置、及び、その制御方法
US6882590B2 (en) * 2003-01-29 2005-04-19 Micron Technology, Inc. Multiple configuration multiple chip memory device and method
JP3967704B2 (ja) * 2003-09-25 2007-08-29 株式会社東芝 半導体記憶装置とそのテスト方法
JP2005340227A (ja) * 2004-05-24 2005-12-08 Hitachi Ltd 半導体記憶装置と半導体装置
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
KR100614660B1 (ko) * 2005-06-01 2006-08-22 삼성전자주식회사 반도체 기억 장치의 데이터 라인 및 그 형성방법
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
TWI539453B (zh) * 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US8570824B2 (en) * 2012-01-24 2013-10-29 Apple Inc. Memory having isolation units for isolating storage arrays from a shared I/O during retention mode operation
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) * 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
CN107408405B (zh) 2015-02-06 2021-03-05 美光科技公司 用于并行写入到多个存储器装置位置的设备及方法
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
WO2016144726A1 (en) 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
KR102134532B1 (ko) 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
EP3507830A4 (en) 2016-08-31 2020-04-01 Micron Technology, Inc. STORAGE CELLS AND STORAGE ARRAYS
KR102195321B1 (ko) 2016-08-31 2020-12-24 마이크론 테크놀로지, 인크 감지 증폭기 구성물
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
CN109155145B (zh) 2016-08-31 2022-11-01 美光科技公司 存储器阵列
WO2018044456A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
EP3507829B1 (en) 2016-08-31 2022-04-06 Micron Technology, Inc. Memory cells and memory arrays
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
EP3676835A4 (en) * 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3686640A (en) * 1970-06-25 1972-08-22 Cogar Corp Variable organization memory system
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
US4739497A (en) * 1981-05-29 1988-04-19 Hitachi, Ltd. Semiconductor memory
US4611299A (en) * 1982-02-22 1986-09-09 Hitachi, Ltd. Monolithic storage device
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
US4618947B1 (en) * 1984-07-26 1998-01-06 Texas Instruments Inc Dynamic memory with improved address counter for serial modes
NL8600099A (nl) * 1986-01-20 1987-08-17 Philips Nv Niet-vluchtig, programmeerbaar halfgeleidergeheugen.
JPS62192086A (ja) * 1986-02-18 1987-08-22 Matsushita Electronics Corp 半導体記憶装置
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US4807191A (en) * 1988-01-04 1989-02-21 Motorola, Inc. Redundancy for a block-architecture memory
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
US5042011A (en) * 1989-05-22 1991-08-20 Micron Technology, Inc. Sense amplifier pulldown device with tailored edge input
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
US5291045A (en) * 1991-03-29 1994-03-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device using a differential cell in a memory cell
US5625602A (en) * 1991-11-18 1997-04-29 Kabushiki Kaisha Toshiba NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines
JP3270083B2 (ja) * 1991-12-04 2002-04-02 株式会社東芝 ダイナミック型半導体記憶装置
US5280205A (en) * 1992-04-16 1994-01-18 Micron Technology, Inc. Fast sense amplifier
US5280447A (en) * 1992-06-19 1994-01-18 Intel Corporation Floating gate nonvolatile memory with configurable erasure blocks
US5305281A (en) * 1992-08-06 1994-04-19 National Semiconductor Corporation Multiple array memory device with staggered read/write for high speed data access
US5402379A (en) * 1993-08-31 1995-03-28 Sgs-Thomson Microelectronics, Inc. Precharge device for an integrated circuit internal bus
JP3279787B2 (ja) * 1993-12-07 2002-04-30 株式会社日立製作所 半導体記憶装置
US5506810A (en) * 1994-08-16 1996-04-09 Cirrus Logic, Inc. Dual bank memory and systems using the same
JP3135795B2 (ja) * 1994-09-22 2001-02-19 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
US5544113A (en) * 1994-11-30 1996-08-06 International Business Machines Corporation Random access memory having a flexible array redundancy scheme
KR0144901B1 (ko) * 1995-04-24 1998-08-17 김광호 트리플 포트 반도체 메모리장치
JP3607407B2 (ja) * 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
US5654932A (en) * 1995-10-04 1997-08-05 Cirrus Logic, Inc. Memory devices with selectable access type and methods using the same
US5617555A (en) * 1995-11-30 1997-04-01 Alliance Semiconductor Corporation Burst random access memory employing sequenced banks of local tri-state drivers
US5703810A (en) * 1995-12-15 1997-12-30 Silicon Graphics, Inc. DRAM for texture mapping
KR0172426B1 (ko) * 1995-12-21 1999-03-30 김광호 반도체 메모리장치
US5608668A (en) * 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing
AU1752297A (en) * 1996-01-24 1997-08-20 Cypress Semiconductor Corp. Interdigitated memory array
JPH09231740A (ja) * 1996-02-21 1997-09-05 Nec Corp 半導体記憶装置
US5627785A (en) * 1996-03-15 1997-05-06 Micron Technology, Inc. Memory device with a sense amplifier
US5717629A (en) * 1996-10-24 1998-02-10 Yin; Ronald Loh-Hwa Memory circuit and method of operation therefor
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置

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