JPH01191394A

JPH01191394A - メモリ装置

Info

Publication number: JPH01191394A
Application number: JP63012609A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-01-25
Filing date: 1988-01-25
Publication date: 1989-08-01
Anticipated expiration: 2012-07-16
Also published as: JP2629767B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリブロックとシリアルアクセスメモリの組
合せにより構成され、シリアルアクセスが可能なメモリ
゛装置に関する。

〔発明の概要〕

本発明は、メモリブロックとシリアルアクセスメモリの
組合せにより構成されるメモリ装置において、２つ以上
のシリアルアクセスメモリのそれぞれを同時に動作しな
い複数のメモリブロックと接続させることにより、ビッ
ト線の充電−放電に伴う弊害を防止し、メモリ装置の正
常な動作を実現するものである。

〔従来の技術〕

最近、特に画像用メモリ装置として、従来の汎用ＤＲＡ
Ｍに、高速にシリアル入出力可能なシリアルアクセスメ
モリ　（ＳＡＭ）を付加したメモリ装置が開発されてい
る。

第６図は、多ビット化（×４構成）を図ったメモリ装置
を示す図である。４つのＲＡＭ　（例えばＤＲＡＭ）１
０１，１０２，１０３，１０４が設けられ、それぞれに
シリアルアクセスするためのＳＡＭ（シリアルアクセス
メモリ）１１１，１１２．１１３，１１４が対応して接
続している。これら各ＳＡＭＩＩＩ〜１１４には、それ
ぞれシリアル入出力するためのＩ１０＆ｊ１１０５〜１
０８が接続されている。そして、読み出し時には、各Ｒ
ＡＭｌ０１〜１０４の例えば画像ＩＨ分に対応する任意
の行のデータが、全部のビット線にかかるセンスアンプ
を駆動しながら、対応した各ＳＡＭ１１１〜１１４にパ
ラレルに送られる。そして、各１１０線１０５〜１０８
を介して上記データがシリアル出力されることになる。

〔発明が解決しようとする課題〕

ところが、第６図に示した多ビツト構成のメモリ装置で
は、汎用ＤＲＡＭのようなブロック分割方式を行えず、
センスアンプ動作時の大電流が問題となる。

すなわち、上記メモリ装置では、外部からのアクセスを
自由に行うために、各１１０線１０５〜１０８での共通
した出力（入力）を行う、このために、全部のＳＡＭｌ
　１１〜１１４を同時に動作させる必要があり、これら
ＳＡＭＩ　１１〜１１４は各ＲＡＭｌ０１〜１０４に対
応して設けられていることから、結局、全てのＲＡＭｌ
０１〜１０４を動作させなければならない、このように
ＲＡＭ１０１〜１０４を動作させた場合では、センスア
ンプ動作時に、全部のビット線の充放電が伴うことにな
る。この充放電により大電流が生じ、パッケージのリー
ドフレームのインダクタンスによる電源ノイズが発生す
ると共に、チップ内のアルミ配線での電圧降下が生じ、
正常な動作が困難となる。

そこで、本発明は、上述の技術的な課題を解決するため
に、ビット線の充電・放電に伴う弊害を防止するメモリ
装置の提供を目的とする。

〔課題を解決するための手段〕

上述の課題を解決するために、本発明のメモリ装置は、
同時に動作しない少なくとも２つ以上のメモリブロック
と、少なくとも２つ以上のシリアルアクセスメモリから
なり、その各シリアルアクセスメモリは、２つ以上の上
記メモリブロックと接続されることを特徴とする。上記
メモリ装置は、ランダムアクセス機能を有するものであ
っても良く、上記シリアルアクセスメモリの数と上記メ
モリブロックの数は同じでなくとも良い、また、メモリ
装置のメモリブロックは、ＤＲＡＭ、ＳＲＡＭの構成を
問わない、上記シリアルアクセスメモリは、データレジ
スタとシフトレジスタの組合せ若しくはこれにアドレス
ポインタを組み合わせたものなどその構成を問わない。

〔作用〕

１つのシリアルアクセスメモリに対して、同時に動作し
ない複数のメモリブロックが対応する構成とすることに
より、各メモリブロック毎に動作させても複数のシリア
ルアクセスメモリに同時にデータを送ることができる。

よって、外部からの自由なアクセスを確保したまま、同
時に動作するビット線の数が減少し、センスアンプ動作
時の電流が小さくなる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例のメモリ装置は、最も基本的な構成例であり、
第１図に示すように、２つのＲＡＭ　（ランダムアクセ
スメモリ）１．２と、２つのＳＡＭ（シリアルアクセス
メモリ）３．４を有して構成されている。上記ＳＡＭ３
．４には、それぞれシリアルにデータを転送するための
Ｉ１０線５．６が接続されている。

上記ＲＡＭＩ、２は同時に動作しないようにされる。す
なわち、ＲＡＭＩが選択されている場合には、ＲＡＭ２
はプリチャージ状態にされ、ＲＡＭ２が選択されている
場合には、ＲＡＭＩはプリチャージ状態にされる。上記
ＲＡＭＩはＳＡＭ３に接続すると共にＳＡＭ４に接続し
、ＲＲＡＭ−３Ａ間でそれぞれデータをパラレルに転送
できる。

また、上記ＲＡＭ２はＳＡＭ４に接続すると共にＳＡＭ
３に接続し、ＲＲＡＭ−３Ａ間で同様にデータをそれぞ
れパラレルに転送できる。このとき、一方のＲＡＭのデ
ータが２つのＳＡＭに同時に入出力するため、各ＳＡＭ
のデータレジスタの数は、ＲＡＭのパラレル出力する列
の本数の半分となる。

上記ＳＡＭ３．４は、それぞれＲＡＭ１．２からのデー
タをシリアル出力することができ、！１０線５．６から
シリアル入力されたデータをＲＡＭ１．２へ書き込むこ
とができる。

この構成のメモリ装置の動作について説明すると、例え
ばＲＡＭＩだけ動作させ、ＲＡＭ２についてはプリチャ
ージ状態にして読み出し動作が可能である。すなわち、
読み出し時においては、ＲＡＭＩのあるワード線を選択
し、その選択されたワード線にかかるアクセストランジ
スタをオンにして、ビット線に差信号を現しセンスアン
プを動作させる。この時ＲＡＭ２については、プリチャ
ージ状態とされセンスアンプが動作しない。ＲＡＭ１で
センシングされた選択された行のデータは、ＳＡＭ３の
みならずＳＡＭ４にも同時に転送される。そして、上記
Ｉ１０線５．６よりシリアルなデータとして出力される
。

このように本実施例のメモリ装置では、ＲＡＭ１若しく
はＲＡＭ２の一方のみを動作させて、２つのＳＡＭ３．
４の双方にデータを転送し、それをＩ１０線５．６を併
用しながら取り出すことができる。このため、ビット線
の充電・放電される領域は、従来のようにＲＡＭＩ、２
の両方の全ビット線を動作させる場合に比較して、半分
程度になる。また、書き込み動作についても同様の動作
を行い、充放電にかかるビット線の領域を半減させるこ
とができる。

第２の、実施例第２の実施例のメモリ装置は、第１の実施例の構成のメ
モリ装置の変形例である。

まず、そのメモリ装置の構成は、第２図に示すように、
４つのＲＡＭＩＩ、１２，１３．１４と、４つのＳＡＭ
１５，１６．１７．１８を有して構成されている。それ
らＳＡＭ１５，１６．１’７゜１８には、シリアルにデ
ータを転送するための■１０線１９．２０，２１．２２
がそれぞれ接続されている。上記ＲＡＭＩＩはＳＡＭ１
５，１７と接続し、上記ＲＡＭ１２はＳＡＭ１６，１８
と接続する。また、上記ＲＡＭ１３はＳＡＭ１５，１７
と接続し、上記ＲＡＭ１４はＳＡＭ１６，１８と接続す
る。これらＲＲＡＭ−３Ａ間の接続はパラレル接続とさ
れ、特にこれらＳＡＭ１５，１６゜１７．１８の各デー
タレジスタの数は、上記各ＲＡＭＩＩ、１２，１３．１
４のパラレル出力する列の数の半分とされる。

次に、その動作について説明すると、例えば、ＲＡＭＩ
Ｉ、１２の組、若しくはＲＡＭ１３．１４の組の一方の
みが選択される。例えばＲＡＭ１１．１２の組を選択す
る場合、他の組はプリチャージ状態とされ、ビット線の
充放電を伴わない。

読み出しの場合では、ＲＡＭＩＩのデータはＳＡＭ１５
．’１７に転送され、ＲＡＭ１２のデータはＳＡＭ１６
．１８に転送される。そして、四本の１１０線１９〜２
２よりＲＡＭＩＩ、１２（７）選択された行に関するデ
ータがシリアルに出力されることになる。

このように本実施例のメモリ装置では、ＲＡＭ１１．１
２の組、若しくはＲＡＭ１３．１４の組の一方のみが選
択され、選択されない側の組ではビット線の充放電が行
われないために、センスアンプ動作時の電流の問題が解
決される。

なお、本実施例のメモリ装置は、×４構成で説明したが
、Ｘ８．Ｘ１６．・・・等の構成であっても良い。

第３の実施例第３の実施例は、３ポートのＦＩＦＯメモリに対する適
用例である。

その構成は、第３図に示すように、２つのＲＡＭ３１．
３２を有し、６つのＳＡＭ３３，３４゜３５．３６，３
７．３８を有している。ＳＡＭ３３．３４及びＳＡＭ３
７．３８は出力用のボートであり、出力用のボートは２
系統である。また、ＳＡＭ３５．３６は入力用のボート
である。上記ＲＡＭ３１は、ＳＡＭ３３．３４にそれぞ
れパラレル出力し、さらにＳＡＭ３７．３８にそれぞれ
パラレル出力する。上記ＲＡＭ３２も同様に、ＳＡＭ３
７．３８にそれぞれパラレル出力し、さらにＳＡＭ３３
．３４にそれぞれパラレル出力する。

ここで、ＳＡＭ３３とＳＡＭ３８が対応し、ＳＡＭ３４
とＳＡＭ３７が対応するメモリとすると、各ＲＡＭ３１
．３２のデータは、ＳＡＭ３３とＳＡＭ３８の２系統に
分けられて送られ、それに並行してＳＡＭ３４とＳＡＭ
３７にも２系統に分けられて送られる。このため、ＲＡ
Ｍ３１とＲＡＭ３２の一方のみを選択して、そのデータ
をＳＡＭ３３．３４．３７．３８に現すことができ、各
データはＳＡＭ３３とＳＡＭ３８の間（ＳＡＭ３４とＳ
ＡＭ３７の間も同様）のように分けられることから、各
ＳＡＭのデータレジスタの数は、ＲＡＭ３１．３２のパ
ラレル出力する列の本数の半分で良い、上記入力用ボー
トであるＳＡＭ３５．３６には入力線４０．４１が対応
して接続し、上記出力用ポートであるＳＡＭ３３，３４
，３７．３８には出力線４２，４３．４４．４５が対応
して接続する。

次に、本実施例のメモリ装置の動作について説明すると
、例えばＲＡＭ３１を選択する場合、ＲＡＭ３２はプリ
チャージ状態とされ、ＲＡＭ３２ではビット線の充放電
は行われない。読み出しの場合では、ＲＡＭ３１のデー
タはＳＡＭ３３．３４に転送されると共にＳＡＭ３７．
３８にも転送される。ここで、ＳＡＭ３３．３４にそれ
ぞれ送られるデータは２系統のデータとして重複したち
のすることができ、ＳＡＭ３７．３８の間でも同様であ
る。そして、四本の出力線４２〜４５よりＲＡＭ３１の
選択された行に関するデータがシリアルに出力されるこ
とになる。また、書き込みの場合には、２つの入力線４
０．４１より２つのＳＡＭ３５．３６にデータが入力し
、ＲＡＭ３１゜３２の何方か一方のデータが書き込まれ
る。

こひょうに本実施例のメモリ装置では、上述の実施例と
同様に、ＲＡＭ３１．３２の一方のみが選択され、選択
されない側の組ではビット線の充放電が行われない。こ
のためセンスアンプ動作時の電流の問題が解決される。

なお、本実施例のメモリ装置は、さらに複数の入力用或
いは出力用のポートを備えるものであっても適用できる
。

第４の実施例上述の第１〜第３の実施例では、ＲＡＭのパラレル出力
する列の本数の半分とＳＡＭのデータレジスタの数を対
応させるものとしたが、本実施例は、ＲＡＭのパラレル
出力する列の本数の×を各ＳＡＭのデータレジスタの数
と等しくしたものである。

その構成は、第４図に示すように、２つのＲＡＭ５１．
５２を有し、これらＲＡＭ５１．５２に接続する４つの
ＳＡＭ５３，５４，５５．５６を有している。これら各
ＳＡＭ５３，５４，５５゜５６には、シリアル入出力用
のＩ１０線５７，５８．５９．６０が接続する。

ここで、ＲＡＭ５１．５２とＳＡＭ５３〜５６の接続関
係は、それぞれＲＡＭ５１．５２の各パラレル出力する
列の数のＺがＳＡＭ５３〜５６のデータレジスタの数に
対応してパラレル接続するものとされる。すなわち、各
ＲＡＭ５１．５２のメモリセルアレイのＡずつの領域が
各ＳＡＭ５３〜５６に対応したアドレスを有することに
なる。

本実施例のメモリ装置の動作について簡単に説明すると
、例えばＲＡＭ５１を選択する場合、ＲＡＭ５２はブー
リチャージ状態とされ、ＲＡＭ３２ではビット線の充放
電は行われない。従って、ビット線の充放電に伴う電流
は半減される。読み出しの場合では、ＲＡＭ５１の一行
分のデータはＡずつＳＡＭ５３〜５６に同時に転送され
る。そして、四本の出力線５７〜６０よりデータがシリ
アルに出力されることになる。

第５の実施例本実施例のメモリ装置は、第１の実施例のメモリ装置の
より具体的な構成を有する装置である。

第５図に示すように、ＲＡＭを構成するメモリセルアレ
イ６１．６２が設けられ、これらメモリセルアレイ６１
．６２の間には、複数のデータレジスタロ５からなる２
つのＳＡＭ６３．６４が設けられている。上記メモリセ
ルアレイ６１．６２の各列には、それぞれビット線対と
接続する複数のセンスアンプ６６．６７が設けられ、こ
れらセンスアンプとＳＡＭ６３．６４の間の電気的な接
続を制御するためのトランスファーゲート６８゜６９が
各列毎に設けられている。

これらの各素子の接続関係について説明すると、メモリ
セルアレイ６１の斜線領域のビット列はセンスアンプ６
６、トランスファーゲート６８を介してＳＡＭ６４の各
データレジスタ６５に接続される。メモリセルアレイ６
１の斜線領域の間の空白領域のビット列は、センスアン
プ６６、トランスファーゲート６８を介してＳＡＭ６３
の各データレジスタ６５に接続される。メモリセルアレ
イ６２の斜線領域のビット列はセンスアンプ６７゜トラ
ンスファーゲート６９を介してＳＡＭ６４の各データレ
ジスタ６５に接続される。メモリセルアレイ６２の斜線
領域の間の空白領域のビット列は、センスアンプ６７、
トランスファーゲート６９を介してＳＡＭ６３の各デー
タレジスタ６５に接続される。すなわち、各メモリセル
アレイ６１゜６２の各ビット列は、交互に異なるＳＡＭ
の各データレジスタに接続され、１つのビット列からみ
れば対応するデータレジスタは１つとなっている。

各ＳＡＭ６３．６４では、データレジスタ６５が直列に
接続され、各データレジスタ６５におけるデータをシリ
アルに入出力することができる。そして、それら各デー
タレジスタ６５には、メモリセルアレイ６１のビット列
とメモリセルアレイのビット列の双方と択一的なデータ
の転送が行われるような接続がなされており、各ＳＡＭ
のデータレジスタの段数はメモリセルアレイ６１．６２
のビット線対の数の半分となる。

このような構成からなる本実施例のメモリ装置の動作に
ついて、例えばメモリセルアレイ６１のある一行のデー
タを読み出す場合には、メモリセルアレイ６１側のワー
ド線が選択され、選択された行のアクセストランジスタ
がオンになり、ビット線に信号電位差が現れる。そして
、その電位差が各センスアンプ６６によって増幅され、
トランスファーゲート６８を介して、ＳＡＭ６３及びＳ
ＡＭ６４の双方のデータレジスタ６５にデータがパラレ
ルに転送される。このときメモリセルアレイ６１．６２
は同時に動作しないメモリブロックを構成し、メモリセ
ルアレイ６２側では、プリチャージ状態とされ、センス
アンプ６７が動作することもない。従って、ビット線の
充放電が行われるのは、メモリセルアレイ６１側のみで
ある。各データレジスタ６５にパラレルに転送された各
データは、各ＳＡＭ内でデータレジスタ６５内を順次転
送され、Ｉ１０線７０．７１を介してシリアル出力する
ことになる。

このように、本実施例のメモリ装置は、ＳＡＭ６３．６
４の各データレジスタ６５が複数のメモリセルアレイの
ビット列に接続し、メモリセルアレイ６１．６２のどち
らか一方を動作させた場合には、全データレジスタとパ
ラレルにデータの転送が行われる。このため他方のメモ
リセルアレイではビット線の充放電がなく、外部との自
由なアクセスを保ったまま、センスアンプ動作時の電流
の問題を解決できることになる。

なお、本実施例は、第１の実施例に限定されず、第２〜
第４の実施例のメモリ装置のより具体的な例とすること
もできる。

〔発明の効果〕

本発明のメモリ装置は、同時に動作しない複数のメモリ
ブロックに対して１つのシリアルアクセスメモリが接続
するために、１つのメモリブロックが選択されても複数
のシリアルアクセスメモリを活用してデータの転送が可
能である。このため、同時に動作させるメモリブロック
の数を減らすことができ、ビット線の充放電に伴った種
々の問題を解決できる。

【図面の簡単な説明】

第Ｆ図は本発明のメモリ装置の第１の実施例にかかるブ
ロック図、第２図は本発明のメモリ装置の第２の実施例
にかかるブロック図、第３図は本発明のメモリ装置の第
３の実施例にかかるブロック図、第４図は本発明のメモ
リ装置の第４の実施例にかかるブロック図、第５図は本
発明のメモリ装置の第５の実施例にかかるブロック図、
第６図は従来のメモリ装置にかかるブロック図である。１．２，１１，１２，１３，１４，３１，３２゜５１．
５２・・・ＲＡＭ３．４．１５〜１８．３３〜３８．５７〜６０゜６３．
６４・・・ＳＡＭ特許出願人　　　ソニー株式会社代理人弁理士　小池　晃（他２名）第１図第２図

Claims

【特許請求の範囲】

同時に動作しない少なくとも２つ以上のメモリブロック
と、少なくとも２つ以上のシリアルアクセスメモリから
なり、その各シリアルアクセスメモリは、２つ以上の上
記メモリブロックと接続されるメモリ装置。