JPH064650A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH064650A JPH064650A JP18444892A JP18444892A JPH064650A JP H064650 A JPH064650 A JP H064650A JP 18444892 A JP18444892 A JP 18444892A JP 18444892 A JP18444892 A JP 18444892A JP H064650 A JPH064650 A JP H064650A
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- memory core
- data bus
- bus
- cores
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Abstract
(57)【要約】
【目的】 １チップ内に収められた各メモリコアへの自
由なアクセスを可能としたメモリ装置を提供する。 【構成】 各１フィールド分の２個のメモリコア１，２
を１チップ内に収めるとともに、これらメモリコア１，
２間に配されたバスセレクタ７によって各メモリコア
１，２の書込み用データバスＷＡ，ＷＢ及び読出し用デ
ータバスＲＡ，ＲＢの接続を切り換えて各メモリコア
１，２へ自由にアクセスできるようにする。
由なアクセスを可能としたメモリ装置を提供する。 【構成】 各１フィールド分の２個のメモリコア１，２
を１チップ内に収めるとともに、これらメモリコア１，
２間に配されたバスセレクタ７によって各メモリコア
１，２の書込み用データバスＷＡ，ＷＢ及び読出し用デ
ータバスＲＡ，ＲＢの接続を切り換えて各メモリコア
１，２へ自由にアクセスできるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置に関し、特
にＴＶやＶＴＲなどの画像処理用のビデオメモリとして
用いて好適なメモリ装置に関する。
にＴＶやＶＴＲなどの画像処理用のビデオメモリとして
用いて好適なメモリ装置に関する。
【０００２】
【従来の技術】ＴＶやＶＴＲなどの画像処理において、
１フィールド遅延や１フレーム遅延などの信号処理を行
うのに、一般的にビデオメモリが用いられる。従来、こ
の種のビデオメモリとしては、図８（ａ）に示すよう
に、１フィールド分のメモリが１チップに収められたも
のを２チップ分用いた構成のものや、図８（ｂ）に示す
ように、単純に１フィールド分のメモリを２個１チップ
に収めた構成のものが用いられていた。
１フィールド遅延や１フレーム遅延などの信号処理を行
うのに、一般的にビデオメモリが用いられる。従来、こ
の種のビデオメモリとしては、図８（ａ）に示すよう
に、１フィールド分のメモリが１チップに収められたも
のを２チップ分用いた構成のものや、図８（ｂ）に示す
ように、単純に１フィールド分のメモリを２個１チップ
に収めた構成のものが用いられていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前者の
ビデオメモリにおいては、メモリコアＡからメモリコア
Ｂへデータの転送を行うことから、メモリコアＡに出力
バッファ８１が必要となるため、消費電力やノイズの点
で好ましくない。また、チップ数が多いと、全体のコス
トも高くなってしまう。
ビデオメモリにおいては、メモリコアＡからメモリコア
Ｂへデータの転送を行うことから、メモリコアＡに出力
バッファ８１が必要となるため、消費電力やノイズの点
で好ましくない。また、チップ数が多いと、全体のコス
トも高くなってしまう。
【０００４】一方、後者のビデオメモリにあっては、メ
モリコアＡに対して出力バッファが不要となり、消費電
力や耐ノイズ性の問題が改善されるものの、各メモリコ
アの試験において、メモリコア個々にアクセスすること
ができないため、メモリコアＡあるいはＢを単独で試験
することはできない。通常、メモリコアにＤＲＡＭを用
いた場合には、何ビット分かを多めに作っておき（冗長
ビット）、不良ビットと交換することが行われる。した
がって、Ａ，Ｂどちらのメモリコアで不良が起きている
かがわからないと、冗長救済の効率が悪化することにな
る。
モリコアＡに対して出力バッファが不要となり、消費電
力や耐ノイズ性の問題が改善されるものの、各メモリコ
アの試験において、メモリコア個々にアクセスすること
ができないため、メモリコアＡあるいはＢを単独で試験
することはできない。通常、メモリコアにＤＲＡＭを用
いた場合には、何ビット分かを多めに作っておき（冗長
ビット）、不良ビットと交換することが行われる。した
がって、Ａ，Ｂどちらのメモリコアで不良が起きている
かがわからないと、冗長救済の効率が悪化することにな
る。
【０００５】本発明は、上述した点に鑑みてなされたも
のであり、１チップ内に収められた各メモリコアへの自
由なアクセスを可能としたメモリ装置を提供することを
目的とする。
のであり、１チップ内に収められた各メモリコアへの自
由なアクセスを可能としたメモリ装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明によるメモリ装置
は、１チップ内に収められた各１フィールド分の複数個
のメモリコアと、この複数個のメモリコア間に配されて
各メモリコアの書込み用データバス及び読出し用データ
バスの接続を切り換えるセレクタとを備えた構成となっ
ている。
は、１チップ内に収められた各１フィールド分の複数個
のメモリコアと、この複数個のメモリコア間に配されて
各メモリコアの書込み用データバス及び読出し用データ
バスの接続を切り換えるセレクタとを備えた構成となっ
ている。
【０００７】
【作用】メモリコア間に配されたセレクタによって各メ
モリコアの書込み用データバス及び読出し用データバス
の接続を切り換えることで、各メモリコアへ自由にアク
セスできる。これにより、メモリコア単位で試験ができ
るとともに、各メモリコアをシリアルに接続したり、記
憶内容を相互に入れ換えたり、独立に使用したり、同じ
データを複数のメモリコアに同時に書き込むなど、種々
の使い方ができる。
モリコアの書込み用データバス及び読出し用データバス
の接続を切り換えることで、各メモリコアへ自由にアク
セスできる。これにより、メモリコア単位で試験ができ
るとともに、各メモリコアをシリアルに接続したり、記
憶内容を相互に入れ換えたり、独立に使用したり、同じ
データを複数のメモリコアに同時に書き込むなど、種々
の使い方ができる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。本実施例では、１チップ内に各１フィールド
分の例えば２個のメモリコアが収められた場合を示す。
図１において、２個のメモリコア１，２には、書込み用
ＳＡＭ(serial accessmemory)３，４及び読出し用ＳＡ
Ｍ５，６がそれぞれ接続されている。これらＳＡＭ３〜
６には、データの伝送を行うｎ本のデータバスが接続さ
れている。ここで、メモリコア（Ａ）１の書込み用デー
タバスをＷＡ、読出し用アドレスをＲＡとする。同様
に、メモリコア（Ｂ）２の書込み用データバスをＷＢ、
読出し用アドレスをＲＢとする。
に説明する。図１は、本発明の一実施例を示すブロック
図である。本実施例では、１チップ内に各１フィールド
分の例えば２個のメモリコアが収められた場合を示す。
図１において、２個のメモリコア１，２には、書込み用
ＳＡＭ(serial accessmemory)３，４及び読出し用ＳＡ
Ｍ５，６がそれぞれ接続されている。これらＳＡＭ３〜
６には、データの伝送を行うｎ本のデータバスが接続さ
れている。ここで、メモリコア（Ａ）１の書込み用デー
タバスをＷＡ、読出し用アドレスをＲＡとする。同様
に、メモリコア（Ｂ）２の書込み用データバスをＷＢ、
読出し用アドレスをＲＢとする。
【０００９】ＳＡＭ３〜６は、例えば、データの書込み
の際にデータの読出しが行われていてもデータを連続し
て入出力できるように、図２（ａ），（ｂ）に示す如く
内部がダブルバッファ構成となっており、連続して送ら
れてくるデータを、ある任意のビット数毎にまとめてメ
モリコア１，２に転送する。２個のメモリコア１，２間
にはバスセレクタ７が配されており、このバスセレクタ
７によってメモリコア１の書込み用データバスＷＡ、読
出し用アドレスＲＡ及びメモリコア２の書込み用データ
バスＷＢ、読出し用アドレスＲＢの接続が切り換えられ
る。
の際にデータの読出しが行われていてもデータを連続し
て入出力できるように、図２（ａ），（ｂ）に示す如く
内部がダブルバッファ構成となっており、連続して送ら
れてくるデータを、ある任意のビット数毎にまとめてメ
モリコア１，２に転送する。２個のメモリコア１，２間
にはバスセレクタ７が配されており、このバスセレクタ
７によってメモリコア１の書込み用データバスＷＡ、読
出し用アドレスＲＡ及びメモリコア２の書込み用データ
バスＷＢ、読出し用アドレスＲＢの接続が切り換えられ
る。
【００１０】ＳＡＭ５と読出し用データバスＲＡのｎ本
のラインの間には、図３に示すように、ＳＡＭ５のビッ
ト数ｍに対応したｍ個のスイッチ８が接続されている。
これらスイッチ８は、（ｍ／ｎ）個のＤ型フリップフロ
ップからなるポインタ９によってスイッチ１０を介して
ｎ個ずつスイッチング制御されるポインタ形式となって
いる。他のＳＡＭ３，４，６とデータバスＷＡ，ＷＢ，
ＲＢとの間も、全く同様の構成となっている。この構成
において、スイッチ１０にポインタオフ信号を印加して
ポインタを与えないようにすれば、データバスからＳＡ
Ｍを切り離すことができる。
のラインの間には、図３に示すように、ＳＡＭ５のビッ
ト数ｍに対応したｍ個のスイッチ８が接続されている。
これらスイッチ８は、（ｍ／ｎ）個のＤ型フリップフロ
ップからなるポインタ９によってスイッチ１０を介して
ｎ個ずつスイッチング制御されるポインタ形式となって
いる。他のＳＡＭ３，４，６とデータバスＷＡ，ＷＢ，
ＲＢとの間も、全く同様の構成となっている。この構成
において、スイッチ１０にポインタオフ信号を印加して
ポインタを与えないようにすれば、データバスからＳＡ
Ｍを切り離すことができる。
【００１１】メモリコア１とＳＡＭ５との間は、直結で
あっても良いし、あるいは、図４に示すように、セレク
タ１１を用いて多数のビット線を間引いて接続するよう
にしても良い。この構成において、メモリセル群とビッ
ト線群の選択を、外部からアドレスを与えることによっ
て行えば、ＳＡＭのビット数を単位としてランダムアク
セスが可能となる。
あっても良いし、あるいは、図４に示すように、セレク
タ１１を用いて多数のビット線を間引いて接続するよう
にしても良い。この構成において、メモリセル群とビッ
ト線群の選択を、外部からアドレスを与えることによっ
て行えば、ＳＡＭのビット数を単位としてランダムアク
セスが可能となる。
【００１２】次に、バスセレクタ７の働きについて、図
５の各種の接続例を参照しつつ説明する。なお、図６
に、バスセレクタ７の具体的な構成の一例を示す。先
ず、第１の接続例（ａ）では、メモリコア１の読出し用
データバスＲＡとメモリコア２の書込み用データバスＷ
Ｂとを結線し、メモリコア１の書込み用データバスＷＡ
とメモリコア２の読出し用データバスＲＢは切り離す。
５の各種の接続例を参照しつつ説明する。なお、図６
に、バスセレクタ７の具体的な構成の一例を示す。先
ず、第１の接続例（ａ）では、メモリコア１の読出し用
データバスＲＡとメモリコア２の書込み用データバスＷ
Ｂとを結線し、メモリコア１の書込み用データバスＷＡ
とメモリコア２の読出し用データバスＲＢは切り離す。
【００１３】この接続例（ａ）の場合、入力されたデー
タは書込み用データバスＷＡを経てＳＡＭ３に書き込ま
れ、ある決まったビット数だけＳＡＭ３に溜まったとこ
ろでメモリコア１に転送される。ＳＡＭは、図２に示し
た如くダブルバッファ構成となっているので、バッファ
がオーバーフローしない限り、書込み用データバスＷＡ
から送られるデータを連続して受け取ることができる。
タは書込み用データバスＷＡを経てＳＡＭ３に書き込ま
れ、ある決まったビット数だけＳＡＭ３に溜まったとこ
ろでメモリコア１に転送される。ＳＡＭは、図２に示し
た如くダブルバッファ構成となっているので、バッファ
がオーバーフローしない限り、書込み用データバスＷＡ
から送られるデータを連続して受け取ることができる。
【００１４】続いて、メモリコア１からＳＡＭ５へ、あ
る決まったビット数を一塊とした転送が行われる。この
データは読出し用データバスＲＡへ読み出され、バスセ
レクタ７を通って書込み用データバスＷＢに送られ、Ｓ
ＡＭ４に書き込まれる。このとき、読出し用データバス
ＲＡと書込み用データバスＷＡは互いに独立しているの
で、非同期に動作させることができる。ＳＡＭ４のデー
タは、メモリコア２にある塊ごとに転送される。さら
に、メモリコア２からＳＡＭ６にデータが転送され、こ
のデータは読出し用データバスＲＢを通って外部へ出力
される。
る決まったビット数を一塊とした転送が行われる。この
データは読出し用データバスＲＡへ読み出され、バスセ
レクタ７を通って書込み用データバスＷＢに送られ、Ｓ
ＡＭ４に書き込まれる。このとき、読出し用データバス
ＲＡと書込み用データバスＷＡは互いに独立しているの
で、非同期に動作させることができる。ＳＡＭ４のデー
タは、メモリコア２にある塊ごとに転送される。さら
に、メモリコア２からＳＡＭ６にデータが転送され、こ
のデータは読出し用データバスＲＢを通って外部へ出力
される。
【００１５】この接続例（ａ）によれば、入力されたデ
ータがメモリコア１及びメモリコア２を通って外部へ出
力されるため、２フィールド分のデータの遅延が行われ
ることになる。また、各ＳＡＭの書込み及び読出しクロ
ックは任意に選べるので、非同期の動作が可能である。
ータがメモリコア１及びメモリコア２を通って外部へ出
力されるため、２フィールド分のデータの遅延が行われ
ることになる。また、各ＳＡＭの書込み及び読出しクロ
ックは任意に選べるので、非同期の動作が可能である。
【００１６】第２の接続例（ｂ）では、メモリコア１の
書込み用データバスＷＡとメモリコア２の読出し用デー
タバスＲＢとを結線し、メモリコア１の読出し用データ
バスＲＡとメモリコア２の書込み用データバスＷＢとを
結線する。この接続例（ｂ）によれば、メモリコア１に
蓄えられたデータの内容とメモリコア２に蓄えられたデ
ータの内容とを入れ換えることができる。ただし、この
場合、書込みと読出しのデータの追越し、あるいはＳＡ
Ｍとメモリコアの転送時間などを考慮してアドレスを指
定する必要がある。
書込み用データバスＷＡとメモリコア２の読出し用デー
タバスＲＢとを結線し、メモリコア１の読出し用データ
バスＲＡとメモリコア２の書込み用データバスＷＢとを
結線する。この接続例（ｂ）によれば、メモリコア１に
蓄えられたデータの内容とメモリコア２に蓄えられたデ
ータの内容とを入れ換えることができる。ただし、この
場合、書込みと読出しのデータの追越し、あるいはＳＡ
Ｍとメモリコアの転送時間などを考慮してアドレスを指
定する必要がある。
【００１７】第３の接続例（ｃ）では、メモリコア１，
２の各読出し用データバスＲＡ，ＲＢを相互に結線し、
各書込み用データバスＷＡ，ＷＢを切り離す。この接続
例（ｃ）によれば、メモリコア１あるいは２に蓄えられ
たデータを直接読み出すことができる。たとえば、メモ
リコア１のデータを読み出す場合は、ＳＡＭ６のポイン
タオフ信号（図３を参照）を使ってポインタがどこも指
さないようにして、読出し用データバスＲＢとＳＡＭ６
を切り離せば良い。また、同様にして、１フィールド分
のデータを読み出してから切り換えるだけでなく、ＳＡ
Ｍのポインタで一度に指定できるビット数を単位とし
て、メモリコア１，２の内容を切り換えて読み出すこと
も可能である。
２の各読出し用データバスＲＡ，ＲＢを相互に結線し、
各書込み用データバスＷＡ，ＷＢを切り離す。この接続
例（ｃ）によれば、メモリコア１あるいは２に蓄えられ
たデータを直接読み出すことができる。たとえば、メモ
リコア１のデータを読み出す場合は、ＳＡＭ６のポイン
タオフ信号（図３を参照）を使ってポインタがどこも指
さないようにして、読出し用データバスＲＢとＳＡＭ６
を切り離せば良い。また、同様にして、１フィールド分
のデータを読み出してから切り換えるだけでなく、ＳＡ
Ｍのポインタで一度に指定できるビット数を単位とし
て、メモリコア１，２の内容を切り換えて読み出すこと
も可能である。
【００１８】第４の接続例（ｄ）では、メモリコア１，
２の各書込み用データバスＷＡ，ＷＢを相互に結線し、
各読出し用データバスＲＡ，ＲＢを切り離す。この接続
例（ｄ）によれば、メモリコア１，２のどちらか一方に
データを書き込んだり、あるいは両方に同じデータを書
き込むことができる。どちらか一方のメモリコアにだけ
データを書き込むときは、書き込まない方のＳＡＭのポ
インタをとめて、ＳＡＭ３又は４を書込み用データバス
ＷＡ又はＷＢから切り離す必要がある。
２の各書込み用データバスＷＡ，ＷＢを相互に結線し、
各読出し用データバスＲＡ，ＲＢを切り離す。この接続
例（ｄ）によれば、メモリコア１，２のどちらか一方に
データを書き込んだり、あるいは両方に同じデータを書
き込むことができる。どちらか一方のメモリコアにだけ
データを書き込むときは、書き込まない方のＳＡＭのポ
インタをとめて、ＳＡＭ３又は４を書込み用データバス
ＷＡ又はＷＢから切り離す必要がある。
【００１９】第５の接続例（ｅ）では、メモリコア２の
書込み用データバスＷＢと読出し用データバスＲＢを結
線する。この接続例（ｅ）によれば、同じメモリコア２
に同じデータを繰り返して書き込めることになり、例え
ばメモリコア２の長時間の信頼性試験を手軽に行えるこ
とになる。なお、メモリコア１の書込み用データバスＷ
Ａの入力側を切り離すようにしておけば、メモリコア１
の書込み用データバスＷＡと読出し用データバスＲＡを
結線することで、メモリコア１に対しても同様の動作が
可能となる。
書込み用データバスＷＢと読出し用データバスＲＢを結
線する。この接続例（ｅ）によれば、同じメモリコア２
に同じデータを繰り返して書き込めることになり、例え
ばメモリコア２の長時間の信頼性試験を手軽に行えるこ
とになる。なお、メモリコア１の書込み用データバスＷ
Ａの入力側を切り離すようにしておけば、メモリコア１
の書込み用データバスＷＡと読出し用データバスＲＡを
結線することで、メモリコア１に対しても同様の動作が
可能となる。
【００２０】第６の接続例（ｆ）では、メモリコア１の
書込み用データバスＷＡとメモリコア２の読出し用デー
タバスＲＢとを結線し、メモリコア１の読出し用データ
バスＲＡとメモリコア２の書込み用データバスＷＢは切
り離す。この接続例（ｆ）によれば、メモリコア１，２
を介さずにデータの入出力が行われることになるため、
デバイスに何らかの不良が生じた際に、メモリコア１，
２が悪いのか、周辺回路が悪いのかの分離判別を行える
ことになる。
書込み用データバスＷＡとメモリコア２の読出し用デー
タバスＲＢとを結線し、メモリコア１の読出し用データ
バスＲＡとメモリコア２の書込み用データバスＷＢは切
り離す。この接続例（ｆ）によれば、メモリコア１，２
を介さずにデータの入出力が行われることになるため、
デバイスに何らかの不良が生じた際に、メモリコア１，
２が悪いのか、周辺回路が悪いのかの分離判別を行える
ことになる。
【００２１】なお、上記実施例においては、２個のメモ
リコア１，２間において各書込み用データバス及び読出
し用データバスの接続をバスセレクタ７によって切り換
えるとしたが、メモリコアの個数は２個に限定されるも
のではなく、３個以上であっても各メモリコア間にバス
セレクタを配することで適用可能である。すなわち、図
７に示すように、例えば３個のメモリコアＡ，Ｂ，Ｃに
対して２個のバスセレクタを配するとともに、１段目の
メモリコアＡの読出し用データバスＲＡを、２段目以降
のメモリコアＢ，Ｃのデータ書込み用バスとして用い、
また３段目（最終段）のメモリコアＣの書込み用データ
バスＷＣを、それ以前のメモリコアＡ，Ｂのデータ読出
し用バスとして用いることにより、任意のメモリコアに
対してデータを書き込んだり、任意のメモリコアのデー
タを読み出したりすることが可能となる。
リコア１，２間において各書込み用データバス及び読出
し用データバスの接続をバスセレクタ７によって切り換
えるとしたが、メモリコアの個数は２個に限定されるも
のではなく、３個以上であっても各メモリコア間にバス
セレクタを配することで適用可能である。すなわち、図
７に示すように、例えば３個のメモリコアＡ，Ｂ，Ｃに
対して２個のバスセレクタを配するとともに、１段目の
メモリコアＡの読出し用データバスＲＡを、２段目以降
のメモリコアＢ，Ｃのデータ書込み用バスとして用い、
また３段目（最終段）のメモリコアＣの書込み用データ
バスＷＣを、それ以前のメモリコアＡ，Ｂのデータ読出
し用バスとして用いることにより、任意のメモリコアに
対してデータを書き込んだり、任意のメモリコアのデー
タを読み出したりすることが可能となる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
各１フィールド分の複数個のメモリコアを１チップ内に
収めるとともに、複数個のメモリコア間に配されたセレ
クタによって各メモリコアの書込み用データバス及び読
出し用データバスの接続を切り換えるようにしたことに
より、各メモリコアへ自由にアクセスできるため、コア
単位で試験ができるとともに、各メモリコアをシリアル
に接続したり、記憶内容を相互に入れ換えたり、独立に
使用したり、同じデータを複数のメモリコアに同時に書
き込むなど、種々の使い方ができることになる。
各１フィールド分の複数個のメモリコアを１チップ内に
収めるとともに、複数個のメモリコア間に配されたセレ
クタによって各メモリコアの書込み用データバス及び読
出し用データバスの接続を切り換えるようにしたことに
より、各メモリコアへ自由にアクセスできるため、コア
単位で試験ができるとともに、各メモリコアをシリアル
に接続したり、記憶内容を相互に入れ換えたり、独立に
使用したり、同じデータを複数のメモリコアに同時に書
き込むなど、種々の使い方ができることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＳＡＭの具体的な構成例を示すブロック図であ
る。
る。
【図３】ＳＡＭとデータバス間の接続の構成を示す回路
図である。
図である。
【図４】メモリコアとＳＡＭ間の接続の構成を示すブロ
ック図である。
ック図である。
【図５】バスセレクタの各種の接続図である。
【図６】バスセレクタの具体的な構成の一例を示す回路
図である。
図である。
【図７】本発明の他の実施例を示すブロック図である。
【図８】従来例を示すブロック図である。
１，２ メモリコア ３，４ 書込み用ＳＡＭ ５，６ 読出し用ＳＡＭ ７ バスセレクタ ＷＡ メモリコアＡの書込み用データバス ＲＡ メモリコアＡの読出し用データバス ＷＢ メモリコアＢの書込み用データバス ＲＢ メモリコアＢの読出し用データバス
Claims (3)
- 【請求項１】 １チップ内に収められた各１フィールド
分の複数個のメモリコアと、 前記複数個のメモリコア間に配されて各メモリコアの書
込み用データバス及び読出し用データバスの接続を切り
換えるセレクタとを備えたことを特徴とするメモリ装
置。 - 【請求項２】 １段目のメモリコアの読出し用データバ
スを、２段目以降のメモリコアのデータ書込み用バスと
して用いたことを特徴とする請求項１記載のメモリ装
置。 - 【請求項３】 最終段のメモリコアの書込み用データバ
スを、それ以前のメモリコアのデータ読出し用バスとし
て用いたことを特徴とする請求項１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18444892A JPH064650A (ja) | 1992-06-17 | 1992-06-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18444892A JPH064650A (ja) | 1992-06-17 | 1992-06-17 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064650A true JPH064650A (ja) | 1994-01-14 |
Family
ID=16153329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18444892A Pending JPH064650A (ja) | 1992-06-17 | 1992-06-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064650A (ja) |
-
1992
- 1992-06-17 JP JP18444892A patent/JPH064650A/ja active Pending
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