JP2007164909A - 半導体装置 - Google Patents

Abstract

【課題】メモリチップに対するテストと、メモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる半導体装置を提供する。
【解決手段】メモリチップ１０３は、ＢＩＳＴ回路１３２によりメモリセルの欠陥の有無をテストするためのテスト用データを生成してシステムチップ１０４へ出力する一方、システムチップ１０４は、メモリセルをデータの記憶用として利用する場合に当該データを出力し、メモリセルの欠陥の有無をテストする場合に入力されたテスト用データをメモリセルに記憶させるデータとしてメモリチップ１０３へ出力し、一致不一致回路１３６又は一致不一致回路１４２により、メモリアレイ１３０から読み出したテスト用データに基づいてメモリセルの欠陥の有無を判定する。
【選択図】図３

Description

本発明は、半導体装置に係り、特に、データを記憶するメモリセルを有するメモリチップ、及びメモリセルにデータの書き込み、また、メモリセルからデータを読み込みを行う所定の論理回路を有するシステムチップが配線チップに実装された半導体装置に関する。

従来、半導体装置は、ムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。そして、半導体技術の進歩により配線の設計ルールが１８０ｎｍ（ナノメーター）よりさらに微細になると１チップに集積可能なシステムの規模が大きくなるため、ＳＯＣ（システム・オン・チップ）と呼ばれる技術を用いてＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）やフラッシュ・メモリ等の大規模メモリー回路や高速アナログ回路を１チップ化する場合があった。

しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジックセル、メモリーセル、アナログ回路等の各機能に対して製造プロセスを最適化することが困難となる結果、リークの増加・基盤ノイズの発生等の問題が発生する。

また、メモリーセル、ロジックセル等は微細化による恩恵を得るが、インターフェス回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、これらを１チップ化した場合にチップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場における製品寿命の短命化から考えても致命的である。

このように考えていくと、特に、設計ルールが、９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化するシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の半導体チップを１つのパッケージに収納することで、上記の問題を回避したＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある（例えば、特許文献１、特許文献２参照）。この手法により、他社で製造された半導体チップや、異種の半導体チップを混載することにより半導体装置を多機能化することも可能となる。

ところで、メモリチップには、内部のメモリセルのテストを実施するメモリテスト回路を備えているものがある（例えば、特許文献３、特許文献４参照）。このメモリテスト回路を備えたメモリチップでは、一般的に、メモリテスト回路へクロック信号を入力するのみでメモリセルのテストを実施することができる。
特開２００４−１３４７１５号公報 特開２００３−７９６０号公報 特開２００５−１５８２５２号公報 特開２００４−２２０６４０号公報

しかしながら、ＳＩＰの手法を用いてメモリテスト回路を備えたメモリチップとシステムチップをパッケージ化した場合、メモリテスト回路によるメモリチップへのテストとは別にメモリチップとシステムチップの間の配線についてもテストを行なう必要があり、テストが煩雑である、という問題点があった。

本発明は上記問題点を解決するためになされたものであり、メモリチップに対するテストと、メモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明の半導体装置は、データを記憶するメモリセルを有する記憶手段、前記メモリセルに記憶させるデータが入力される記憶データ入力端子、前記メモリセルの欠陥の有無をテストするためのテスト用データを生成するテストデータ生成手段、及び前記テストデータ生成手段により生成された前記テスト用データが出力されるテストデータ出力端子を有するメモリチップと、前記テストデータ出力端子と第１配線により電気的に接続されて前記テスト用データが入力されるテストデータ入力端子、及び前記記憶データ入力端子と第２配線により電気的に接続されて前記メモリセルをデータの記憶用として利用する場合に当該データが出力され、前記メモリセルの欠陥の有無をテストする場合に前記テストデータ入力端子より入力された前記テスト用データが前記メモリセルに記憶させるデータとして出力される記憶データ出力端子を有するシステムチップと、前記テストデータ生成手段により生成されて前記１配線及び前記第２配線を介して前記メモリセルに記憶された前記テスト用データに基づいて前記メモリセルの欠陥の有無を判定する判定手段と、を備えている。

請求項１記載の発明によれば、メモリチップは、データを記憶するメモリセルを有する記憶手段を有しており、メモリセルに記憶させるデータが記憶データ入力端子より入力される。また、テストデータ生成手段により、メモリセルの欠陥の有無をテストするためのテスト用データが生成され、生成されたテスト用データがテストデータ出力端子より出力される。

一方、システムチップは、テストデータ出力端子と第１配線により電気的に接続されたテストデータ入力端子にテスト用データが入力され、記憶データ入力端子と第２配線により電気的に接続された記憶データ出力端子よりメモリセルをデータの記憶用として利用する場合に当該データが出力され、メモリセルの欠陥の有無をテストする場合にテストデータ入力端子より入力されたテスト用データが記憶データ出力端子よりメモリセルに記憶させるデータとして出力される。

そして、本発明によれば、判定手段により、テストデータ生成手段により生成されて１配線及び第２配線を介してメモリセルに記憶されたテスト用データに基づいてメモリセルの欠陥の有無が判定される。

このように、請求項１記載の発明によれば、メモリチップは、メモリセルに記憶させるデータが入力される記憶データ入力端子を有しており、メモリセルの欠陥の有無をテストするためのテスト用データを生成してテストデータ出力端子より出力する一方、システムチップは、テストデータ出力端子と第１配線により電気的に接続されたテストデータ入力端子にテスト用データが入力し、記憶データ入力端子と第２配線により電気的に接続された記憶データ出力端子よりメモリセルをデータの記憶用として利用する場合に当該データが出力され、メモリセルの欠陥の有無をテストする場合にテストデータ入力端子より入力されたテスト用データがメモリセルに記憶させるデータとして記憶データ出力端子より出力され、この１配線及び第２配線を介してメモリセルに記憶されたテスト用データに基づいてメモリセルの欠陥の有無を判定しているので、メモリセルの欠陥の有無のテスト及びメモリチップとシステムチップの間の配線のテストを共に実施することができる。よって、メモリチップに対するテストと、メモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる。

なお、請求項１記載の発明は、請求項２記載の発明のように、前記判定手段が前記メモリチップに設けられたものとしてもよい。

また、請求項１記載の発明は、請求項３記載の発明のように、前記判定手段が前記システムチップに設けられ、前記メモリチップは、前記メモリセルから読み出されたデータが出力される読出データ出力端子をさらに有し、前記システムチップは、前記読出データ出力端子と第３配線により電気的に接続されて前記読出データが入力される読出データ入力端子をさらに有し、前記判定手段は、前記メモリセルから読み出されて前記３配線を介して前記読出データ入力端子に入力された前記テスト用データに基づいて前記メモリセルの欠陥の有無を判定するものとしてもよい。

また、本発明は、請求項４記載の発明のように、前記メモリチップは、前記テストデータ生成手段により生成された前記テスト用データを前記メモリセルに記憶させる制御を行う記憶制御手段をさらに備えてもよい。

さらに、本発明は、請求項５記載の発明のように、前記メモリチップは、データを前記メモリセルに記憶させるために前記記憶手段の記憶動作を制御する制御信号が入力される制御信号入力端子、前記テスト用データを前記メモリセルに記憶させるためのテスト用の制御信号を生成するテスト用制御信号生成手段、及び前記テスト用制御信号生成手段により生成されたテスト用の制御信号が出力されるテスト用制御信号出力端子をさらに有し、前記システムチップは、前記テスト用制御信号出力端子と第４配線により電気的に接続されて前記テスト用の制御信号が入力されるテスト用制御信号入力端子、及び前記制御信号入力端子と第５配線により電気的に接続されて前記メモリセルをデータの記憶用として利用する場合に当該データを前記メモリセルに記憶させるための前記制御信号が出力され、前記メモリセルの欠陥の有無をテストする場合に前記テスト用制御信号入力端子より入力された前記テスト用の制御信号が出力される制御信号出力端子をさらに有するものとしてもよい。

以上説明したように、本発明によれば、メモリチップは、メモリセルに記憶させるデータが入力される記憶データ入力端子を有しており、メモリセルの欠陥の有無をテストするためのテスト用データを生成してテストデータ出力端子より出力する一方、システムチップは、テストデータ出力端子と第１配線により電気的に接続されたテストデータ入力端子にテスト用データが入力し、記憶データ入力端子と第２配線により電気的に接続された記憶データ出力端子よりメモリセルをデータの記憶用として利用する場合に当該データが出力され、メモリセルの欠陥の有無をテストする場合にテストデータ入力端子より入力されたテスト用データがメモリセルに記憶させるデータとして記憶データ出力端子より出力され、この１配線及び第２配線を介してメモリセルに記憶されたテスト用データに基づいてメモリセルの欠陥の有無を判定しているので、メモリチップに対するテストと、メモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる、という優れた効果を有する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１には、本実施の形態に係る半導体装置１００の概略構成が示されている。

本実施形態に係る半導体装置１００は、図１（ａ）及び図１（ｂ）に示すように、配線チップ１０２の同一主表面上に、メモリチップ１０３と、ＡＳＩＣ（Application Specific Integrated Circuit：特定用途用理論回路チップ）１０４とがフィリップチップ実装されている。なお、以下、メモリチップ１０３とＡＳＩＣ１０４との対向する一辺に沿った方向をＹ方向、このＹ方向に対する直交方向をＸ方向として説明する。

配線チップ１０２は、シリコン基板の一主表面上に複数の金属配線（例えばアルミ線や銅線など）１２０が並列に配されて形成されている（図２参照）。そして、各々の金属配線１２０の一端側及び他端側に、メモリチップ１０３実装用の接続パッド１０６と、ＡＳＩＣ１０４実装用の接続パッド１０８と、が各々接続され群を成している。これら接続パッド１０６、１０８は、メモリチップ１０３の実装領域とＡＳＩＣ１０４の実装領域との対向する一辺に沿って配置されている。

配線チップ１０２の接続パッド１０６、１０８は、図２に示すように、各々Ｙ方向に等間隔で配され、これがＸ方向に複数列（例えば４列）有するように群をなしており、その隣合う列同士のパッドがＹ方向に１／２ピッチずつずれて千鳥状に配列されている。なお、パッドのＹ方向の一列に注目すると、接続パッド１０６、１０８の一つが、正三角形の頂点に配列されている。そして、その正三角形の残りの２つの頂点が、Ｙ方向の注目している一列の隣の列に並ぶパッドで構成されている。したがって、配線チップ１０２のＹ方向の配列ピッチは、正三角形の垂線の長さに相当する。

具体的には、例えば、配線チップ１０２の接続パッド１０６、１０８は、図２に示すように、それぞれ配線チップ１０２のＸ方向に、ほぼａμｍの配列ピッチで複数列（本実施形態では例えば４列）で配列されている。本実施形態では、この配列ピッチを例えば２０μｍとしている。

一方、配線チップ１０２のＸ方向の配列ピッチをａμｍとすると、配線チップ１０２のＹ方向の配列ピッチｂは、ｂ＝（（ａ×√３）／２）μｍとなる。従って、例えばａ＝２０μｍとすると、配線チップ１０２のＹ方向の配列ピッチｂは、ｂ＝（（２０×√３）／２）＝１７．３μｍである。

なお、これら配線チップ１０２の接続パッド１０６、１０８の配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、メモリチップ１０３とＡＳＩＣ１０４との間のバンド幅が５１２ビットとした場合、これを実装するためには接続パッド１０６、１０８のＸ方向の配列ピッチａを２０μｍ必要となる。なお、これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。

また、配線チップ１０２の接続パッド１０６、１０８の数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、メモリチップ１０３として５１２Ｍビットのメモリを１個とＡＳＩＣ１０４とを搭載するため、約２０００個設けている。なお、これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。

メモリチップ１０３は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、多数のメモリセルが形成されたメモリアレイ１３０（図３参照）を搭載している。また、メモリチップ１０３は、各種信号の入力端子及び出力端子としての多数の接続パッド１１０（図１（ｂ）参照）を備えている。

接続パッド１１０は、配線チップ１０２上に実装された際のＡＳＩＣ１０４との対向するチップの一辺に沿って配置されており、配線チップ１０２の接続パッド１０６と同様に千鳥配列されて群を成している。

メモリチップ１０３は、配線チップ１０２とそのパッド開口部どうしが向き合うように配置され、接続パッド１１０と接続パッド１０６とがバンプ１１４で物理的に接続され、かつ、電気的に接続されて、配線チップ１０２上にフィリップチップ実装されている。

一方、ＡＳＩＣ１０４は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。また、ＡＳＩＣ１０４は、各種信号の入力端子及び出力端子としての多数の接続パッド１１６を備えている。

接続パッド１１６は、配線チップ１０２上に実装された際にメモリチップ１０３との対向するチップの一辺に沿って配置されており、配線チップ１０２の接続パッド１０８と同様に千鳥配列されて群を成している。

ＡＳＩＣ１０４は、配線チップ１０２とそのパッド開口部どうしが向き合うように配置され、接続パッド１１６と接続パッド１０８とがバンプ１１４で物理的に接続され、かつ、電気的に接続されて、配線チップ１０２上にフィリップチップ実装されている。

即ち、本実施形態に係る半導体装置１００は、メモリチップ１０３の接続パッド１１０が設けられた一辺と、ＡＳＩＣ１０４の接続パッド１１６が設けられた一辺とが対向するように、メモリチップ１０３とＡＳＩＣ１０４とが配線チップ１０２上に実装されており、ＡＳＩＣ１０４とメモリチップ１０３とが配線チップ１０２の金属配線１２０を介して電気的に接続されている。

図３には、メモリチップ１０３及びＡＳＩＣ１０４の詳細な構成が示されている。

メモリチップ１０３は、データを一時的に記憶する多数のメモリセルが形成されたメモリアレイ１３０と、メモリアレイ１３０に形成されたメモリセルの欠陥の有無をテストするためのテスト用書込データＴＤＩＮ及び期待値データＣＴＤを生成するＢＩＳＴ（Built In Safe Test）回路１３２と、テスト用書込データＴＤＩＮを所定のビット数のデータに展開する展開回路１３４と、メモリアレイ１３０から読み出された読出データＤＯＵＴと期待値データＣＴＤとの比較してメモリセルの欠陥の有無を判定する一致不一致回路１３６と、を備えている。

一方、ＡＳＩＣ１０４は、メモリチップ１０３の動作を制御するための各種信号を生成する図示しないロジック回路と、展開回路１３４と同様な構成の展開回路１４０と、一致不一致回路１３６と同様な構成の一致不一致回路１４２と、を備えている。

なお、本実施の形態に係るメモリアレイ１３０は、記憶容量が例えば５１２ＭビットのＤＲＡＭとされており、書込データＤＩＮ及び読出データＤＯＵＴのバンド幅がそれぞれ５１２ビットとされている。なお、このメモリアレイ１３０は、スタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）やフラッシュ・メモリ等の他の半導体記憶装置であってもよい。

ＡＳＩＣ１０４は、メモリアレイ１３０のデータの記憶動作を制御する制御信号用の３本の配線が接続されており、展開回路１３４及び一致不一致回路１３６とそれぞれデータ入力用及びデータ出力用の５１２本の配線が接続されている。ＡＳＩＣ１０４は、データの記憶動作を制御する制御信号として、対象とするメモリセルのアドレスを指定するアドレス信号、データの書込動作及び読出動作を指示する書込／読出信号、及びメモリセルのリフレッシュ動作を指示するリフレッシュ信号をそれぞれ制御信号用の３本の配線に出力する。また、ＡＳＩＣ１０４は、メモリアレイ１３０に記憶させるデータとして５１２ビットの書込データＤＩＮをデータ入力用の５１２本の配線に出力し、メモリアレイ１３０から読み出された読出データＤＯＵＴがデータ入力用の５１２本の配線を介して入力される。

また、ＡＳＩＣ１０４は、ＢＩＳＴ回路１３２とメモリセルのテスト動作を制御する制御信号用の２本の配線が接続されており、また、メモリチップ１０３に設けられたＡＮＤ回路１３７の一方の入力端子とテスト動作を制御する制御信号用の１本の配線が接続されている。

ＡＳＩＣ１０４は、テスト動作を制御する制御信号として、メモリアレイのテスト動作を指示するＢＩＳＴ信号、及びテスト動作の動作クロックとなるクロック信号をＢＩＳＴ回路１３２と接続された２本の配線に出力する。また、ＡＳＩＣ１０４は、テストモードの切替を指示するＷＦＴ信号をＡＮＤ回路１３７と接続された１本の配線に出力する。このＢＩＳＴ信号が伝送される配線は分岐してＡＮＤ回路１３７の他方の入力端子と接続されており、ＡＮＤ回路１３７の出力端子は、展開回路１３４及び選択回路１３９とそれぞれ接続されている。

ＢＩＳＴ回路１３２は、展開回路１３４、展開回路１４０、一致不一致回路１３６、及び一致不一致回路１４２との間にそれぞれ８本の配線が接続されている。ＢＩＳＴ回路１３２は、入力されるＢＩＳＴ信号がハイレベルになると、テスト用のデータとして８ビットのテスト用書込データＴＤＩＮ及び８ビットの期待値データＣＴＤを生成し、テスト用書込データＴＤＩＮを展開回路１３４及び展開回路１４０へ出力し、期待値データＣＴＤを一致不一致回路１３６及び一致不一致回路１４２へ出力する。

また、ＢＩＳＴ回路１３２は、クロック信号が入力されると、クロック信号に同期して、テスト対象とするメモリセルのアドレスを示すテスト用アドレス信号、テスト用書込データＴＤＩＮの書込動作又は読出動作を指示するテスト用書込／読出信号、及びテスト対象とするメモリセルのリフレッシュ動作を指示するテスト用リフレッシュ信号を生成して出力する。

テスト用アドレス信号、テスト用書込／読出信号、及びテスト用リフレッシュ信号がそれぞれ伝送される配線は、分岐されて、分岐した一方がメモリチップ１０３内のアドレス信号、書込／読出信号、及びリフレッシュ信号がそれぞれ伝送される配線上に設けられた選択回路１３９に接続されており、分岐した他方が、ＡＳＩＣ１０４内のアドレス信号、書込／読出信号、及びリフレッシュ信号がそれぞれ伝送される配線上に設けられた選択回路１４４に接続されている。また、選択回路１３９はＡＮＤ回路１３７の出力端子と接続されており、選択回路１４４はＢＩＳＴ信号が伝送される配線が分岐して接続されている。よって、選択回路１３９及び選択回路１４４には、ＢＩＳＴ回路１３２より出力されたテスト用アドレス信号、テスト用書込／読出信号、及びテスト用リフレッシュ信号がそれぞれ入力される。また、選択回路１３９には信号Ｓが入力され、選択回路１４４にはＢＩＳＴ信号が入力される。

展開回路１３４は、ＡＳＩＣ１０４から５１２ビットの書込データＤＩＮが入力され、ＢＩＳＴ回路１３２から８ビットのテスト用書込データＴＤＩＮが入力され、ＡＮＤ回路１３７から信号Ｓが入力される。

展開回路１３４は、入力した８ビットのテスト用書込データＴＤＩＮを５１２ビットのデータに展開し、信号Ｓの信号レベルに応じて、展開したテスト用書込データＴＤＩＮ又は書込データＤＩＮを選択的にメモリアレイ１３０へ出力する。

展開回路１４０は、上述した展開回路１３４と同様の構成とされており、信号Ｓに代えてＢＩＳＴ信号が入力されている。展開回路１４０は、８ビットのテスト用書込データＴＤＩＮを５１２ビットに展開し、ＢＩＳＴ信号の信号レベルに応じて、展開したテスト用書込データＴＤＩＮ又はＡＳＩＣ１０４内で生成された５１２ビットの書込データＤＩＮを選択的に展開回路１３４へ出力する。

メモリアレイ１３０は、入力される書込／読出信号がローレベルの場合、アドレス信号により示されるアドレスに対して展開回路１３４より入力された５１２ビットのデータを書き込む。また、メモリアレイ１３０は、入力される書込／読出信号がハイレベルの場合、アドレス信号により示されるアドレスから５１２ビットのデータを読み出して読出データＤＯＵＴとしてＡＳＩＣ１０４及び一致不一致回路１３６へ出力する。さらに、メモリアレイ１３０は、入力されるリフレッシュ信号がハイレベルの場合、メモリセルのリフレッシュ動作を実行する。

一致不一致回路１３６は、ＢＩＳＴ回路１３２から８ビットの期待値データＣＴＤが入力され、メモリアレイ１３０から５１２ビットの読出データＤＯＵＴが入力される。

一致不一致回路１３６は、８ビットの期待値データＣＴＤを展開回路１３４による展開と同じ展開方式で５１２ビットのデータに展開し、展開した５１２ビットの期待値データＣＴＤと５１２ビットのデータ出力信号ＤＯＵＴと比較してメモリセルの欠陥の有無を判定する。判定結果は判定結果信号としてメモリチップ１０３外部へ出力される。

一方、ＡＳＩＣ１０４の一致不一致回路１４２は、上述した一致不一致回路１３６と同様の構成とされている。一致不一致回路１４２は、８ビットの期待値データＣＴＤを展開回路１３４による展開と同じ展開方式で５１２ビットのデータに展開し、展開した５１２ビットの期待値データＣＴＤとメモリチップ１０３から入力された５１２ビットのデータ出力信号ＤＯＵＴと比較することにより、メモリセルの欠陥の有無を判定し、判定結果を示す判定結果信号をＡＳＩＣ１０４外部へ出力される。

図４には、本実施の形態に係るＡＳＩＣ１０４とメモリチップ１０３との間でアドレス信号、書込／読出信号、及びリフレッシュ信号がそれぞれ伝送される配線の詳細な回路構成が示されている。

選択回路１３９は、２入力１出力の３個のマルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃを備えており、また、選択回路１４４は、２入力１出力の３個のマルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃを備えている。

マルチプレクサ１４４Ａの一方の入力端子にはアドレス信号が伝送される配線が接続されており、他方の入力端子にはテスト用アドレス信号が伝送される配線が接続されている。また、マルチプレクサ１４４Ｂの一方の入力端子には書込／読出信号が伝送される配線が接続されており、他方の入力端子にはテスト用書込／読出信号が伝送される配線が接続されている。さらに、マルチプレクサ１４４Ｃの一方の入力端子にはリフレッシュ信号が伝送される配線が接続されており、他方の入力端子にはテスト用リフレッシュ信号が伝送される配線が接続されている。

また、マルチプレクサ１４４Ａの出力端子は配線チップ１０２の金属配線１２０を介して選択回路１３９のマルチプレクサ１３９Ａの一方の入力端子と接続されており、マルチプレクサ１３９Ａの他方の入力端子にはテスト用アドレス信号が伝送される配線が接続されている。マルチプレクサ１４４Ｂの出力端子はマルチプレクサ１３９Ｂの一方の入力端子と接続されており、マルチプレクサ１３９２Ｂの他方の入力端子にはテスト用書込／読出信号が伝送される配線が接続されている。マルチプレクサ１４４Ｃの出力端子はマルチプレクサ１３９Ｃの一方の入力端子と接続されており、マルチプレクサ１３９Ｃの他方の入力端子にはテスト用リフレッシュ信号が伝送される配線が接続されている。

また、マルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃのセレクト端子にはＢＩＳＴ信号が入力されており、マルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃのセレクト端子にはＡＮＤ回路１３７から出力された信号Ｓが入力される。

マルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃ及びマルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃは、セレクト端子にローレベルの信号が入力されると、一方の入力端子から入力した信号を選択的に出力端子から出力し、セレクト端子にハイレベルの信号が入力されると、他方の入力端子から入力した信号を選択的に出力端子から出力する。

よって、ＢＩＳＴ信号がローレベルの場合、マルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃ及びマルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃは共に一方の入力端子から入力した信号を出力端子から出力するため、ＡＳＩＣ１０４により生成されたアドレス信号、書込／読出信号、リフレッシュ信号がそれぞれメモリアレイ１３０へ出力される。

また、ＢＩＳＴ信号がハイレベルかつＷＦＴ信号がハイレベルの場合、マルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃは他方の入力端子から入力した信号を出力端子から出力するため、ＢＩＳＴ回路により生成されて選択回路１３９を経由したテスト用アドレス信号、テスト用書込／読出信号、テスト用リフレッシュ信号がそれぞれメモリアレイ１３０へ出力される。

さらに、ＢＩＳＴ信号がハイレベルかつＷＦＴ信号がローレベルの場合、マルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃは他方の入力端子から入力した信号を出力端子から出力し、マルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃは一方の入力端子から入力した信号を出力端子から出力するため、ＢＩＳＴ回路により生成されて一旦ＡＳＩＣ１０４側へ出力されて選択回路１４４を経由したテスト用書込／読出信号、テスト用リフレッシュ信号が配線チップ１０２の金属配線１２０を介してそれぞれメモリアレイ１３０へ出力される。

図５には、本実施の形態に係る展開回路１３４の詳細な回路構成が示されている。なお、展開回路１４０は、上述したように、信号Ｓに代えてＢＩＳＴ信号が入力されている以外、展開回路１３４と同様の構成とであるため、ここでの説明を省略する。

展開回路１３４は、５１２個の２入力１出力のマルチプレクサ１５０（ｉ）（ｉ＝０〜５１１）を備えている。なお、図５では、２個のマルチプレクサ１５０（１）及びマルチプレクサ１５０（２）のみを図示して他を省略している。

展開回路１３４は、ＡＳＩＣ１０４から５１２ビットの書込データＤＩＮｉ（ｉ＝０〜５１１）が５１２本の書込データ線により入力されており、ＢＩＳＴ回路１３２から８ビットのテスト用書込データＴＤＩＮｊ（ｊ＝０〜７）が８本のテスト用書込データ線により入力されている。

マルチプレクサ１５０（ｉ）の一方の入力端子には書込データＤＩＮｉが伝送される書込データ線と接続されている。また、テスト用書込データＴＤＩＮｊ（ｊ＝０〜７）を伝送するテスト用書込データ線はそれぞれ６４本の信号線に分岐され、それぞれの信号線がマルチプレクサ１５０（ｉ）（ｉ＝（６４×ｊ）〜（６４×ｊ＋６３））の他方の入力端子と接続されている。さらに、５１２個のマルチプレクサ１５０のセレクト端子には信号Ｓが入力される。

マルチプレクサ１５０は、セレクト端子にローレベルの信号が入力されると、一方の入力端子から入力した信号を選択的に出力端子から出力し、セレクト端子にハイレベルの信号が入力されると、他方の入力端子から入力した信号を選択的に出力端子から出力する。よって、展開回路１３４は、信号Ｓがローレベルの場合、書込データＤＩＮを出力し、ＢＳＴ信号がハイレベルの場合、テスト用書込データＴＤＩＮｊを出力する。

図６には、本実施の形態に係る一致不一致回路１３６の詳細な回路構成が示されている。なお、一致不一致回路１４２は、上述したように、一致不一致回路１３６と同様の構成とであるため、ここでの説明を省略する。

一致不一致回路１３６は、５１２個のＸＯＲ（排他的論理和）回路１６０（ｉ）（ｉ＝０〜５１１）と、複数の４入力１出力のＯＲ回路１６２と、備えている。なお、図６は、４個のＸＯＲ回路１６０（１）〜１６０（４）と２個のＯＲ回路１６２のみを図示して他を省略している。

一致不一致回路１３６は、メモリアレイ１３０から５１２ビットの読出データＤＯＵＴｉ（ｉ＝０〜５１１）が５１２本の読出データ線により入力されており、ＢＩＳＴ回路１３２から８ビットの期待値データ信号ＣＴＤｊ（ｊ＝０〜７）が８本の期待値データ線により入力されている。

期待値データ信号ＣＴＤｊ（ｊ＝０〜７）を伝送する期待値データ線はそれぞれ６４本の信号線に分岐され、それぞれの信号線がＸＯＲ回路１６０（ｉ）（ｉ＝（６４×ｊ）〜（６４×ｊ＋６３））の一方の入力端子と接続されている。また、ＸＯＲ回路１６０（ｉ）の他方の入力端子はメモリアレイ１３０から読み出された読出データＤＯＵＴｉが伝送される読出データ線と接続されている。

また、本実施の形態に係る一致不一致回路１３６は、５１２個のＸＯＲ回路１６０の出力端子に複数段のＯＲ回路１６２を接続して、５１２個のＸＯＲ回路１６０の出力端子から出力される信号の論理和を出力信号としている。すなわち、本実施の形態では、５１２個のＸＯＲ回路１６０の出力端子を４個ずつ１段目のＯＲ回路１６２の入力端子と接続し、その１段目のＯＲ回路１６２の出力端子を４個ずつ２段目のＯＲ回路１６２の入力端子と接続し、さらに、２段目のＯＲ回路１６２の出力端子を４個ずつ３段目のＯＲ回路１６２の入力端子と接続し、・・・と全てのＸＯＲ回路１６０の論理和を取るまで複数段のＯＲ回路１６２を接続する。本実施の形態に係る一致不一致回路１３６では、５１２個のＸＯＲ回路１６０の論理和を取るため、ＯＲ回路１６２は５段設けられている。なお、図６は、ＯＲ回路１６２を２段目まで接続した回路を図示しており、その３段目以降については図示を省略している。

ＸＯＲ回路１６０は、入力された読出データＤＯＵＴと期待値データ線ＣＴＤとが一致する場合、ローレベルの信号を出力し、不一致の場合、ハイレベルの信号を出力する。よって、読み出された５１２ビットのデータが展開された期待値データＣＴＤと全て一致する場合のみ、５１２個のＸＯＲ回路１６０の論理和がローレベルになり、何れかが異なる場合ハイレベルになる。

一致不一致回路１３６は、この５１２個のＸＯＲ回路１６０から出力された信号の論理和となる信号を判定結果信号として出力する。

次に、本の実施の形態に係る半導体装置１００の作用を説明する。

最初に、ＡＳＩＣ１０４からメモリチップ１０３のメモリアレイ１３０にデータを記憶させる際の動作の流れを簡単に説明する。

ＡＳＩＣ１０４は、ローレベルのＢＩＳＴ信号、データを記憶させるメモリセルのアドレスを指定するアドレス信号、書込動作を指示する書込／読出信号、及びメモリアレイ１３０に記憶させる書込データＤＩＮを出力する。

ＢＩＳＴ信号は、分岐されて選択回路１４４及び展開回路１４０へ入力すると共に、配線チップ１０２の金属配線１２０を介してメモリチップ１０３へ伝送されてＢＩＳＴ回路１３２及びＡＮＤ回路１３７へそれぞれ入力する。

選択回路１４４では、ＢＩＳＴ信号線がローレベルの場合、マルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃは、一方の入力端子から入力されるアドレス信号、書込／読出信号、リフレッシュ信号をそれぞれ出力端子から出力する。

ＢＩＳＴ回路１３２は、入力されるＢＩＳＴ信号がローレベルの場合、非動作状態となる。

ＡＮＤ回路１３７は、他方の入力端子に入力されるＢＩＳＴ信号がローレベルの場合、
一方の入力端子のレベルに関わらずローレベルの信号Ｓを出力する。出力された信号Ｓは、展開回路１３４、及び選択回路１３９にそれぞれ入力される。

選択回路１３９のマルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃは、信号Ｓがローレベルの場合、一方の入力端子から入力されるアドレス信号、書込／読出信号、リフレッシュ信号をそれぞれ出力端子から出力する。このため、メモリアレイ１３０には、ＡＳＩＣ１０４により生成されたアドレス信号、書込／読出信号、リフレッシュ信号が入力される。

一方、展開回路１３４の５１２個のマルチプレクサ１５０は、信号Ｓがローレベルの場合、一方の入力端子から入力した信号を選択的に出力端子から出力する。このため、メモリアレイ１３０には、ＡＳＩＣ１０４により出力された書込データＤＩＮが入力される。

メモリアレイ１３０は、入力されたアドレス信号により示されるアドレスのメモリセルに書込データＤＩＮの書き込み処理を行って、データを記憶させる。

次に、メモリチップ１０３単体でのメモリアレイ１３０に備えられたメモリセルのテストを実施する際の動作の流れを説明する。

ＡＳＩＣ１０４は、ハイレベルのＢＩＳＴ信号、ハイレベルのＷＦＴ信号、テスト動作の動作クロックとなるクロック信号を出力する。

ＡＮＤ回路１３７は、入力されるＢＩＳＴ信号及びＷＦＴ信号がハイレベルのため、ハイレベルの信号Ｓを出力する。

選択回路１３９のマルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃは、信号Ｓがハイレベルの場合、他方の入力端子から入力されるアドレス信号、書込／読出信号、リフレッシュ信号をそれぞれ出力端子から出力する。

このため、メモリアレイ１３０には、ＢＩＳＴ回路１３２により生成されたアドレス信号、書込／読出信号、リフレッシュ信号が入力される。

ＢＩＳＴ回路１３２は、入力されるＢＩＳＴ信号がハイレベルの場合、動作状態となって、テスト用のデータとして８ビットのテスト用書込データＴＤＩＮを生成して展開回路１３４及び展開回路１４０へ出力し、また、テスト用書込データＴＤＩＮと同じ８ビットの期待値データＣＴＤを生成して一致不一致回路１３６及び一致不一致回路１４２へ出力する。

展開回路１３４のマルチプレクサ１５０は、信号Ｓがハイレベルの場合、他方の入力端子から入力した信号を選択的に出力端子から出力する。これにより、メモリアレイ１３０には、ＢＩＳＴ回路１３２により生成された８ビットのテスト用書込データＴＤＩＮが５１２ビットに展開されて出力される。

ＢＩＳＴ回路１３２は、クロック信号が入力されると、入力されるクロック信号に同期して、メモリセルのアドレス番号の順にテスト対象とするメモリセルを定め、最初に、当該テスト対象とするメモリセルのアドレス番号を示すアドレス信号、及び書込動作を指示する書込／読出信号を出力し、次に、当該テスト対象とするメモリセルのアドレス番号を示すアドレス信号、及び読出動作を指示する書込／読出信号を出力することを繰り返して、メモリアレイ１３０のすべてのメモセルのテストを行なうテスト用の制御信号を生成する。

メモリアレイ１３０は、ＢＩＳＴ回路１３２により生成されたアドレス信号及び書込／読出信号に従って、テスト対象とするアドレス番号のメモリセルに５１２ビットに展開されたテスト用書込データＴＤＩＮを書き込み、当該書き込んだテスト用書込データＴＤＩＮを読み出してＡＳＩＣ１０４及び一致不一致回路１３６へ出力する。

一致不一致回路１３６は、ＢＩＳＴ回路１３２により生成された８ビットの期待値データの各ビットを６４ビットに展開して５１２ビットとし、５１２ビットの読出データと一致するか否かを判定し、判定結果信号をメモリチップ１０３外部へ出力する。

この出力された判定結果信号のレベルを判別することにより、メモリチップ１０３のメモリセルに欠陥があるか否かを判別することができる。

また、ＢＩＳＴ回路１３２では、メモリセルのアドレス番号の順にテスト対象とするアドレスを定めているため、クロック信号のクロックをカウントすることにより、欠陥があるメモリセルのアドレスを特定することができる。

なお、本実施の形態では、メモリチップ１０３に対してＡＳＩＣ１０４よりＢＩＳＴ信号、ＷＦＴ信号、クロック信号を入力させてメモリセル単独でのメモリセルのテストを実施する場合について説明したが、例えば、配線チップ１０２に実装される前に段階でメモリチップ１０３に対してＢＩＳＴ信号、ＷＦＴ信号、クロック信号を入力させることにより、メモリチップ１０３単体でのメモリセルのテストを実施することもできる。

次に、メモリチップ１０３のメモリセルのテストと共に、メモリチップ１０３とＡＳＩＣ１０４との間の配線のテストを実施する際の動作の流れを説明する。

ＡＳＩＣ１０４は、ハイレベルのＢＩＳＴ信号、ローレベルのＷＦＴ信号、クロック信号を出力する。

ＡＮＤ回路１３７は、入力されるＷＦＴ信号がローレベルのため、ローレベルの信号Ｓを出力する。

選択回路１３９のマルチプレクサ１３９Ａ、１３９Ｂ、１３９Ｃは、信号Ｓがローレベルの場合、一方の入力端子から入力されるアドレス信号、書込／読出信号、リフレッシュ信号をそれぞれ出力端子から出力する。

選択回路１４４のマルチプレクサ１４４Ａ、１４４Ｂ、１４４Ｃは、ＢＩＳＴ信号がハイレベルの場合、他方の入力端子から入力されるテスト用アドレス信号、テスト用書込／読出信号、テスト用リフレッシュ信号をそれぞれ出力端子から出力する。

これにより、メモリアレイ１３０には、ＢＩＳＴ回路１３２により生成されたテスト用アドレス信号、テスト用書込／読出信号、テスト用リフレッシュ信号が、選択回路１４４を経由してＡＳＩＣ１０４により生成されたアドレス信号、書込／読出信号、リフレッシュ信号が伝送される同じ配線を経由して入力される。

ＢＩＳＴ回路１３２は、入力されるＢＩＳＴ信号がハイレベルの場合、８ビットのテスト用書込データＴＤＩＮを生成して展開回路１３４及び展開回路１４０へ出力し、また、８ビットの期待値データＣＴＤを生成して一致不一致回路１３６及び一致不一致回路１４２へ出力する。

展開回路１４０のマルチプレクサ１５０は、ＢＩＳＴ信号がハイレベルの場合、他方の入力端子から入力した信号を選択的に出力端子から出力する。

展開回路１３４のマルチプレクサ１５０は、信号Ｓがローレベルの場合、一方の入力端子から入力した信号を選択的に出力端子から出力する。

これにより、メモリアレイ１３０には、ＢＩＳＴ回路１３２により生成され、展開回路１４０により５１２ビットに展開されたテスト用書込データＴＤＩＮが、書込データＤＩＮが伝送される配線を経由して入力される。

ＢＩＳＴ回路１３２は、上述したメモリチップ１０３単体でのメモリセルのテストと同様に、クロック信号が入力されると、入力されるクロック信号に同期して、アドレス信号及び書込／読出信号を出力する。

メモリアレイ１３０は、上述したメモリチップ１０３単体でのメモリセルのテストと同様に、ＢＩＳＴ回路１３２により生成されたアドレス信号及び書込／読出信号に従って、テスト対象とするアドレス番号にテスト用書込データＴＤＩＮを書き込み、当該書き込んだテスト用書込データＴＤＩＮを読み出してＡＳＩＣ１０４及び一致不一致回路１３６へ出力する。

ＡＳＩＣ１０４に出力された読出データＤＯＵＴは一致不一致回路１４２へ入力する。

一致不一致回路１４２は、ＢＩＳＴ回路１３２により生成された８ビットの期待値データの各ビットを６４ビットに展開して５１２ビットとし、５１２ビットの読出データＤＯＵＴと一致するか否かを判定し、判定結果信号を出力する。

この出力された判定結果信号のレベルを判別することにより、メモリチップ１０３のメモリセルに欠陥があるか否かを判別することができる。また、メモリセルのテストと共にＡＳＩＣ１０４とメモリチップ１０３との間の配線のテストを行なうことができる。

以上のように、本実施の形態によれば、メモリチップ（ここでは、メモリチップ１０３）は、データを記憶するメモリセルを有する記憶手段（ここではメモリアレイ１３０）を有しており、メモリセルに記憶させるデータが記憶データ入力端子（ここでは、接続パッド１１０）より入力される。また、テストデータ生成手段（ここでは、ＢＩＳＴ回路１３２）により、メモリセルの欠陥の有無をテストするためのテスト用データを生成し、生成したテスト用データをテストデータ出力端子（ここでは、接続パッド１１０）より出力する。

一方、システムチップ（ここではＡＳＩＣ１０４）は、テストデータ出力端子と第１配線により電気的に接続されたテストデータ入力端子（ここでは、接続パッド１１６）よりテスト用データが入力されており、記憶データ入力端子と第２配線により電気的に接続された記憶データ出力端子（ここでは、接続パッド１１６）よりメモリセルをデータの記憶用として利用する場合に当該データを出力し、メモリセルの欠陥の有無をテストする場合にテストデータ入力端子より入力されたテスト用データをメモリセルに記憶させるデータとして出力する。

そして、本発明によれば、判定手段（ここでは、一致不一致回路１３６又は、一致不一致回路１４２）により、１配線及び第２配線を介してメモリセルに記憶されたテスト用データに基づいてメモリセルの欠陥の有無を判定しているので、メモリセルの欠陥の有無のテスト及びメモリチップとシステムチップの間の配線のテストを共に実施することができる。よって、メモリチップに対するテストと共にメモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる。

また、本実施の形態によれば、判定手段がメモリチップに設けられているので、メモリセルの欠陥の有無のテストと共にシステムチップからメモリチップに対してデータが出力される第２配線をテストすることができる。

また、本実施の形態によれば、判定手段（ここでは、一致不一致回路１４２）がシステムチップに設けられ、メモリチップは、メモリセルから読み出されたデータが出力される読出データ出力端子（ここでは、接続パッド１１０）をさらに有し、システムチップは、読出データ出力端子と第３配線により電気的に接続されて読出データが入力される読出データ入力端子（ここでは、接続パッド１１６）をさらに有し、判定手段は、メモリセルから読み出されて３配線を介して読出データ入力端子に入力されたテスト用データに基づいてメモリセルの欠陥の有無を判定しているので、メモリセルの欠陥の有無のテストと共に、システムチップからメモリチップへデータが伝送される第２配線及び、メモリチップからシステムチップへデータが伝送される第３配線を共にテストすることができる。

また、本実施の形態によれば、メモリチップは、テストデータ生成手段により生成されたテスト用データをメモリセルに記憶させる制御を行う記憶制御手段（ここでは、ＢＩＳＴ回路１３２）をさらに備えているので、メモリチップとシステムチップとの間の配線のテストとは別に、メモリセルの欠陥の有無のテストを実施することができる。

さらに、本実施の形態によれば、メモリチップは、データをメモリセルに記憶させるために記憶手段の記憶動作を制御する制御信号が入力される制御信号入力端子（ここでは、接続パッド１１０）、テスト用データをメモリセルに記憶させるために記憶手段の記憶動作を制御するテスト用の制御信号を生成するテスト用制御信号生成手段（ここでは、ＢＩＳＴ回路１３２）、及びテスト用制御信号生成手段により生成されたテスト用の制御信号が出力されるテスト用制御信号出力端子（ここでは、接続パッド１１０）をさらに有し、システムチップは、テスト用制御信号出力端子と第４配線により電気的に接続されてテスト用の制御信号が入力されるテスト用制御信号入力端子（ここでは、接続パッド１１６）、及び制御信号入力端子と第５配線により電気的に接続されてメモリセルをデータの記憶用として利用する場合に当該データをメモリセルに記憶させるための制御信号が出力され、メモリセルの欠陥の有無をテストする場合にテスト用制御信号入力端子より入力されたテスト用の制御信号が出力される制御信号出力端子（ここでは、接続パッド１１６）をさらに有するので、メモリチップとシステムチップとの間の制御信号が伝送される第５配線を共にテストすることができる。

なお、本実施の形態では、ＢＩＳＴ回路１３２において、テスト用書込データＴＤＩＮ及び期待値データＣＴＤを生成する場合について説明したが、本発明はこれに限定されるものではなく、展開回路１３４におけるテスト用書込データＴＤＩＮの展開パターンと、一致不一致回路１３６における期待値データＣＴＤの展開パターンが同じであれば、一方のデータを用いるものとしてもよい。また、テスト用書込データＴＤＩＮのパターンが定められている場合、一致不一致回路１３６に予め当該パターンのデータを記憶させておいてもよい。

また、本実施の形態で説明した半導体装置１００の構成（図１〜図４参照。）は、一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

さらに、本実施の形態で説明した展開回路１３４、一致不一致回路１３６（図５、図６参照。）は、一例であり、展開するデータのパターンにより適宜回路構成が変更可能であることは言うまでもない。

（Ａ）半導体装置の全体構成を示す平面図であり、（Ｂ）半導体装置のＡ−Ａ線断面図である。 配線チップの配線構造を示す平面図である。 メモリチップ及びＡＳＩＣの機能構成を示すブロック図である。 アドレス信号、書込／読出信号、及びリフレッシュ信号が伝送される配線の回路図である。 展開回路の詳細な構成を示す回路図である。 一致不一致回路の詳細な構成を示す回路図である。

符号の説明

１００ 半導体装置
１０３ メモリチップ
１０２ 配線チップ
１０４ ＡＳＩＣ
１１０ 接続パッド
１１６ 接続パッド
１２０ 金属配線
１３２ ＢＩＳＴ回路
１３６、１４２ 一致不一致回路

Claims (5)

1. データを記憶するメモリセルを有する記憶手段、前記メモリセルに記憶させるデータが入力される記憶データ入力端子、前記メモリセルの欠陥の有無をテストするためのテスト用データを生成するテストデータ生成手段、及び前記テストデータ生成手段により生成された前記テスト用データが出力されるテストデータ出力端子を有するメモリチップと、
   前記テストデータ出力端子と第１配線により電気的に接続されて前記テスト用データが入力されるテストデータ入力端子、及び前記記憶データ入力端子と第２配線により電気的に接続されて前記メモリセルをデータの記憶用として利用する場合に当該データが出力され、前記メモリセルの欠陥の有無をテストする場合に前記テストデータ入力端子より入力された前記テスト用データが前記メモリセルに記憶させるデータとして出力される記憶データ出力端子を有するシステムチップと、
   前記テストデータ生成手段により生成されて前記１配線及び前記第２配線を介して前記メモリセルに記憶された前記テスト用データに基づいて前記メモリセルの欠陥の有無を判定する判定手段と、
   を備えた半導体装置。
2. 前記判定手段が前記メモリチップに設けられた請求項１記載の半導体装置。
3. 前記判定手段が前記システムチップに設けられ、
   前記メモリチップは、前記メモリセルから読み出されたデータが出力される読出データ出力端子をさらに有し、
   前記システムチップは、前記読出データ出力端子と第３配線により電気的に接続されて前記読出データが入力される読出データ入力端子をさらに有し、
   前記判定手段は、前記メモリセルから読み出されて前記３配線を介して前記読出データ入力端子に入力された前記テスト用データに基づいて前記メモリセルの欠陥の有無を判定する
   請求項１記載の半導体装置。
4. 前記メモリチップは、前記テストデータ生成手段により生成された前記テスト用データを前記メモリセルに記憶させる制御を行う記憶制御手段をさらに備えた請求項１乃至請求項３の何れか１項記載の半導体装置。
5. 前記メモリチップは、データを前記メモリセルに記憶させるために前記記憶手段の記憶動作を制御する制御信号が入力される制御信号入力端子、前記テスト用データを前記メモリセルに記憶させるためのテスト用の制御信号を生成するテスト用制御信号生成手段、及び前記テスト用制御信号生成手段により生成されたテスト用の制御信号が出力されるテスト用制御信号出力端子をさらに有し、
   前記システムチップは、前記テスト用制御信号出力端子と第４配線により電気的に接続されて前記テスト用の制御信号が入力されるテスト用制御信号入力端子、及び前記制御信号入力端子と第５配線により電気的に接続されて前記メモリセルをデータの記憶用として利用する場合に当該データを前記メモリセルに記憶させるための前記制御信号が出力され、前記メモリセルの欠陥の有無をテストする場合に前記テスト用制御信号入力端子より入力された前記テスト用の制御信号が出力される制御信号出力端子をさらに有する
   請求項１乃至請求項４の何れか１項記載の半導体装置。

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