JPS6129967A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
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- JPS6129967A JPS6129967A JP15227884A JP15227884A JPS6129967A JP S6129967 A JPS6129967 A JP S6129967A JP 15227884 A JP15227884 A JP 15227884A JP 15227884 A JP15227884 A JP 15227884A JP S6129967 A JPS6129967 A JP S6129967A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマルチプロセッサ制御方式、とくに記憶装置を
共有するマルチプロセッサシステムにおいて、複数のメ
モリアクセス制御装置を介してシステム中の複数の中央
処理装置、入出力制御装置等が前記記憶装置をアクセス
する場合のアクセスの仕方を制御するマルチプロセッサ
制御方式に関する。
共有するマルチプロセッサシステムにおいて、複数のメ
モリアクセス制御装置を介してシステム中の複数の中央
処理装置、入出力制御装置等が前記記憶装置をアクセス
する場合のアクセスの仕方を制御するマルチプロセッサ
制御方式に関する。
（従来技術）
記憶装置を共有するマルチプロセッサ方式において、こ
の記憶装置が複数のメモリアクセス制御装置を介してア
クセスされる場合に、例えば一つの中央処理装置（以後
ＣＰＵ）が、第１のメモリアクセスで第１のメモリアク
セス制御装置がシェアする主記憶装置の領域にアクセス
し、第２のメモリアクセスで、第２のメモリアクセス制
御装置がシェアする主記憶装置の領域にアクセスする場
合に、この両者のメモリアクセスの自答によっては、第
１のメモリアクセスを追越して、第２のメモリアクセス
が先に行なわれると、誤動作になる場合かめる。
の記憶装置が複数のメモリアクセス制御装置を介してア
クセスされる場合に、例えば一つの中央処理装置（以後
ＣＰＵ）が、第１のメモリアクセスで第１のメモリアク
セス制御装置がシェアする主記憶装置の領域にアクセス
し、第２のメモリアクセスで、第２のメモリアクセス制
御装置がシェアする主記憶装置の領域にアクセスする場
合に、この両者のメモリアクセスの自答によっては、第
１のメモリアクセスを追越して、第２のメモリアクセス
が先に行なわれると、誤動作になる場合かめる。
このような場合に、ＣＰＵは第２のメモリアクセスリク
エストに追越抑止を指定して発行する。
エストに追越抑止を指定して発行する。
このような追越し抑止の指定されたメモリアクセスうリ
クエストが、とのＣＰＵに直接接続されている第２のメ
モリアクセス制御装置で解読された場合には、この第２
のメモリアクセス制御装置は、第１のメモリアクセス制
御装置が、上述の第１のメモリアクセスリクエストの実
行を終了するまで待った後に実行されるようにしなけれ
ばならない。
クエストが、とのＣＰＵに直接接続されている第２のメ
モリアクセス制御装置で解読された場合には、この第２
のメモリアクセス制御装置は、第１のメモリアクセス制
御装置が、上述の第１のメモリアクセスリクエストの実
行を終了するまで待った後に実行されるようにしなけれ
ばならない。
これを行なうために従来は、後に詳述する他系メモリア
クセス制御装置からのリクエストバッファに入力された
リクエストの中の、後続のりクエストに追越されると誤
動作を起す可能性のめるリクエストに対しては、特定の
フラグを付して格納し、リクエストのこのフラグを８照
して、フラグをもったリクエストが、上述のバッファか
らすべて追出された後に、他系のメモリアクセス制御装
置の追越抑止を指定されたメモリリクエストの実行が行
なわれるようにするという方法が用いられている。
クセス制御装置からのリクエストバッファに入力された
リクエストの中の、後続のりクエストに追越されると誤
動作を起す可能性のめるリクエストに対しては、特定の
フラグを付して格納し、リクエストのこのフラグを８照
して、フラグをもったリクエストが、上述のバッファか
らすべて追出された後に、他系のメモリアクセス制御装
置の追越抑止を指定されたメモリリクエストの実行が行
なわれるようにするという方法が用いられている。
このように特別のフラグを用いて行なうために、従来方
式はそれだけ制御が複雑になるという欠点を有している
。
式はそれだけ制御が複雑になるという欠点を有している
。
（発明の目的）
本発明の目的は、上述の従来の欠点を除去して特別のフ
ラグを使用せずに、上述の追越抑止の制御を可能にする
マルチプロセッサ制御方式を提供することにある。
ラグを使用せずに、上述の追越抑止の制御を可能にする
マルチプロセッサ制御方式を提供することにある。
（発明の構成）
本発明の方式は、記憶装置を共有するマルチプロセッサ
システムにおいて、前記記憶装置に接続された複数のメ
モリアクセス制御装置の各々にこのメモリアクセス制御
装置に接続された複数の中央処理装置から発行されたメ
モリリクエスリクエ ゛ストを発行装置ごとに一
且格納する先入れ先出しのリクエストバッファ手段と、 前記複数のバッファ手段の各々からとのバッファ手段へ
の入力順番に従い出力されたリクエストから一つを選択
するリクエスト選択手段と、前記リクエスト選択手段で
選択されたリクエストを実行するリフ臣スト実行手段と
、前記リクエスト選択手段で選択されたリクエストが他
メモリアクセス制御装置でシェアされる前記記憶装置へ
のアクセスかまたは自メモリアクセス制御装置でシェア
される前記記憶装置へのアクセスを判別するアクセス判
別手段と、前記選択されたリクエストが前記アクセス判
別手段で前記他メモリアクセス制御装置でシェアされる
前記記憶装置へのアクセスと判別された場合にはこのリ
クエストを前記他メモリアクセス制御装置へ送出する他
リクエスト送出手段とを備え、前記自メモリアクセス制
御装置の前記リクエスト選択手段で選択されたリクエス
トが前記アクセス判別手段によシ前記自メモリアクセス
制御装置でシェアされる前記記憶装置へのアクセスと判
別されたときにこのリクエストに先行して繭記他メモリ
アクセス制御装置に追出されたリクエストに対する追越
し抑止が指定されていたときにはこの退出されたリクエ
ストが送出された先の前記他メモリアクセス制御装置内
の前記他メモリアクセス制御装置から発行されたリクエ
ストを一且格納するリクエストバッファ手段が空になる
まで前記リクエストの前記リクエスト実行手段に対する
発行を抑止するようにした手段を有する。
システムにおいて、前記記憶装置に接続された複数のメ
モリアクセス制御装置の各々にこのメモリアクセス制御
装置に接続された複数の中央処理装置から発行されたメ
モリリクエスリクエ ゛ストを発行装置ごとに一
且格納する先入れ先出しのリクエストバッファ手段と、 前記複数のバッファ手段の各々からとのバッファ手段へ
の入力順番に従い出力されたリクエストから一つを選択
するリクエスト選択手段と、前記リクエスト選択手段で
選択されたリクエストを実行するリフ臣スト実行手段と
、前記リクエスト選択手段で選択されたリクエストが他
メモリアクセス制御装置でシェアされる前記記憶装置へ
のアクセスかまたは自メモリアクセス制御装置でシェア
される前記記憶装置へのアクセスを判別するアクセス判
別手段と、前記選択されたリクエストが前記アクセス判
別手段で前記他メモリアクセス制御装置でシェアされる
前記記憶装置へのアクセスと判別された場合にはこのリ
クエストを前記他メモリアクセス制御装置へ送出する他
リクエスト送出手段とを備え、前記自メモリアクセス制
御装置の前記リクエスト選択手段で選択されたリクエス
トが前記アクセス判別手段によシ前記自メモリアクセス
制御装置でシェアされる前記記憶装置へのアクセスと判
別されたときにこのリクエストに先行して繭記他メモリ
アクセス制御装置に追出されたリクエストに対する追越
し抑止が指定されていたときにはこの退出されたリクエ
ストが送出された先の前記他メモリアクセス制御装置内
の前記他メモリアクセス制御装置から発行されたリクエ
ストを一且格納するリクエストバッファ手段が空になる
まで前記リクエストの前記リクエスト実行手段に対する
発行を抑止するようにした手段を有する。
（実施例）
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例のマルチプロセッサシステム
を示すブロック図でめる。
を示すブロック図でめる。
このシステムは、Ａ系およびＢ系の二つの糸よシ構成さ
れ、各々の系は、中央処理装置（以後ＣＰＵ）１−１
、１−２．入出力制御装置（以後ｌ０Ｐ）１−３．１−
４．メモリアクセス制御装置（以後８ＩＵ）２、および
主記憶装置（以後ＭＭＵ）３を含んでいる（Ａ系、Ｂ系
の諸装置にはそれぞれ−Ａ、−Ｂを付して区別する）。
れ、各々の系は、中央処理装置（以後ＣＰＵ）１−１
、１−２．入出力制御装置（以後ｌ０Ｐ）１−３．１−
４．メモリアクセス制御装置（以後８ＩＵ）２、および
主記憶装置（以後ＭＭＵ）３を含んでいる（Ａ系、Ｂ系
の諸装置にはそれぞれ−Ａ、−Ｂを付して区別する）。
Ａ系のＣＰＵおよびＩＯＰがＡ系（自系）のＭＭＵ（つ
ま＃）ＭＭＵ３−Ａ）にアクセスするときには、自系の
８ＩＵ２−Ａだけを介して行ない、Ｂ系（他系）のＭＭ
（Ｊ（つまシＭＭＵ３−Ｂ）にアリするときには自系の
８ＩＵ２−Ａ、ライン２２００−ＡＢおよび他系の５Ｉ
Ｕ２−Ｈのそれぞれを従続に介して行なう。
ま＃）ＭＭＵ３−Ａ）にアクセスするときには、自系の
８ＩＵ２−Ａだけを介して行ない、Ｂ系（他系）のＭＭ
（Ｊ（つまシＭＭＵ３−Ｂ）にアリするときには自系の
８ＩＵ２−Ａ、ライン２２００−ＡＢおよび他系の５Ｉ
Ｕ２−Ｈのそれぞれを従続に介して行なう。
同様にＢ系のＣＰＵｌ−１−Ｂ、１−２−Ｂ、ｌ０Ｐ１
−３−Ｂ、ｌ０ＰＩ−４−Ｂが、自系でるるＢ系のＭＪ
ＶＩＵ３−Ｈにアクセスするときには、自系の５ＩＵ２
−Ｂだけを介して行ない、他糸でおるＡ系のＭＭＵ３−
Ａにアクセスするときには自系の５ＩＵ２−Ｂ、ライン
２２００−ＢＡ、８ＩＵ２−Ａのそれぞれを従続に介し
て行なう。こうしていずれの系のＣＰＵおよびＩＯＰも
、いずれの糸のＭＭＵにアクセスすることが可能である
。
−３−Ｂ、ｌ０ＰＩ−４−Ｂが、自系でるるＢ系のＭＪ
ＶＩＵ３−Ｈにアクセスするときには、自系の５ＩＵ２
−Ｂだけを介して行ない、他糸でおるＡ系のＭＭＵ３−
Ａにアクセスするときには自系の５ＩＵ２−Ｂ、ライン
２２００−ＢＡ、８ＩＵ２−Ａのそれぞれを従続に介し
て行なう。こうしていずれの系のＣＰＵおよびＩＯＰも
、いずれの糸のＭＭＵにアクセスすることが可能である
。
次に第２図は前記各８ＩＵ２の詳細を示すブロック図で
ある（第２図はＢ不側を示すがＡ不側も同様である）。
ある（第２図はＢ不側を示すがＡ不側も同様である）。
８ＩＵ２−Ｂは、各ＣＰＵｌ−１−Ｂ、ＣＰＵｌ−２−
Ｂおよび各ｌ０ＰＩ−３−Ｂ、ｌ０ＰＩ−４−Ｂからの
メモリアクセスのリクエストを待行列として格納する先
入れ先出しのリクエストバッファ２１−Ｂ〜２４−Ｂと
、他系の８ＩＵ２−Ａからライン２２００−ＡＢｆｔ介
して転送される他系からのリクエストを待行列として格
納する同様な先入れ先出しの他リクエストバッファ２５
−Ｂを有している。
Ｂおよび各ｌ０ＰＩ−３−Ｂ、ｌ０ＰＩ−４−Ｂからの
メモリアクセスのリクエストを待行列として格納する先
入れ先出しのリクエストバッファ２１−Ｂ〜２４−Ｂと
、他系の８ＩＵ２−Ａからライン２２００−ＡＢｆｔ介
して転送される他系からのリクエストを待行列として格
納する同様な先入れ先出しの他リクエストバッファ２５
−Ｂを有している。
この他リクエストバッファ２５−Ｂは、内部に貯えられ
ているデータの数が０となると（バッファが空になると
）ライン２２０１−ＢＡを介して他系の８ＩＵ２にバッ
ファ空情報を供給する。
ているデータの数が０となると（バッファが空になると
）ライン２２０１−ＢＡを介して他系の８ＩＵ２にバッ
ファ空情報を供給する。
さらに、８ＩＵ２−Ｂはリクエスト分配制御回路２６−
Ｂ、他リクエスト送出回路２７−Ｂおよびリクエスト実
行回路２８−Ｂを有している。回路２６−Ｂは＃述の各
リクエストバッファ２１−Ｂ〜２５−Ｂの出力の一つを
選択し、これが、自系ＭＭＵ３−Ｂに対するアクセス要
求が、または他系ＭＭＵ３−Ａに対するアクセス要求か
を判別し、自系への要求の場合にはこのリクエストを回
路２８−Ｂに供給し、これによって要求されたメモリア
クセスを実行し、また、他糸への要求の場合には、この
リクエストを回路２７−Ｂに供給し、これによシ出力２
イン２２００−ＢＡを介して、他系の、前記他リクエス
トバッファ２５−Ａに？ｓ出ｆる。
Ｂ、他リクエスト送出回路２７−Ｂおよびリクエスト実
行回路２８−Ｂを有している。回路２６−Ｂは＃述の各
リクエストバッファ２１−Ｂ〜２５−Ｂの出力の一つを
選択し、これが、自系ＭＭＵ３−Ｂに対するアクセス要
求が、または他系ＭＭＵ３−Ａに対するアクセス要求か
を判別し、自系への要求の場合にはこのリクエストを回
路２８−Ｂに供給し、これによって要求されたメモリア
クセスを実行し、また、他糸への要求の場合には、この
リクエストを回路２７−Ｂに供給し、これによシ出力２
イン２２００−ＢＡを介して、他系の、前記他リクエス
トバッファ２５−Ａに？ｓ出ｆる。
上記リクエスト分配制御回路２６−Ｂはさらに、他すク
エスト選択回路２６１−Ｂ、リクエスト選択回路２６２
−Ｂおよびアクセス判別回路２６３−Ｂを含み、これに
よって上述のリクエストの分配制御を実行する。
エスト選択回路２６１−Ｂ、リクエスト選択回路２６２
−Ｂおよびアクセス判別回路２６３−Ｂを含み、これに
よって上述のリクエストの分配制御を実行する。
さて、今Ｂ糸のＣＰＵｌ−１−Ｂが、最初に他系（Ａ系
）のＭＭＵ３−Ａに対するメモリアクセスリクエストを
発行し、次に自系（Ｂ系）のＭＭＵ３−Ｈに対するメモ
リアクセスリクエストを発行した場合についてＳＩＵ２
−Ｂ（７）ｗＪ作を詳細に説明する。これらのメモリア
クセスリクエストをそれぞれ順にリクエストＸ０および
リクエストＸ１と呼ぶことにする。
）のＭＭＵ３−Ａに対するメモリアクセスリクエストを
発行し、次に自系（Ｂ系）のＭＭＵ３−Ｈに対するメモ
リアクセスリクエストを発行した場合についてＳＩＵ２
−Ｂ（７）ｗＪ作を詳細に説明する。これらのメモリア
クセスリクエストをそれぞれ順にリクエストＸ０および
リクエストＸ１と呼ぶことにする。
これらのリクエストがＣＰＵ１−１−Ｂがら発行される
と、まず対応するリクエストバッファ２１−Ｂに格納さ
れ、このバッファ２１−Ｂ中に、同じＣＰＵ ｌ −１
−Ｂから前に発行されたリクエストが残っている場合に
は、それらによって構成される待行列の最後尾にＸｏ、
Ｘ、の順番で登録される。
と、まず対応するリクエストバッファ２１−Ｂに格納さ
れ、このバッファ２１−Ｂ中に、同じＣＰＵ ｌ −１
−Ｂから前に発行されたリクエストが残っている場合に
は、それらによって構成される待行列の最後尾にＸｏ、
Ｘ、の順番で登録される。
リクエストバッファ２ｉ−Ｂ〜２５−Ｂの各出力に現わ
れる各待行列の先頭のメモリアクセスリクエストは、回
路２６−Ｂによル、予め定められている優先順位に従っ
て、順番に一つづつのリクエストが選択され、自系のＭ
ＭＵ３−Ｂに対するメモリアクセスリクエストか、他系
のＭＭＵ３−Ａに対するメモリアクセスリクエストかが
判別され、これに従って、前者の場合には、このリクエ
ストが実行回路２８−Ｂに発行されて、ＭＭＵ３−Ｂに
対するこのリクエストに対応するメモリアクセスが実行
され、また後者の場合には、このリクエストが他リクエ
スト送出回路２７−Ｂに発行され、回路２７−Ｂは、こ
れを２イン２２００−ＢＡを介して他系８ＩＵ２−Ａに
送出し、５ＩＵ２−ＡによってＭＭＵ３−Ａに対するメ
モリアクセスが実行される。
れる各待行列の先頭のメモリアクセスリクエストは、回
路２６−Ｂによル、予め定められている優先順位に従っ
て、順番に一つづつのリクエストが選択され、自系のＭ
ＭＵ３−Ｂに対するメモリアクセスリクエストか、他系
のＭＭＵ３−Ａに対するメモリアクセスリクエストかが
判別され、これに従って、前者の場合には、このリクエ
ストが実行回路２８−Ｂに発行されて、ＭＭＵ３−Ｂに
対するこのリクエストに対応するメモリアクセスが実行
され、また後者の場合には、このリクエストが他リクエ
スト送出回路２７−Ｂに発行され、回路２７−Ｂは、こ
れを２イン２２００−ＢＡを介して他系８ＩＵ２−Ａに
送出し、５ＩＵ２−ＡによってＭＭＵ３−Ａに対するメ
モリアクセスが実行される。
こうして、回路２６−Ｂから、リクエスト実行回路２８
−Ｂ、または他リクエスト送出回路２７−Ｂに対する選
択されたリクエストの発行が終ると、この選択されたリ
クエストを出力しているリクエストバッフ７２１−Ｂ〜
２５−Ｂの中の一つのバッファの先頭のこのリクエスト
は待行列から取シはずされ、次のリクエストが先頭に立
つように更新される。
−Ｂ、または他リクエスト送出回路２７−Ｂに対する選
択されたリクエストの発行が終ると、この選択されたリ
クエストを出力しているリクエストバッフ７２１−Ｂ〜
２５−Ｂの中の一つのバッファの先頭のこのリクエスト
は待行列から取シはずされ、次のリクエストが先頭に立
つように更新される。
こうして各リクエストバック７２１〜２５の中に構成さ
れる待行列は次次に処理されてゆき、前述のリクエスト
Ｘ０がバッファ２１−Ｂの先頭（バッファ２１−Ｈの出
力）に現われたとする。
れる待行列は次次に処理されてゆき、前述のリクエスト
Ｘ０がバッファ２１−Ｂの先頭（バッファ２１−Ｈの出
力）に現われたとする。
このリクエストＸ０は、分配制御回路２６−Ｂの中のリ
クエスト選択回路２６２−Ｂ、および他リクエスト選択
回路２６１−Ｂの入力側に他のリクエストバッファ２２
−Ｂ〜２５−Ｂの各出力と一諸に供給される。
クエスト選択回路２６２−Ｂ、および他リクエスト選択
回路２６１−Ｂの入力側に他のリクエストバッファ２２
−Ｂ〜２５−Ｂの各出力と一諸に供給される。
選択回路２６１−Ｂと選択回路２６２−Ｂとは、全く同
じアルゴリズムによる選択動作を行ない、従って、回路
２６２−Ｂが例えばバッファ２３−Ｂの出力を選択した
場合には、回路２６１−Ｂも全く同じバッファ２３−Ｂ
の出力を選択するように構成されている。但し第２図か
ら明らかなように、他リクエストバッファ２５−Ｂの出
力はリクエスト選択回路２６２−Ｂの入力側にのみ供給
されて、他リクエスト選択回路２６１−Ｂには供給され
ていないため、リクエストバッファ２５−Ｂの出力が選
択された場合は回路２６２−Ｂの出力にこのリクエスト
が現われるだけで回路２６１−Ｂの出力には何も現われ
ない。
じアルゴリズムによる選択動作を行ない、従って、回路
２６２−Ｂが例えばバッファ２３−Ｂの出力を選択した
場合には、回路２６１−Ｂも全く同じバッファ２３−Ｂ
の出力を選択するように構成されている。但し第２図か
ら明らかなように、他リクエストバッファ２５−Ｂの出
力はリクエスト選択回路２６２−Ｂの入力側にのみ供給
されて、他リクエスト選択回路２６１−Ｂには供給され
ていないため、リクエストバッファ２５−Ｂの出力が選
択された場合は回路２６２−Ｂの出力にこのリクエスト
が現われるだけで回路２６１−Ｂの出力には何も現われ
ない。
これらリクエストバク７ア２１−Ｂ〜２５−Ｂの各出力
は、予め定められた優先順位と、各出力の出現状況によ
って選択を決定する選択アルゴリズムによりこれらの中
の一つの出力が選択され、この選択された出力が、それ
ぞれアクセス判別回目２６３−Ｂに供給される。
は、予め定められた優先順位と、各出力の出現状況によ
って選択を決定する選択アルゴリズムによりこれらの中
の一つの出力が選択され、この選択された出力が、それ
ぞれアクセス判別回目２６３−Ｂに供給される。
さて、今、バッファ２１−Ｂの出力に現われたリクエス
トＸ０が選択されたとすると、これは、回路２６１−Ｂ
および回路２６２−Ｂの両方の出力側に現われアクセス
判別回路２６３−Ｂに供給されるが、アクセス判別回路
２６３−Ｂはこれを他系アクセスリクエストと判別して
、このリクエストＸ０を他リクエスト送出回路２７−Ｂ
に発行する。このリクエストＸ０の発行によシ、リクエ
ストＸｏ’を出力しているリクエストバッファ２１−Ｂ
は更新され、次のリクエストＸｌが出力に現われる。
トＸ０が選択されたとすると、これは、回路２６１−Ｂ
および回路２６２−Ｂの両方の出力側に現われアクセス
判別回路２６３−Ｂに供給されるが、アクセス判別回路
２６３−Ｂはこれを他系アクセスリクエストと判別して
、このリクエストＸ０を他リクエスト送出回路２７−Ｂ
に発行する。このリクエストＸ０の発行によシ、リクエ
ストＸｏ’を出力しているリクエストバッファ２１−Ｂ
は更新され、次のリクエストＸｌが出力に現われる。
また、発行されたリクエストＸ０は他リクエスト送出回
路２７−Ｂライン２２００−ＢＡを介して、他系（Ａ系
）の８ＩＵ２−Ａの他リクエストバッファ２５−Ａに格
納され、ここに待行列が存在している場合にはその待行
列の最後尾に登録されることになる。
路２７−Ｂライン２２００−ＢＡを介して、他系（Ａ系
）の８ＩＵ２−Ａの他リクエストバッファ２５−Ａに格
納され、ここに待行列が存在している場合にはその待行
列の最後尾に登録されることになる。
さて、リクエスト分配制御回路２６−Ｂによる分配制御
処理が更に進んで再び、リクエストバッファ２１−Ｂの
出力が選択されたとする。この結果リクエストＸ１がア
クセス判別回路２６３−Ｂに供給され、これは回路２６
３−Ｂによ）自系（Ｂ系）のＭＭＵ３−Ｂに対するメモ
リアクセスリクエストと判別され、リクエスト実行回路
２８−Ｂに対して発行され、これによるメモリアクセス
が実行されることになる。
処理が更に進んで再び、リクエストバッファ２１−Ｂの
出力が選択されたとする。この結果リクエストＸ１がア
クセス判別回路２６３−Ｂに供給され、これは回路２６
３−Ｂによ）自系（Ｂ系）のＭＭＵ３−Ｂに対するメモ
リアクセスリクエストと判別され、リクエスト実行回路
２８−Ｂに対して発行され、これによるメモリアクセス
が実行されることになる。
以上は通常の場合の動作であるが、今、リクエストＸ１
に、追越抑止の指定がなされていたとする。このような
追越抑止の指定は、先発の他系（（今の場合Ａ系）に出
されたメモリアクセスリクエストの実行が、後発の自系
（今の場合Ｂ系）に。
に、追越抑止の指定がなされていたとする。このような
追越抑止の指定は、先発の他系（（今の場合Ａ系）に出
されたメモリアクセスリクエストの実行が、後発の自系
（今の場合Ｂ系）に。
対するメモリアクセスリクエストの実行結果に影響を与
える可能性がある場合に、これらのリクエストを発行す
るＣＰＵ、６るいはＩＯＰによって、後発の自系に対す
るメモリアクセスリクエストに指定される。こうして先
発の他系に対するメモリアクセスリクエストの実行がす
んでから、後発の自系に対するメモリアクセスリクエス
トの実行が行なわれるように制御し、誤動作が起るのを
防ぐ。
える可能性がある場合に、これらのリクエストを発行す
るＣＰＵ、６るいはＩＯＰによって、後発の自系に対す
るメモリアクセスリクエストに指定される。こうして先
発の他系に対するメモリアクセスリクエストの実行がす
んでから、後発の自系に対するメモリアクセスリクエス
トの実行が行なわれるように制御し、誤動作が起るのを
防ぐ。
例えば、リクエストＸ０が、ＭＭＵ３−Ａに存在するシ
ステム共有エリアに対するストア要求であ、６、ｘ、が
、ＭＭＵ３−Ｂに存在する前記共有エリアを管理するロ
ックビットをアノロックするアンロック要求でめる場合
には、リクエストＸ０によ、９、ＭＭＩＪ３−Ａのシス
テム共有エリアにストアが行なわれた後、ＭＭＵ３−Ｈ
にあるこの共有エリアを管理するロックピットがアノロ
ックされるように、リクエストＸｔに追越抑止の指定が
なされる。
ステム共有エリアに対するストア要求であ、６、ｘ、が
、ＭＭＵ３−Ｂに存在する前記共有エリアを管理するロ
ックビットをアノロックするアンロック要求でめる場合
には、リクエストＸ０によ、９、ＭＭＩＪ３−Ａのシス
テム共有エリアにストアが行なわれた後、ＭＭＵ３−Ｈ
にあるこの共有エリアを管理するロックピットがアノロ
ックされるように、リクエストＸｔに追越抑止の指定が
なされる。
さてこの追越抑止の指定は、前述の、選択回路２６１−
Ｂおよび２６２−Ｂの選択を決定するアルゴリズムによ
り識別され、このアルゴリズムは、ライン２２０１−Ａ
Ｂを介して供給されている前述の他系８ＩＵ２−Ａの他
りンエストバツファ２５−Ａよシ出力されるバッファ空
情報が１０“の場合（つまシパッファ２５−Ａが空でな
い場合）には、この追越抑止の指定のあるリクエストを
出力しているリクエストバッファ２１−Ｂの出力の選択
を ・無効とするように制御する。この結果、少
くも先発のリクエストＸ０が、Ａ系の５ＩＵ２−Ａに含
まれる他リクエストバッファ２５−Ａを抜は出した後に
、はじゆてこの追越抑止の指定のある後発のリクエスト
Ｘ１が選択実行されることになる。
Ｂおよび２６２−Ｂの選択を決定するアルゴリズムによ
り識別され、このアルゴリズムは、ライン２２０１−Ａ
Ｂを介して供給されている前述の他系８ＩＵ２−Ａの他
りンエストバツファ２５−Ａよシ出力されるバッファ空
情報が１０“の場合（つまシパッファ２５−Ａが空でな
い場合）には、この追越抑止の指定のあるリクエストを
出力しているリクエストバッファ２１−Ｂの出力の選択
を ・無効とするように制御する。この結果、少
くも先発のリクエストＸ０が、Ａ系の５ＩＵ２−Ａに含
まれる他リクエストバッファ２５−Ａを抜は出した後に
、はじゆてこの追越抑止の指定のある後発のリクエスト
Ｘ１が選択実行されることになる。
以上のシーケンスをタイムチャートとして第３図に示す
。
。
こうして先発のリクエストＸ０は、自系の８ＩＵ２−Ｂ
ばかりでなく、他系の５ＩＵ２−Ａを介して処理される
のにかかわらず、自系の５ＩＵ２−Ｂだけで処理される
追越抑止を指定された後発のリクエストＸ１に追越きれ
ることはない。
ばかりでなく、他系の５ＩＵ２−Ａを介して処理される
のにかかわらず、自系の５ＩＵ２−Ｂだけで処理される
追越抑止を指定された後発のリクエストＸ１に追越きれ
ることはない。
この結果システムとして、例えば、下記のように動作し
、各メモリアクセスの必要なシーケンスが守られる。
、各メモリアクセスの必要なシーケンスが守られる。
今、Ｂ系のＣＰＵ１−１−Ｂが、ＭＭＵ３−Ａのシステ
ム共有エリヤにストアするリクエストＸ０を発行し、次
に、この共有エリアを管理するＭＭＵ３−Ｈに存在する
ロックピットをアノロックするリフニス）Ｘｚを追越抑
止を指定して発行したとする。
ム共有エリヤにストアするリクエストＸ０を発行し、次
に、この共有エリアを管理するＭＭＵ３−Ｈに存在する
ロックピットをアノロックするリフニス）Ｘｚを追越抑
止を指定して発行したとする。
一方これに続いて、Ａ系の例えばＣＰＬｌｌ−２−Ａが
ＭＭＵ３−Ｂにある上述のロックビットをロックするリ
フニスｌ−Ｙ、を発行し、次に追越抑止を指定して、上
記のＭＭＵ３−Ａにあるシステム共有エリアからデータ
を読出すリクエストＹｓ を発行したどする。
ＭＭＵ３−Ｂにある上述のロックビットをロックするリ
フニスｌ−Ｙ、を発行し、次に追越抑止を指定して、上
記のＭＭＵ３−Ａにあるシステム共有エリアからデータ
を読出すリクエストＹｓ を発行したどする。
この場合に、各リクエストの発行順に従って、Ｘｏ （
ＣＰＵＩ−１−ＨによるＭＭＵ３−Ａへのストア）、Ｘ
ｌ（ＣＰＵＩ−１−ＢによるＭＭＵ３−Ｂへのアンロッ
ク）、Ｙ、（ＣＰＵＩ−２−ＡによるＭＭＵ３−Ｂへの
ロック）、Ｙ、（ＣＰＵＩ−２−ＡによるＭＭＵ３−Ａ
からのリード）と実行されると、必らずＣＰＵｌ−１−
ＢによってＭＭＵ３−Ａの共有エリアにストアされた結
果をＣＰＵｌ−２−Ａがリードすることとなシ正しい結
果が得られる。ところが、上述のようにリクエストＸ１
およびＹ、に追越し抑止が指定されている結果、上で説
明したようにＸｏ、Ｘｌの順序は保証され、また同様に
してＹ、、Ｙ、の順序も保証される〇 一方ロツクピットに対するメモリアクセスの制御におい
て、ロックビットがアンロックされてはじめてロックピ
ットのリクエストが成功するように制御されるため、こ
の制御によシ、Ｘ、、Ｙ、の順序が保証される。
ＣＰＵＩ−１−ＨによるＭＭＵ３−Ａへのストア）、Ｘ
ｌ（ＣＰＵＩ−１−ＢによるＭＭＵ３−Ｂへのアンロッ
ク）、Ｙ、（ＣＰＵＩ−２−ＡによるＭＭＵ３−Ｂへの
ロック）、Ｙ、（ＣＰＵＩ−２−ＡによるＭＭＵ３−Ａ
からのリード）と実行されると、必らずＣＰＵｌ−１−
ＢによってＭＭＵ３−Ａの共有エリアにストアされた結
果をＣＰＵｌ−２−Ａがリードすることとなシ正しい結
果が得られる。ところが、上述のようにリクエストＸ１
およびＹ、に追越し抑止が指定されている結果、上で説
明したようにＸｏ、Ｘｌの順序は保証され、また同様に
してＹ、、Ｙ、の順序も保証される〇 一方ロツクピットに対するメモリアクセスの制御におい
て、ロックビットがアンロックされてはじめてロックピ
ットのリクエストが成功するように制御されるため、こ
の制御によシ、Ｘ、、Ｙ、の順序が保証される。
以上の結果、上に述べたよりな追越抑止の制御によシＸ
。−￥１の順序が保証され、正しい７−ケンスの動作が
行なわれることとなる。
。−￥１の順序が保証され、正しい７−ケンスの動作が
行なわれることとなる。
以上は本発明の一実施例を説明したもので本発明は以上
の実施例に限定されるものではない。
の実施例に限定されるものではない。
例えば、本実施例においては、Ａ系およびＢ系の中央処
理装置（ＣＰＵ）および入出力制御装置（ＩＯＰ）を特
定の数とし、Ａ系およびＢ系を対称としたが、勿論、こ
れらの個数はこれに限定される必要はないし、またＡ系
およびＢ系が対称である必要もない。
理装置（ＣＰＵ）および入出力制御装置（ＩＯＰ）を特
定の数とし、Ａ系およびＢ系を対称としたが、勿論、こ
れらの個数はこれに限定される必要はないし、またＡ系
およびＢ系が対称である必要もない。
さらに系の数も、Ａ系およびＢ系の２系はか夛でなく更
に増してもよい。
に増してもよい。
また以上の実施例では、他系から発行されるリクエスト
のバッファ（他リクエストバッファ）ハ１種類としたが
、勿論、リクエスト発行先（中央処理装置、入出力制御
装置）ごとに他系のメモリアクセス制御装置（８ＩＵ）
から受けたリクエストを別々にバッファするようにして
もよい。
のバッファ（他リクエストバッファ）ハ１種類としたが
、勿論、リクエスト発行先（中央処理装置、入出力制御
装置）ごとに他系のメモリアクセス制御装置（８ＩＵ）
から受けたリクエストを別々にバッファするようにして
もよい。
また、バッファ空情報が１０１のために抑止された追越
抑止指定のリクエストは、バッファ空情報が１１”にな
シ、抑止が解かれた後に、選択回路で再選択されて、実
行されるようにしてもよいし、または、はじめて選択さ
れたときにバッファ空情報が“０”のために抑止された
リクエストは、バッファ空情報がＩｌｌの抑止解除とと
もに直ちに実行されるようにしてもよい。
抑止指定のリクエストは、バッファ空情報が１１”にな
シ、抑止が解かれた後に、選択回路で再選択されて、実
行されるようにしてもよいし、または、はじめて選択さ
れたときにバッファ空情報が“０”のために抑止された
リクエストは、バッファ空情報がＩｌｌの抑止解除とと
もに直ちに実行されるようにしてもよい。
なお本発明の方式は、他系の他リクエストバッファが実
質的に空になるのをもって、抑止解除情報として用いる
ため、従来方式に比してノ・−ドウエアが非常に簡単に
なるという特徴があるが、このために原理的にはそれだ
け抑止時間が長くなる。
質的に空になるのをもって、抑止解除情報として用いる
ため、従来方式に比してノ・−ドウエアが非常に簡単に
なるという特徴があるが、このために原理的にはそれだ
け抑止時間が長くなる。
しかし、抑止が行なわれるのは、他系リクエストに縦続
して追越抑止指定の必要のあるリクエストが発生する場
合に限シ、このようなシーケンスが生ずる頻度は比較的
少なく、また頻繁に自系とに交互にリクエストを発行す
る（つまシメモリを記憶装置単位に不連続に使用する）
プログラムは少ないので、上述の抑止時間の差は実質的
に殆んど問題にならない。
して追越抑止指定の必要のあるリクエストが発生する場
合に限シ、このようなシーケンスが生ずる頻度は比較的
少なく、また頻繁に自系とに交互にリクエストを発行す
る（つまシメモリを記憶装置単位に不連続に使用する）
プログラムは少ないので、上述の抑止時間の差は実質的
に殆んど問題にならない。
（発明の効果）
以上のように本発明によると、記憶装置を共有するマル
チプロセッサシステムの追越抑止指定のメモリアクセス
リクエストの制御を簡潔化し、ハードウェアを節減する
という効果がある。
チプロセッサシステムの追越抑止指定のメモリアクセス
リクエストの制御を簡潔化し、ハードウェアを節減する
という効果がある。
第１図線本発明の一実施例のマルチプロセッサシステム
を示すブロック図、第２図は本実施例のメモリアクセス
制御装置の詳細を示すブロック図、および第３図は、本
実施例の動作の一例を示すタイムチャートである。 図において、１−１−Ａ、１−２−Ａ、１−１−Ｂ。 １−２−Ｂ・・・・・・中央処理装置（ＣＰＵ）、ｌ−
３−Ａ、１４−Ａ、１−３−Ｂ、ｌ−４−Ｂ・・・・・
・入出力制御装置（ＩＯＰ）、２−Ａ、２−Ｂ・・・・
・・メモリアクセス制御装置（ＳＩＵ）、３−Ａ、３−
Ｂ・・・・・・主記憶装置（ＭＭＵ）、２１−Ｂ、２２
−Ｂ、２３−Ｂ、２４−Ｂ・・・・・・リクエストバッ
ファ、２５−Ｂ・・・・・・他リクエストバッファ、２
６−Ｂ・・・・・・リクエスト分配制御回路、２７−Ｂ
・・・・・・他リクエスト送出回路、２８−Ｂ・・・・
・・リクエスト実行回路、２６１−Ｂ・・・・・・他リ
クエスト選択回路、２６２−Ｂ・・・・・・リクエスト
選択回路、２６３−Ｂ・・・・・・アクセス判別回路。 衿２図
を示すブロック図、第２図は本実施例のメモリアクセス
制御装置の詳細を示すブロック図、および第３図は、本
実施例の動作の一例を示すタイムチャートである。 図において、１−１−Ａ、１−２−Ａ、１−１−Ｂ。 １−２−Ｂ・・・・・・中央処理装置（ＣＰＵ）、ｌ−
３−Ａ、１４−Ａ、１−３−Ｂ、ｌ−４−Ｂ・・・・・
・入出力制御装置（ＩＯＰ）、２−Ａ、２−Ｂ・・・・
・・メモリアクセス制御装置（ＳＩＵ）、３−Ａ、３−
Ｂ・・・・・・主記憶装置（ＭＭＵ）、２１−Ｂ、２２
−Ｂ、２３−Ｂ、２４−Ｂ・・・・・・リクエストバッ
ファ、２５−Ｂ・・・・・・他リクエストバッファ、２
６−Ｂ・・・・・・リクエスト分配制御回路、２７−Ｂ
・・・・・・他リクエスト送出回路、２８−Ｂ・・・・
・・リクエスト実行回路、２６１−Ｂ・・・・・・他リ
クエスト選択回路、２６２−Ｂ・・・・・・リクエスト
選択回路、２６３−Ｂ・・・・・・アクセス判別回路。 衿２図
Claims (1)
- 【特許請求の範囲】 記憶装置を共有するマルチプロセッサシステムにおいて
、 前記記憶装置に接続された複数のメモリアクセス制御装
置の各々にこのメモリアクセス制御装置に接続された複
数の中央処理装置、入出力制御装置および他のメモリア
クセス制御装置から発行されたメモリアクセスリクェス
トをこのリクェストの発行順に従いこのリクェストを発
行装置ごとに一且格納する先入れ先出しのリクェストバ
ッファ手段と、 前記複数のバッファ手段の各々からこのバッファ手段へ
の入力順番に従い出力されたリクェストから一つを選択
するリクェスト選択手段と、前記リクェスト選択手段で
選択されたリクェストを実行するリクェスト実行手段と
、 前記リクェスト選択手段で選択されたリクェストが他メ
モリアクセス制御装置でシェアされる前記記憶装置への
アクセスかまたは自メモリアクセス制御装置でシェアさ
れる前記記憶装置へのアクセスかを判別するアクセス判
別手段と、 前記選択されたリクェストが前記アクセス判別手段で前
記他メモリアクセス制御装置でシェアされる前記記憶装
置へのアクセスと判別された場合にはこのリクェストを
前記他メモリアクセス制御装置へ送出する他リクェスト
送出手段とを備え、前記自メモリアクセス制御装置の前
記リクェスト選択手段で選択されたリクェストが前記ア
クセス判別手段により前記自メモリアクセス制御装置で
シェアされる前記記憶装置へのアクセスと判別されたと
きにこのリクェストに先行して前記他メモリアクセス制
御装置に送出されたリクェストに対する追越し抑止が指
定されていたときにはこの追出されたリクェストが送出
された先の前記他メモリアクセス制御装置内の前記他メ
モリアクセス制御装置から発行されたリクェストを一且
格納するリクェストバッファ手段が空になるまで前記リ
クェストの前記リクェスト実行手段に対する発行を抑止
するようにした手段を有することを特徴とするマルチプ
ロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15227884A JPH0232658B2 (ja) | 1984-07-23 | 1984-07-23 | Maruchipurosetsusaseigyohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15227884A JPH0232658B2 (ja) | 1984-07-23 | 1984-07-23 | Maruchipurosetsusaseigyohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129967A true JPS6129967A (ja) | 1986-02-12 |
| JPH0232658B2 JPH0232658B2 (ja) | 1990-07-23 |
Family
ID=15537012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15227884A Expired - Lifetime JPH0232658B2 (ja) | 1984-07-23 | 1984-07-23 | Maruchipurosetsusaseigyohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232658B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
| JPH03263140A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | メモリアクセス制御装置 |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
| JP2006221432A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
-
1984
- 1984-07-23 JP JP15227884A patent/JPH0232658B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
| JPH03263140A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | メモリアクセス制御装置 |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
| JP2006221432A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
| JP4715219B2 (ja) * | 2005-02-10 | 2011-07-06 | ソニー株式会社 | 共有メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232658B2 (ja) | 1990-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |