CN103336751B - 寻址功能与存储单元一体化存储控制器 - Google Patents

Abstract

一种寻址功能与存储单元一体化存储控制器，包括命令寄存及地址暂存控制模块、存储单元、组合逻辑电路模块、脉冲分配器、数据传输控制模块和地址通道控制模块；该存储控制器应用FPGA设计硬连接控制电路，不但具有普通存储器的访问功能；而且执行写入数据的命令或两个存储单元之间的数据传输命令时，命令参数写入命令寄存及地址暂存控制模块后，CS由“0”→“1”；在内部时序脉冲作用下，实现这类命令的寻址、数据传输和写入过程与微处理器执行其他指令序列过程的并行操作。执行读出数据命令过程中，自主完成存储单元的寻址，系统按照时序要求发出读信号，将该存储单元的数据发送到系统的数据总线，充分应用了FPGA的并行处理功能。

Description

寻址功能与存储单元一体化存储控制器

技术领域

本发明涉及一种寻址功能与存储单元一体化存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的寻址功能与存储单元一体化存储控制器的操作控制电路及其时序控制。

背景技术

存储器是微型计算机系统、各种智能系统必须具备的部件，无论是嵌入在这些系统中的微处理器芯片中的存储器，还是微处理器通过系统总线连接的外扩的存储器，包括微处理器内部的寄存器组等，都具有读、写操作功能，但功能单一，即按照微处理器内部地址总线，或外部的系统地址总线的地址值，直接对该地址的寄存器或存储单元进行读写操作。这些存储器和寄存器的寻址过程是由微处理器完成，对于间接寻址、基址加变址寻址等其它较为复杂的寻址方式，还涉及到地址的计算、地址数据的传输等过程；另一方面，存储器中的存储单元相互之间的数据传输，一般需要通过微处理器内部的某一个寄存器中转来实现存储单元相互之间的数据传输，即需要两条传输指令才能够完成存储器中的某一个存储单元的数据传输到另一个存储单元；存储器和寄存器的寻址过程，存储器中的存储单元相互之间的数据传输的过程将花费微处理器的时钟脉冲周期，增加了微处理器执行程序指令流的负担，不利于提高执行指令序列的速度。

发明内容

本发明的目的在于提供一种寻址功能与存储单元一体化存储控制器，这种一体化存储控制器被系统选中，从系统总线读入命令、地址或还要写入的立即数，在内部脉冲分配器的时序脉冲控制下，自主完成命令所规定的地址计算、寻址和对存储器读写的操作功能，能够实现存储单元相互之间的数据传输，在执行存储器的写操作命令的过程中，就不需要微处理器对寻址过程和写入操作再进行任何操作，充分应用了FPGA的并行处理功能，实现一体化存储控制器读写命令操作与系统执行其它指令过程的并行处理。

解决上述技术问题的技术方案是：一种基于FPGA并行处理的特点，应用FPGA设计硬连接控制电路及其时序控制电路组成的寻址功能与存储单元一体化存储控制器，其特征在于：该一体化存储控制器包括命令寄存及地址暂存控制模块、存储单元、组合逻辑电路模块、脉冲分配器、数据传输控制模块和地址通道控制模块；

所述命令寄存及地址暂存控制模块分别与存储单元，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块连接；

所述存储单元还与数据传输控制模块，地址通道控制模块连接；

所述组合逻辑电路模块还与脉冲分配器，数据传输控制模块，地址通道控制模块连接；

所述脉冲分配器还与数据传输控制模块，地址通道控制模块连接；

所述数据传输控制模块还与地址通道控制模块连接；

所述命令寄存及地址暂存控制模块在CS为“0”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1或WR2脉冲信号作为脉冲分配器工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器；所述命令寄存及地址暂存控制模块被复位时，所有命令输出端为“1”；对于写入数据的命令或存储单元中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块之后，CS由“0”→“1”；

所述存储单元的基本结构与普通存储器相同；存储单元中设置有作为间接寻址和基址加变址寻址用的存储单元R₀—R₁₅；

所述组合逻辑电路模块的输入端与命令寄存及地址暂存控制模块的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值；

所述脉冲分配器作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块，地址通道控制模块提供时序脉冲信号；并向命令寄存及地址暂存控制模块输出复位信号；

所述数据传输控制模块在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块输出的WR2信号、脉冲分配器输出的时序脉冲以及组合逻辑电路模块的与逻辑输出值的作用下，实现存储单元的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器输出的时序脉冲的作用下，根据所执行的命令实现对存储单元的RD_1和WR_1脉冲的控制；

所述地址通道控制模块在组合逻辑电路模块的与逻辑输出值和脉冲分配器输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元传输地址值AB_1的控制。

其进一步技术方案是：所述命令寄存及地址暂存控制模块包括+1计数器、命令寄存器、命令译码器、地址暂存器Ⅰ、地址暂存器Ⅱ、非门Ⅰ、非门Ⅱ和与门Ⅰ；

所述+1计数器的复位输入端和非门Ⅰ的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“1”，在系统WR脉冲信号作用下，+1计数器进行+1操作，第一个+1操作输出WR1，其值从“1”→“0”；第二个WR计数脉冲使WR1从“0”→“1”；WR2从“1”→“0”；如果CS信号为“1”，+1计数器被复位，WR1和WR2均为“1”状态；+1计数器的WR1脉冲输出端与命令寄存器、地址暂存器Ⅰ的写入信号输入端和脉冲分配器连接，WR2脉冲输出端与地址暂存器Ⅱ的写入信号输入端、脉冲分配器和数据传输控制模块连接；

所述命令寄存器的使能端与系统CS信号线连接；复位端与脉冲分配器连接；数据输入端与系统DB连接；所述命令寄存器的命令编码（D₃₁-D₂₆）输出端与命令译码器的命令信息输入端连接；所述命令寄存器输出的间接寻址存储单元的R_i（D₂₅-D₂₂）和R_j（D₂₁-D₁₈）的地址值、偏移量sft（D₁₇~D₂）与地址通道控制模块连接；当命令寄存器被复位，命令编码输出端全部为“1”；

所述命令译码器的命令输出端与组合逻辑电路模块，脉冲分配器，数据传输控制模块和地址通道控制模块连接；命令译码器输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“1”；命令寄存器的命令编码输出端全部为“1”时，命令译码器所有的命令输出端为“1”；

所述地址暂存器Ⅰ的输入端与系统AB连接，地址值输出端与地址通道控制模块连接；

所述地址暂存器Ⅱ的输入端与系统AB连接，地址值输出端与地址通道控制模块连接；

非门Ⅰ的输入端与系统CS信号线连接；

非门Ⅱ的输入端与脉冲分配器连接；输出端和与门Ⅰ的一个输入端连接；

与门Ⅰ的另一个输入端与系统CS信号线连接；输出端与存储单元的CS_1信号输入端连接，当系统CS信号为“0”，非门Ⅱ的输入端为“1”或为“0”时，或者系统CS信号为“1”，非门Ⅱ的输入端为“1”时，存储单元的CS_1信号输入端为“0”。

其进一步技术方案是：所述脉冲分配器包括脉冲发生器、或门Ⅰ、或门Ⅱ、或门Ⅲ、与门Ⅱ、或门Ⅳ、或门Ⅴ和与门Ⅲ；

所述脉冲发生器的复位输入端和与门Ⅱ的输出端连接；启动信号输入端和与门Ⅲ的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器有9个脉冲输出端，脉冲⑨输出端和与门Ⅱ的一个输入端连接；脉冲⑤输出端和或门Ⅲ的一个输入端、数据传输控制模块和地址通道控制模块连接；脉冲⑥输出端和或门Ⅱ的一个输入端、数据传输控制模块和地址通道控制模块连接；脉冲⑦输出端和或门Ⅰ的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块连接；脉冲②和脉冲④的输出端与数据传输控制模块和地址通道控制模块连接；脉冲⑧输出端与数据传输控制模块连接；

或门Ⅰ的另一个输入端和与门ⅩⅧ连接；输出端和与门Ⅱ的一个输入端连接；

或门Ⅱ的另一个输入端和与门ⅩⅦ连接；输出端和与门Ⅱ的一个输入端连接；

或门Ⅲ的另一个输入端与命令译码器的命令5输出端连接；输出端和与门Ⅱ的一个输入端连接；

与门Ⅱ的另一个输入端与寻址功能控制连接；

或门Ⅳ的两个输入端分别与+1计数器的WR1输出端和与门ⅩⅩⅥ连接，输出端和与门Ⅲ的一个输入端连接；

或门Ⅴ的两个输入端分别与+1计数器的WR2输出端和与门ⅩⅩⅤ连接，输出端和与门Ⅲ的一个输入端连接；

与门Ⅲ的输出作为脉冲发生器的启动信号，当所述脉冲发生器的启动信号输入端由“1”变化为“0”，且复位输入端为“1”时，启动脉冲发生器工作。

其进一步技术方案是：所述数据传输控制模块包括数据暂存器三态门组、32位三态门组Ⅰ、32位三态门组Ⅱ、或门Ⅵ、与门Ⅳ、或门Ⅶ、或门Ⅷ、或门Ⅸ、或门Ⅹ、或门Ⅺ、与门Ⅴ、或门Ⅻ、或门ⅩⅢ、或门ⅩⅣ、或门ⅩⅤ、与门Ⅵ、或门ⅩⅥ、或门ⅩⅦ和与门Ⅶ；所述数据暂存器三态门组的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门Ⅵ的输出端连接；输出选通输入端和或门Ⅷ的输出端连接；数据输出端与存储单元的DB_1端连接；

所述32位三态门组Ⅰ的数据输入端与系统DB连接；输出选通输入端和或门Ⅸ的输出端连接；数据输出端与存储单元的DB_1端连接；

所述32位三态门组Ⅱ的数据输入端与存储单元的DB_1端连接；输出选通输入端和与门Ⅴ的输出端连接；数据输出端与系统DB连接；

或门Ⅵ的两个输入端分别与+1计数器的WR2脉冲输出端和与门ⅩⅩⅣ连接；

与门Ⅳ的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门Ⅶ及或门Ⅺ的一个输入端连接；

或门Ⅶ的一个输入端和与门ⅩⅩⅣ连接；输出端和或门Ⅷ的一个输入端连接；

或门Ⅷ的另一个输入端和与门ⅩⅩⅣ连接；

或门Ⅸ的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门Ⅵ的一个输入端连接；

或门Ⅹ的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门Ⅴ的一个输入端连接；

或门Ⅺ的另两个输入端分别与系统RD线和与门ⅩⅣ连接；输出端和与门Ⅴ的一个输入端连接；

与门Ⅴ的输出端还和与门Ⅶ的一个输入端连接；

或门Ⅻ的两个输入端分别与脉冲④和命令译码器的命令5输出端连接；输出端和与门Ⅵ的一个输入端连接；

或门ⅩⅢ的两个输入端分别与脉冲⑤和与门ⅩⅩⅣ连接；输出端和与门Ⅵ的一个输入端连接；

或门ⅩⅣ的两个输入端分别与脉冲⑥和与门ⅩⅧ连接；输出端和与门Ⅵ的一个输入端连接；

或门ⅩⅤ的两个输入端分别与脉冲⑧和与门ⅩⅥ连接；输出端和与门Ⅵ的一个输入端连接；

与门Ⅵ的输出端与存储单元的WR_1输入端连接；

或门ⅩⅥ的三个输入端分别与脉冲④、与门ⅩⅣ和与门ⅩⅩⅢ连接；输出端和与门Ⅶ的一个输入端连接；

或门ⅩⅦ的两个输入端分别与脉冲⑥和与门ⅩⅥ连接；输出端和与门Ⅶ的一个输入端连接；

与门Ⅶ的另一个输入端与脉冲②连接；输出端与存储单元的RD_1输入端连接。

其进一步技术方案是：所述地址通道控制模块包括4位二选一选择器、32位三选一选择器、32位二选一选择器Ⅰ、地址运算器、32位二选一选择器Ⅱ、地址输出锁存器Ⅰ、地址输出锁存器Ⅱ、地址输出锁存器Ⅲ、32位四选一选择器、或门ⅩⅧ、或门ⅩⅨ、或门ⅩⅩ、与门Ⅷ、或门ⅩⅪ、或门ⅩⅫ、或门ⅩⅩⅢ、与门Ⅸ、或门ⅩⅩⅣ、或门ⅩⅩⅤ、与门Ⅹ、或门ⅩⅩⅥ、或门ⅩⅩⅦ、与门ⅩⅠ、或门ⅩⅩⅧ、或门ⅩⅩⅨ、与门Ⅻ、或门ⅩⅩⅩ、与门ⅩⅢ和或门ⅩⅩⅪ；

所述4位二选一选择器的Ri地址输入端与命令寄存器的Ri地址输出端连接；Rj地址输入端与命令寄存器的Rj地址输出端连接；选通控制输入端和或门ⅩⅧ的输出端连接；输出端与32位二选一选择器Ⅰ的一个输入端低4位连接；

所述32位三选一选择器的一个输入端与存储单元的DB_1端连接；一个输入端与地址暂存器Ⅰ的地址值输出端连接；一个输入端与地址暂存器Ⅱ的地址值输出端连接；一个选通端和与门Ⅷ的输出端连接；一个选通端和或门ⅩⅪ的输出端连接；输出端与32位二选一选择器Ⅰ的一个输入端连接；

所述32位二选一选择器Ⅰ的一个输入端的高28位与“0”连接；选通端和与门Ⅸ的输出端连接；输出端与地址运算器的一个输入端和32位二选一选择器Ⅱ的一个输入端连接；

所述地址运算器的另一个输入端与命令寄存器的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器Ⅱ的一个输入端连接；

所述32位二选一选择器Ⅱ的选通输入端和与门Ⅹ的输出端连接；地址输出端与地址输出锁存器Ⅰ、地址输出锁存器Ⅱ和地址输出锁存器Ⅲ的地址输入端连接；

所述地址输出锁存器Ⅰ的锁存脉冲输入端和与门Ⅺ的输出端连接；输出端与32位四选一选择器的一个输入端连接；

所述地址输出锁存器Ⅱ的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器的一个输入端连接；

所述地址输出锁存器Ⅲ的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器的一个输入端连接；

所述32位四选一选择器的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门ⅩⅢ的输出端连接；一个选通端和或门ⅩⅩⅪ的输出端连接；输出端与存储单元的AB_1连接；

或门ⅩⅧ的两个输入端分别与脉冲①和与门ⅩⅪ连接；

或门ⅩⅨ的两个输入端分别与脉冲②和与门ⅩⅫ连接；输出端和与门Ⅷ的一个输入端连接；

或门ⅩⅩ的两个输入端分别与脉冲④和与门ⅩⅥ连接；输出端和与门Ⅷ的一个输入端连接；

或门ⅩⅪ的两个输入端分别与脉冲①和命令译码器的命令5输出端连接；

或门ⅩⅫ的两个输入端分别与脉冲①和与门ⅩⅫ连接；输出端和与门Ⅸ的一个输入端连接；

或门ⅩⅩⅢ的两个输入端分别与脉冲③和与门ⅩⅥ连接；输出端和与门Ⅸ的一个输入端连接；

或门ⅩⅩⅣ的两个输入端分别与脉冲②和与门ⅩⅨ连接；输出端和与门Ⅹ的一个输入端连接；

或门ⅩⅩⅤ的两个输入端分别与脉冲④和命令译码器的命令11输出端连接；输出端和与门Ⅹ的一个输入端连接；

或门ⅩⅩⅥ的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅠ的一个输入端连接；

或门ⅩⅩⅦ的两个输入端分别与脉冲⑤和与门ⅩⅤ连接；输出端和与门ⅩⅠ的一个输入端连接；

与门Ⅺ的另一个输入端与脉冲①连接；

或门ⅩⅩⅧ的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅢ的一个输入端连接；

或门ⅩⅩⅨ的两个输入端分别与脉冲④和与门ⅩⅩ连接；输出端和与门ⅩⅢ的一个输入端连接；

与门Ⅻ的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门ⅩⅩⅩ、或门ⅩⅩⅪ的一个输入端连接；

或门ⅩⅩⅩ的另一个输入端和与门ⅩⅤ连接；输出端和与门ⅩⅢ的一个输入端连接；

与门ⅩⅢ还有两个输入端分别与脉冲①和脉冲②连接；

或门ⅩⅩⅪ的另一个输入端和与门ⅩⅥ连接。

由于采用上述技术方案，本发明之寻址功能与存储单元一体化存储控制器具有以下有益效果：

一、能实现自主控制存储器的寻址、地址运算和读写操作功能：

本发明中，寻址功能与存储单元一体化存储控制器被系统选中，在系统WR信号的作用下将命令、地址和需要写入的数据写入命令寄存及地址暂存控制模块，脉冲分配器被启动，一体化存储控制器在脉冲分配器的时序脉冲作用下自主完成地址运算、寻址和写操作；对于写入数据的命令或两个存储单元之间的数据传输命令，当该命令的命令参数写入命令寄存及地址暂存控制模块之后，CS由“0”→“1”（参见图8，图9）；实现一体化存储控制器执行这类命令的寻址操作、数据传输和写入过程与微处理器执行其他指令序列过程的并行操作。在读出数据过程中，在内部时序脉冲作用下自主完成存储单元的寻址，系统按照时序要求对一体化存储控制器发出读（RD）信号，将该存储单元的数据发送到系统的数据总线，充分应用了FPGA的并行处理功能。

二、具有一般存储器的读写操作功能：

本发明中，仍然保留一般存储器的读写操作功能，即一体化存储控制器选中某一个存储单元，在系统RD或WR的脉冲作用下，将被选中的存储单元数据传输到系统数据总线，或将数据总线的数据写入被选中的存储单元。

三、能实现存储单元相互之间的数据传输：

本发明中，在该一体化存储控制器中设计了间接寻址寄存器和基址寄存器，数据传输控制和地址通道控制器，在内部时序脉冲的控制下，有多种寻址方式实现一个存储单元的数据写入另一个存储单元，系统只需要一次写入操作命令，简化了需要将待写入的数据从一个存储单元中读出写入到微处理器中的某一个寄存器，然后从该寄存器读出通过系统数据总线写入另一个存储单元，微处理器需要对存储器进行一次读命令操作和一次写命令操作的两个存储单元间的数据传输问题。

四、系统性价比高：

本发明以FPGA的硬连接控制电路为核心，构建寻址功能与存储单元一体化存储控制器，存储器中有作为间接寻址和基址加变址寻址用的存储单元，具有普通存储器的读写功能，还具有多种间接寻址方式的功能，能够实现存储器内部存储单元相互之间的数据传输的功能，其地址运算和寻址过程由内部时序脉冲控制，提高微处理器执行指令序列的速度，具有较高的性价比。

下面结合附图和实施例对本发明之寻址功能与存储单元一体化存储控制器的技术特征作进一步的说明。

附图说明

图1：本发明之寻址功能与存储单元一体化存储控制器的系统结构框图；

图2：本发明之寻址功能与存储单元一体化存储控制器的存储单元分配的示意图；

图3：本发明之寻址功能与存储单元一体化存储控制器的命令寄存及地址暂存控制模块的电路连接图；

图4：本发明之寻址功能与存储单元一体化存储控制器的脉冲分配器的电路连接图；

图5：本发明之寻址功能与存储单元一体化存储控制器的数据传输控制模块的电路连接图；

图6：本发明之寻址功能与存储单元一体化存储控制器的地址通道控制模块的电路连接图；

图7：本发明之寻址功能与存储单元一体化存储控制器的组合逻辑电路模块图；

图8：本发明之寻址功能与存储单元一体化存储控制器的执行MOVR_i，R_j+sft命令的时序图；

图9：本发明之寻址功能与存储单元一体化存储控制器的执行MOVM_i，M_j命令的时序图。

图中：

①-脉冲①，②-脉冲②，③-脉冲③，④-脉冲④，⑤-脉冲⑤，⑥-脉冲⑥，⑦-脉冲⑦，⑧-脉冲⑧，⑨-脉冲⑨；

I—命令寄存及地址暂存控制模块，II—存储单元，III—组合逻辑电路模块，IV—脉冲分配器；Ⅴ—数据传输控制模块，Ⅵ—地址通道控制模块；

1—+1计数器，2—命令寄存器，3—命令译码器，4—地址暂存器Ⅰ，5—地址暂存器Ⅱ，6—非门Ⅰ，7—非门Ⅱ，8—与门Ⅰ；

9—脉冲发生器，10—或门Ⅰ，11—或门Ⅱ，12—或门Ⅲ，13—与门Ⅱ，14—或门Ⅳ、15—或门Ⅴ,16—与门Ⅲ；

17—数据暂存器三态门组，18—32位三态门组Ⅰ，19—32位三态门组Ⅱ，20—或门Ⅵ，21—与门Ⅳ，22—或门Ⅶ，23—或门Ⅷ，24—或门Ⅸ，25—或门Ⅹ，26—或门Ⅺ，27—与门Ⅴ，28—或门Ⅻ，29—或门ⅩⅢ，30—或门ⅩⅣ，31—或门ⅩⅤ，32—与门Ⅵ，33—或门ⅩⅥ，34—或门ⅩⅦ，35—与门Ⅶ；

36—4位二选一选择器，37—32位三选一选择器,38—32位二选一选择器Ⅰ，39—地址运算器，40—32位二选一选择器Ⅱ，41—地址输出锁存器Ⅰ，42—地址输出锁存器Ⅱ，43—地址输出锁存器Ⅲ，44—32位四选一选择器，45—或门ⅩⅧ，46—或门ⅩⅨ，47—或门ⅩⅩ，48—与门Ⅷ，49—或门ⅩⅪ，50—或门ⅩⅫ，51—或门ⅩⅩⅢ，52—与门Ⅸ，53—或门ⅩⅩⅣ，54—或门ⅩⅩⅤ，55—与门Ⅹ，56—或门ⅩⅩⅥ，57—或门ⅩⅩⅦ，58—与门Ⅺ,59—或门ⅩⅩⅧ，60—或门ⅩⅩⅨ，61—与门Ⅻ，62—或门ⅩⅩⅩ，63—与门ⅩⅢ，64—或门ⅩⅩⅪ；

XT-选通，SCMSR-锁存脉冲输入。

文中缩略语含义：

FPGA－FieldProgrammableGateArray，现场可编程门阵列；

RD－Read，读信号；WR－Write，写信号；CS－ChipSelection，片选信号；

AB－AddressBus，地址总线；DB－DataBus，数据总线；sft－Shift，偏移量。

具体实施方式

一种寻址功能与存储单元一体化存储控制器，如图1所示，该一体化存储控制器包括命令寄存及地址暂存控制模块Ⅰ、存储单元Ⅱ、组合逻辑电路模块Ⅲ、脉冲分配器Ⅳ、数据传输控制模块Ⅴ和地址通道控制模块Ⅵ；

所述命令寄存及地址暂存控制模块Ⅰ分别与存储单元Ⅱ、组合逻辑电路模块Ⅲ、脉冲分配器Ⅳ、数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；

所述存储单元Ⅱ还与数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；

所述组合逻辑电路模块Ⅲ还与脉冲分配器Ⅳ、数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；

所述脉冲分配器Ⅳ还与数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；

所述数据传输控制模块Ⅴ还与地址通道控制模块Ⅵ连接；

所述命令寄存及地址暂存控制模块Ⅰ在CS为“0”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1或WR2脉冲信号作为脉冲分配器Ⅳ工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器Ⅳ；所述命令寄存及地址暂存控制模块Ⅰ被复位时，所有命令输出端为“1”；对于写入数据的命令或存储单元（Ⅱ）中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块（Ⅰ）之后，CS由“0”→“1”（参见图8，图9）；

所述存储单元Ⅱ的基本结构与普通存储器相同；存储单元Ⅱ中设置有作为间接寻址和基址加变址寻址用的存储单元R₀—R₁₅；

所述组合逻辑电路模块Ⅲ的输入端与命令寄存及地址暂存控制模块Ⅰ的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值（参见图7、附表一、、附表三）；

所述脉冲分配器Ⅳ作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块Ⅴ、地址通道控制模块Ⅵ提供时序脉冲信号；并向命令寄存及地址暂存控制模块Ⅰ输出复位信号；

所述数据传输控制模块Ⅴ在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块Ⅰ输出的WR2信号、脉冲分配器（Ⅳ）输出的时序脉冲以及组合逻辑电路模块Ⅲ的与逻辑输出值的作用下，实现存储单元Ⅱ的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器Ⅳ输出的时序脉冲的作用下，根据所执行的命令实现对存储单元Ⅱ的RD_1和WR_1脉冲的控制；

所述地址通道控制模块Ⅵ在组合逻辑电路模块Ⅲ的与逻辑输出值和脉冲分配器Ⅳ输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块Ⅱ输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元Ⅱ传输地址值AB_1的控制。

如图3所示，所述命令寄存及地址暂存控制模块Ⅰ包括+1计数器1、命令寄存器2、命令译码器3、地址暂存器Ⅰ4、地址暂存器Ⅱ5、非门Ⅰ6、非门Ⅱ7和与门Ⅰ8；

所述+1计数器1的复位输入端和非门Ⅰ6的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“1”，在系统WR脉冲信号作用下，+1计数器1进行+1操作，第一个+1操作输出WR1，其值从“1”→“0”；第二个WR计数脉冲使WR1从“0”→“1”；WR2从“1”→“0”；如果CS信号为“1”，+1计数器1被复位，WR1和WR2均为“1”状态；+1计数器1的WR1脉冲输出端与命令寄存器2、地址暂存器Ⅰ4的写入信号输入端和脉冲分配器Ⅳ连接，WR2脉冲输出端与地址暂存器Ⅱ5的写入信号输入端、脉冲分配器Ⅳ和数据传输控制模块Ⅴ连接；

所述命令寄存器2的使能端与系统CS信号线连接；复位端与脉冲分配器Ⅳ连接；数据输入端与系统DB连接；所述命令寄存器2的命令编码（D₃₁-D₂₆）输出端与命令译码器3的命令信息输入端连接；所述命令寄存器2输出的间接寻址存储单元的R_i（D₂₅-D₂₂）和R_j（D₂₁-D₁₈）的地址值、偏移量sft（D₁₇~D₂）与地址通道控制模块Ⅵ连接；当命令寄存器2被复位，命令编码输出端全部为“1”（参见附表二：本发明之寻址功能与存储单元一体化存储控制器的命令格式表）；

所述命令译码器3的命令输出端与组合逻辑电路模块Ⅲ，脉冲分配器Ⅳ，数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；命令译码器3输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“1”；命令寄存器2的命令编码输出端全部为“1”时，命令译码器3所有的命令输出端为“1”；

所述地址暂存器Ⅰ4的输入端与系统AB连接，地址值输出端与地址通道控制模块Ⅵ连接；

所述地址暂存器Ⅱ5的输入端与系统AB连接，地址值输出端与地址通道控制模块Ⅵ连接；

非门Ⅰ6的输入端与系统CS信号线连接；

非门Ⅱ7的输入端与脉冲分配器Ⅳ连接；输出端和与门Ⅰ8的一个输入端连接；

与门Ⅰ8的另一个输入端与系统CS信号线连接；输出端与存储单元Ⅱ的CS_1信号输入端连接，当系统CS信号为“0”，非门Ⅱ7的输入端为“1”或为“0”时，或者系统CS信号为“1”，非门Ⅱ7的输入端为“1”时，存储单元Ⅱ的CS_1信号输入端为“0”。

如图4所示，所述脉冲分配器Ⅳ包括脉冲发生器9、或门Ⅰ10、或门Ⅱ11、或门Ⅲ12、与门Ⅱ13、或门Ⅳ14、或门Ⅴ15和与门Ⅲ16；

所述脉冲发生器9的复位输入端和与门Ⅱ13的输出端连接；启动信号输入端和与门Ⅲ16的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器9有9个脉冲输出端，脉冲⑨输出端和与门Ⅱ13的一个输入端连接；脉冲⑤输出端和或门Ⅲ12的一个输入端、数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；脉冲⑥输出端和或门Ⅱ11的一个输入端、数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；脉冲⑦输出端和或门Ⅰ10的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块Ⅵ连接；脉冲②和脉冲④的输出端与数据传输控制模块Ⅴ和地址通道控制模块Ⅵ连接；脉冲⑧输出端与数据传输控制模块Ⅴ连接；

或门Ⅰ10的另一个输入端和与门ⅩⅧ连接；输出端和与门Ⅱ13的一个输入端连接；

或门Ⅱ11的另一个输入端和与门ⅩⅦ连接；输出端和与门Ⅱ13的一个输入端连接；

或门Ⅲ12的另一个输入端与命令译码器3的命令5输出端连接；输出端和与门Ⅱ13的一个输入端连接；

与门Ⅱ13的另一个输入端与寻址功能控制连接；

或门Ⅳ14的两个输入端分别与+1计数器1的WR1输出端和与门ⅩⅩⅥ连接，输出端和与门Ⅲ16的一个输入端连接；

或门Ⅴ15的两个输入端分别与+1计数器1的WR2输出端和与门ⅩⅩⅤ连接，输出端和与门Ⅲ16的一个输入端连接；

与门Ⅲ16的输出作为脉冲发生器9的启动信号，当所述脉冲发生器9的启动信号输入端由“1”变化为“0”，且复位输入端为“1”时，启动脉冲发生器9工作。

如图5所示，所述数据传输控制模块Ⅴ包括数据暂存器三态门组17、32位三态门组Ⅰ18、32位三态门组Ⅱ19、或门Ⅵ20、与门Ⅳ21、或门Ⅶ22、或门Ⅷ23、或门Ⅸ24、或门Ⅹ25、或门Ⅺ26、与门Ⅴ27、或门Ⅻ28、或门ⅩⅢ29、或门ⅩⅣ30、或门ⅩⅤ31、与门Ⅵ32、或门ⅩⅥ33、或门ⅩⅦ34和与门Ⅶ35；

所述数据暂存器三态门组17的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门Ⅵ20的输出端连接；输出选通输入端和或门Ⅷ23的输出端连接；数据输出端与存储单元Ⅱ的DB_1端连接；

所述32位三态门组Ⅰ18的数据输入端与系统DB连接；输出选通输入端和或门Ⅸ24的输出端连接；数据输出端与存储单元Ⅱ的DB_1端连接；

所述32位三态门组Ⅱ19的数据输入端与存储单元Ⅱ的DB_1端连接；输出选通输入端和与门Ⅴ27的输出端连接；数据输出端与系统DB连接；

或门Ⅵ20的两个输入端分别与+1计数器1的WR2脉冲输出端和与门ⅩⅩⅣ连接；

与门Ⅳ21的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门Ⅶ22及或门Ⅺ26的一个输入端连接；

或门Ⅶ22的一个输入端和与门ⅩⅩⅣ连接；输出端和或门Ⅷ23的一个输入端连接；

或门Ⅷ23的另一个输入端和与门ⅩⅩⅣ连接；

或门Ⅸ24的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门Ⅵ32的一个输入端连接；

或门Ⅹ25的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门Ⅴ27的一个输入端连接；

或门Ⅺ26的另两个输入端分别与系统RD线和与门ⅩⅣ连接；输出端和与门Ⅴ27的一个输入端连接；

与门Ⅴ27的输出端还和与门Ⅶ35的一个输入端连接；

或门Ⅻ28的两个输入端分别与脉冲④和命令译码器3的命令5输出端连接；输出端和与门Ⅵ32的一个输入端连接；

或门ⅩⅢ29的两个输入端分别与脉冲⑤和与门ⅩⅩⅣ连接；输出端和与门Ⅵ32的一个输入端连接；

或门ⅩⅣ30的两个输入端分别与脉冲⑥和与门ⅩⅧ连接；输出端和与门Ⅵ32的一个输入端连接；

或门ⅩⅤ31的两个输入端分别与脉冲⑧和与门ⅩⅥ连接；输出端和与门Ⅵ32的一个输入端连接；

与门Ⅵ32的输出端与存储单元Ⅱ的WR_1输入端连接；

或门ⅩⅥ33的三个输入端分别与脉冲④、与门ⅩⅣ和与门ⅩⅩⅢ连接；输出端和与门Ⅶ35的一个输入端连接；

或门ⅩⅦ34的两个输入端分别与脉冲⑥和与门ⅩⅥ连接；输出端和与门Ⅶ35的一个输入端连接；

与门Ⅶ35的另一个输入端与脉冲②连接；输出端与存储单元Ⅱ的RD_1输入端连接。

如图6所示，所述地址通道控制模块Ⅵ包括4位二选一选择器36、32位三选一选择器37、32位二选一选择器Ⅰ38、地址运算器39、32位二选一选择器Ⅱ40、地址输出锁存器Ⅰ41、地址输出锁存器Ⅱ42、地址输出锁存器Ⅲ43、32位四选一选择器44、或门ⅩⅧ45、或门ⅩⅨ46、或门ⅩⅩ47、与门Ⅷ48、或门ⅩⅪ49、或门ⅩⅫ50、或门ⅩⅩⅢ51、与门Ⅸ52、或门ⅩⅩⅣ53、或门ⅩⅩⅤ54、与门Ⅹ55、或门ⅩⅩⅥ56、或门ⅩⅩⅦ57、与门ⅩⅠ58、或门ⅩⅩⅧ59、或门ⅩⅩⅨ60、与门Ⅻ61、或门ⅩⅩⅩ62、与门ⅩⅢ63和或门ⅩⅩⅪ64；

所述4位二选一选择器36的Ri地址输入端与命令寄存器2的Ri地址输出端连接；Rj地址输入端与命令寄存器2的Rj地址输出端连接；选通控制输入端和或门ⅩⅧ45的输出端连接；输出端与32位二选一选择器Ⅰ38的一个输入端低4位连接；

所述32位三选一选择器37的一个输入端与存储单元Ⅱ的DB_1端连接；一个输入端与地址暂存器Ⅰ4的地址值输出端连接；一个输入端与地址暂存器Ⅱ5的地址值输出端连接；一个选通端和与门Ⅷ48的输出端连接；一个选通端和或门ⅩⅪ49的输出端连接；输出端与32位二选一选择器Ⅰ38的一个输入端连接；

所述32位二选一选择器Ⅰ38的一个输入端的高28位与“0”连接；选通端和与门Ⅸ52的输出端连接；输出端与地址运算器39的一个输入端和32位二选一选择器Ⅱ40的一个输入端连接；

所述地址运算器39的另一个输入端与命令寄存器2的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器Ⅱ40的一个输入端连接；

所述32位二选一选择器Ⅱ40的选通输入端和与门Ⅹ55的输出端连接；地址输出端与地址输出锁存器Ⅰ41、地址输出锁存器Ⅱ42和地址输出锁存器Ⅲ43的地址输入端连接；

所述地址输出锁存器Ⅰ41的锁存脉冲输入端和与门Ⅺ58的输出端连接；输出端与32位四选一选择器44的一个输入端连接；

所述地址输出锁存器Ⅱ42的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器44的一个输入端连接；

所述地址输出锁存器Ⅲ43的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器44的一个输入端连接；

所述32位四选一选择器44的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门ⅩⅢ63的输出端连接；一个选通端和或门ⅩⅩⅪ64的输出端连接；输出端与存储单元Ⅱ的AB_1连接；

或门ⅩⅧ45的两个输入端分别与脉冲①和与门ⅩⅪ连接；

或门ⅩⅨ46的两个输入端分别与脉冲②和与门ⅩⅫ连接；输出端和与门Ⅷ48的一个输入端连接；

或门ⅩⅩ47的两个输入端分别与脉冲④和与门ⅩⅥ连接；输出端和与门Ⅷ48的一个输入端连接；

或门ⅩⅪ49的两个输入端分别与脉冲①和命令译码器3的命令5输出端连接；

或门ⅩⅫ50的两个输入端分别与脉冲①和与门ⅩⅫ连接；输出端和与门Ⅸ52的一个输入端连接；

或门ⅩⅩⅢ51的两个输入端分别与脉冲③和与门ⅩⅥ连接；输出端和与门Ⅸ52的一个输入端连接；

或门ⅩⅩⅣ53的两个输入端分别与脉冲②和与门ⅩⅨ连接；输出端和与门Ⅹ55的一个输入端连接；

或门ⅩⅩⅤ54的两个输入端分别与脉冲④和命令译码器3的命令11输出端连接；输出端和与门Ⅹ55的一个输入端连接；

或门ⅩⅩⅥ56的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅠ58的一个输入端连接；

或门ⅩⅩⅦ57的两个输入端分别与脉冲⑤和与门ⅩⅤ连接；输出端和与门ⅩⅠ58的一个输入端连接；

与门Ⅺ58的另一个输入端与脉冲①连接；

或门ⅩⅩⅧ59的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅢ63的一个输入端连接；

或门ⅩⅩⅨ60的两个输入端分别与脉冲④和与门ⅩⅩ连接；输出端和与门ⅩⅢ63的一个输入端连接；

与门Ⅻ61的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门ⅩⅩⅩ62、或门ⅩⅩⅪ64的一个输入端连接；

或门ⅩⅩⅩ62的另一个输入端和与门ⅩⅤ连接；输出端和与门ⅩⅢ63的一个输入端连接；

与门ⅩⅢ63还有两个输入端分别与脉冲①和脉冲②连接；

或门ⅩⅩⅪ64的另一个输入端和与门ⅩⅥ连接。

附表一：本发明之寻址功能与存储单元一体化存储控制器的指令与命令编号对应表：

附表二：本发明之寻址功能与存储单元一体化存储控制器的命令格式表

附表三：本发明之寻址功能与存储单元一体化存储控制器的组合逻辑电路

与执行指令的命令编号对应表：

Claims (5)

1.一种寻址功能与存储单元一体化存储控制器，其特征在于：该一体化存储控制器包括命令寄存及地址暂存控制模块（Ⅰ）、存储单元（Ⅱ）、组合逻辑电路模块（Ⅲ）、脉冲分配器（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）；

所述命令寄存及地址暂存控制模块（Ⅰ）分别与存储单元（Ⅱ）、组合逻辑电路模块（Ⅲ）、脉冲分配器（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）连接；

所述存储单元（Ⅱ）还与数据传输控制模块（Ⅴ），地址通道控制模块（Ⅵ）连接；

所述组合逻辑电路模块（Ⅲ）还与脉冲分配器（Ⅳ），数据传输控制模块（Ⅴ），地址通道控制模块（Ⅵ）连接；

所述脉冲分配器（Ⅳ）还与数据传输控制模块（Ⅴ），地址通道控制模块（Ⅵ）连接；

所述数据传输控制模块（Ⅴ）还与地址通道控制模块（Ⅵ）连接；

所述命令寄存及地址暂存控制模块（Ⅰ）在CS为“0”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址、基址+变址寻址用的存储单元R₀—R₁₅的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WR1或WR2脉冲信号作为脉冲分配器（Ⅳ）工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器（Ⅳ）；所述命令寄存及地址暂存控制模块（Ⅰ）被复位时，所有命令输出端为“1”；对于写入数据的命令或存储单元（Ⅱ）中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块（Ⅰ）之后，CS由“0”→“1”；

所述存储单元（Ⅱ）的基本结构与普通存储器相同；存储单元（Ⅱ）中设置有作为间接寻址、基址+变址寻址用的存储单元R₀—R₁₅；

所述组合逻辑电路模块（Ⅲ）的输入端与命令寄存及地址暂存控制模块（Ⅰ）的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值；

所述脉冲分配器（Ⅳ）作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块（Ⅴ），地址通道控制模块（Ⅵ）提供时序脉冲信号；并向命令寄存及地址暂存控制模块（Ⅰ）输出复位信号；

所述数据传输控制模块（Ⅴ）在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块（Ⅰ）输出的WR2信号、脉冲分配器（Ⅳ）输出的时序脉冲以及组合逻辑电路模块（Ⅲ）的与逻辑输出值的作用下，实现存储单元（Ⅱ）的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器（Ⅳ）输出的时序脉冲的作用下，根据所执行的命令实现对存储单元（Ⅱ）的RD_1和WR_1脉冲的控制；

所述地址通道控制模块（Ⅵ）在组合逻辑电路模块（Ⅲ）的与逻辑输出值和脉冲分配器（Ⅳ）输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块（Ⅰ）输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元（Ⅱ）传输地址值AB_1的控制。

2.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于：所述命令寄存及地址暂存控制模块（Ⅰ）包括+1计数器（1）、命令寄存器（2）、命令译码器（3）、地址暂存器Ⅰ（4）、地址暂存器Ⅱ（5）、非门Ⅰ（6）、非门Ⅱ（7）和与门Ⅰ（8）；

所述+1计数器（1）的复位输入端和非门Ⅰ（6）的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“1”，在系统WR脉冲信号作用下，+1计数器（1）进行+1操作，第一个+1操作输出WR1，其值从“1”→“0”；第二个WR计数脉冲使WR1从“0”→“1”；WR2从“1”→“0”；如果CS信号为“1”，+1计数器（1）被复位，WR1和WR2均为“1”状态；+1计数器（1）的WR1脉冲输出端与命令寄存器（2）、地址暂存器Ⅰ（4）的写入信号输入端和脉冲分配器（Ⅳ）连接，WR2脉冲输出端与地址暂存器Ⅱ（5）的写入信号输入端、脉冲分配器（Ⅳ）和数据传输控制模块（Ⅴ）连接；

所述命令寄存器（2）的使能端与系统CS信号线连接；复位端与脉冲分配器（Ⅳ）连接；数据输入端与系统DB连接；所述命令寄存器（2）的命令编码D₃₁-D₂₆输出端与命令译码器（3）的命令信息输入端连接；所述命令寄存器（2）输出的间接寻址存储单元的R_i编码D₂₅-D₂₂和R_j编码D₂₁-D₁₈的地址值、偏移量sftD₁₇~D₂与地址通道控制模块（Ⅵ）连接；当命令寄存器（2）被复位，命令编码输出端全部为“1”；

所示命令译码器（3）的命令输出端与组合逻辑电路模块（Ⅲ）、脉冲分配器（Ⅳ）、数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）连接；命令译码器（3）输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“1”；命令寄存器（2）的命令编码输出端全部为“1”时，命令译码器（3）所有的命令输出端为“1”；

所示地址暂存器Ⅰ（4）的输入端与系统AB连接，地址值输出端与地址通道控制模块（Ⅵ）连接；

所示地址暂存器Ⅱ（5）的输入端与系统AB连接，地址值输出端与地址通道控制模块（Ⅵ）连接；

非门Ⅰ（6）的输入端与系统CS信号线连接；

非门Ⅱ（7）的输入端与脉冲分配器（Ⅳ）连接；输出端和与门Ⅰ（8）的一个输入端连接；

与门Ⅰ（8）的另一个输入端与系统CS信号线连接，输出端与存储单元（Ⅱ）的CS_1信号输入端连接，当系统CS信号为“0”、非门Ⅱ（7）的输入端为“1”或为“0”时，或者系统CS信号为“1”，非门Ⅱ（7）的输入端为“1”时，存储单元（Ⅱ）的CS_1信号输入端为“0”。

3.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于：所述脉冲分配器（Ⅳ）包括脉冲发生器（9）、或门Ⅰ（10）、或门Ⅱ（11）、或门Ⅲ（12）、与门Ⅱ（13）、或门Ⅳ（14）、或门Ⅴ（15）和与门Ⅲ（16）；

所述脉冲发生器（9）的复位输入端和与门Ⅱ（13）的输出端连接；启动信号输入端和与门Ⅲ（16）的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器（9）有9个脉冲输出端，脉冲⑨输出端和与门Ⅱ（13）的一个输入端连接；脉冲⑤输出端和或门Ⅲ（12）的一个输入端、数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）连接；脉冲⑥输出端和或门Ⅱ（11）的一个输入端、数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）连接；脉冲⑦输出端和或门Ⅰ（10）的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块（Ⅵ）连接；脉冲②和脉冲④的输出端与数据传输控制模块（Ⅴ）和地址通道控制模块（Ⅵ）连接；脉冲⑧输出端与数据传输控制模块（Ⅴ）连接；

或门Ⅰ（10）的另一个输入端和与门ⅩⅧ连接；输出端和与门Ⅱ（13）的一个输入端连接；

或门Ⅱ（11）的另一个输入端和与门ⅩⅦ连接；输出端和与门Ⅱ（13）的一个输入端连接；

或门Ⅲ（12）的另一个输入端与命令译码器（3）的命令5输出端连接；输出端和与门Ⅱ（13）的一个输入端连接；

与门Ⅱ（13）的另一个输入端与寻址功能控制连接；

或门Ⅳ（14）的两个输入端分别与+1计数器（1）的WR1输出端和与门ⅩⅩⅥ连接，输出端和与门Ⅲ（16）的一个输入端连接；

或门Ⅴ（15）的两个输入端分别与+1计数器（1）的WR2输出端和与门ⅩⅩⅤ连接，输出端和与门Ⅲ（16）的一个输入端连接；

与门Ⅲ（16）的输出作为脉冲发生器（9）的启动信号，当所述脉冲发生器（9）的启动信号输入端由“1”变化为“0”，且复位输入端为“1”时，启动脉冲发生器（9）工作。

4.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于：所述数据传输控制模块（Ⅴ）包括数据暂存器三态门组（17）、32位三态门组Ⅰ（18）、32位三态门组Ⅱ（19）、或门Ⅵ（20）、与门Ⅳ（21）、或门Ⅶ（22）、或门Ⅷ（23）、或门Ⅸ（24）、或门Ⅹ（25）、或门Ⅺ（26）、与门Ⅴ（27）、或门Ⅻ（28）、或门ⅩⅢ（29）、或门ⅩⅣ（30）、或门ⅩⅤ（31）、与门Ⅵ（32）、或门ⅩⅥ（33）、或门ⅩⅦ（34）和与门Ⅶ（35）；

所述数据暂存器三态门组（17）的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门Ⅵ（20）的输出端连接；输出选通输入端和或门Ⅷ（23）的输出端连接；数据输出端与存储单元（Ⅱ）的DB_1端连接；

所述32位三态门组Ⅰ（18）的数据输入端与系统DB连接；输出选通输入端和或门Ⅸ（24）的输出端连接；数据输出端与存储单元（Ⅱ）的DB_1端连接；

所述32位三态门组Ⅱ（19）的数据输入端与存储单元（Ⅱ）的DB_1端连接；输出选通输入端和与门Ⅴ（27）的输出端连接；数据输出端与系统DB连接；

或门Ⅵ（20）的两个输入端分别与+1计数器（1）的WR2脉冲输出端和与门ⅩⅩⅣ连接；

与门Ⅳ（21）的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门Ⅶ（22）及或门Ⅺ（26）的一个输入端连接；

或门Ⅶ（22）的一个输入端和与门ⅩⅩⅣ连接，输出端和或门Ⅷ（23）的一个输入端连接；

或门Ⅷ（23）的另一个输入端和与门ⅩⅩⅣ连接；

或门Ⅸ（24）的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门Ⅵ（32）的一个输入端连接；

或门Ⅹ（25）的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门Ⅴ（27）的一个输入端连接；

或门Ⅺ（26）的另两个输入端分别与系统RD线和与门ⅩⅣ连接；输出端和与门Ⅴ（27）的一个输入端连接；

与门Ⅴ（27）的输出端还和与门Ⅶ（35）的一个输入端连接；

或门Ⅻ（28）的两个输入端分别与脉冲④和命令译码器（3）的命令5输出端连接；输出端和与门Ⅵ（32）的一个输入端连接；

或门ⅩⅢ（29）的两个输入端分别与脉冲⑤和与门ⅩⅩⅣ连接；输出端和与门Ⅵ（32）的一个输入端连接；

或门ⅩⅣ（30）的两个输入端分别与脉冲⑥和与门ⅩⅧ连接；输出端和与门Ⅵ（32）的一个输入端连接；

或门ⅩⅤ（31）的两个输入端分别与脉冲⑧和与门ⅩⅥ连接；输出端和与门Ⅵ（32）的一个输入端连接；

与门Ⅵ（32）的输出端与存储单元（Ⅱ）的WR_1输入端连接；

或门ⅩⅥ（33）的三个输入端分别与脉冲④、与门ⅩⅣ和与门ⅩⅩⅢ连接；输出端和与门Ⅶ（35）的一个输入端连接；

或门ⅩⅦ（34）的两个输入端分别与脉冲⑥和与门ⅩⅥ连接；输出端和与门Ⅶ（35）的一个输入端连接；

与门Ⅶ（35）的另一个输入端与脉冲②连接；输出端与存储单元（Ⅱ）的RD_1输入端连接。

5.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于：所述地址通道控制模块（Ⅵ）包括4位二选一选择器（36）、32位三选一选择器（37）、32位二选一选择器Ⅰ（38）、地址运算器（39）、32位二选一选择器Ⅱ（40）、地址输出锁存器Ⅰ（41）、地址输出锁存器Ⅱ（42）、地址输出锁存器Ⅲ（43）、32位四选一选择器（44）、或门ⅩⅧ（45）、或门ⅩⅨ（46）、或门ⅩⅩ（47）、与门Ⅷ（48）、或门ⅩⅪ（49）、或门ⅩⅫ（50）、或门ⅩⅩⅢ（51）、与门Ⅸ（52）、或门ⅩⅩⅣ（53）、或门ⅩⅩⅤ（54）、与门Ⅹ（55）、或门ⅩⅩⅥ（56）、或门ⅩⅩⅦ（57）、与门ⅩⅠ（58）、或门ⅩⅩⅧ（59）、或门ⅩⅩⅨ（60）、与门Ⅻ（61）、或门ⅩⅩⅩ（62）、与门ⅩⅢ（63）和或门ⅩⅩⅪ（64）；

所述4位二选一选择器（36）的Ri地址输入端与命令寄存器（2）的Ri地址输出端连接；Rj地址输入端与命令寄存器（2）的Rj地址输出端连接；选通控制输入端和或门ⅩⅧ（45）的输出端连接；输出端与32位二选一选择器Ⅰ（38）的一个输入端低4位连接；

所述32位三选一选择器（37）的一个输入端与存储单元（Ⅱ）的DB_1端连接；一个输入端与地址暂存器Ⅰ（4）的地址值输出端连接；一个输入端与地址暂存器Ⅱ（5）的地址值输出端连接；一个选通端和与门Ⅷ（48）的输出端连接；一个选通端和或门ⅩⅪ（49）的输出端连接；输出端与32位二选一选择器Ⅰ（38）的一个输入端连接；

所述32位二选一选择器Ⅰ（38）的一个输入端的高28位与“0”连接；选通端和与门Ⅸ（52）的输出端连接；输出端与地址运算器（39）的一个输入端和32位二选一选择器Ⅱ（40）的一个输入端连接；

所述地址运算器（39）的另一个输入端与命令寄存器（2）的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器Ⅱ（40）的一个输入端连接；

所述32位二选一选择器Ⅱ（40）的选通输入端和与门Ⅹ（55）的输出端连接；地址输出端与地址输出锁存器Ⅰ（41）、地址输出锁存器Ⅱ（42）和地址输出锁存器Ⅲ（43）的地址输入端连接；

所述地址输出锁存器Ⅰ（41）的锁存脉冲输入端和与门Ⅺ（58）的输出端连接；输出端与32位四选一选择器（44）的一个输入端连接；

所述地址输出锁存器Ⅱ（42）的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器（44）的一个输入端连接；

所述地址输出锁存器Ⅲ（43）的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器（44）的一个输入端连接；

所述32位四选一选择器（44）的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门ⅩⅢ（63）的输出端连接；一个选通端和或门ⅩⅩⅪ（64）的输出端连接；输出端与存储单元（Ⅱ）的AB_1连接；

或门ⅩⅧ（45）的两个输入端分别与脉冲①和与门ⅩⅪ连接；

或门ⅩⅨ（46）的两个输入端分别与脉冲②和与门ⅩⅫ连接；输出端和与门Ⅷ（48）的一个输入端连接；

或门ⅩⅩ（47）的两个输入端分别与脉冲④和与门ⅩⅥ连接；输出端和与门Ⅷ（48）的一个输入端连接；

或门ⅩⅪ（49）的两个输入端分别与脉冲①和命令译码器（3）的命令5输出端连接；

或门ⅩⅫ（50）的两个输入端分别与脉冲①和与门ⅩⅫ连接；输出端和与门Ⅸ（52）的一个输入端连接；

或门ⅩⅩⅢ（51）的两个输入端分别与脉冲③和与门ⅩⅥ连接；输出端和与门Ⅸ（52）的一个输入端连接；

或门ⅩⅩⅣ（53）的两个输入端分别与脉冲②和与门ⅩⅨ连接；输出端和与门Ⅹ（55）的一个输入端连接；

或门ⅩⅩⅤ（54）的两个输入端分别与脉冲④和命令译码器（3）的命令11输出端连接；输出端和与门Ⅹ（55）的一个输入端连接；

或门ⅩⅩⅥ（56）的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅠ（58）的一个输入端连接；

或门ⅩⅩⅦ（57）的两个输入端分别与脉冲⑤和与门ⅩⅤ连接；输出端和与门ⅩⅠ（58）的一个输入端连接；

与门Ⅺ（58）的另一个输入端与脉冲①连接；

或门ⅩⅩⅧ（59）的两个输入端分别与脉冲③和与门ⅩⅩ连接；输出端和与门ⅩⅢ（63）的一个输入端连接；

或门ⅩⅩⅨ（60）的两个输入端分别与脉冲④和与门ⅩⅩ连接；输出端和与门ⅩⅢ（63）的一个输入端连接；

与门Ⅻ（61）的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门ⅩⅩⅩ（62）、或门ⅩⅩⅪ（64）的一个输入端连接；

或门ⅩⅩⅩ（62）的另一个输入端和与门ⅩⅤ连接；输出端和与门ⅩⅢ（63）的一个输入端连接；

与门ⅩⅢ（63）还有两个输入端分别与脉冲①和脉冲②连接；

或门ⅩⅩⅪ（64）的另一个输入端和与门ⅩⅥ连接。