KR100232749B1 - 반도체 메모리장치 - Google Patents

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KR100232749B1
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모리시다 요이치
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Abstract

DRAM에 있어서 외부주기 카운터회로에 의하여 외부로부터 입력되는 신호 RAS의 동작주기를 검출하고, 그 결과의 신호를 CBR 신호발생회로 및 셀프 리플레시 신호발생회로에 출력한다. 각 신호발생회로의 출력에 따라 내부 RAS 신호발생회로로부터 CBR 리플레시, 셀프 리플레시시의 리플레시 지령신호 INRAS를 출력한다. 셀프 리플레시시에는 개시직전의 신호 RAS의 동작주기가 길수록 리플레시 주기도 길게 한다. CBR 리플레시시에는 신호 RAS의 동작주기가 길 때에는 신호 RAS의 동작의 일부에만 응하여 CBR 리플레시 지령신호를 생성한다. 리플레시의 빈도를 저감하는 것으로 소비전력이 저감된다. DRAM 등의 반도체 메모리장치의 내부온도에 영향을 주는 파라미터를 고려한 제어에 의하여 소비전력을 저감하고 동작속도를 향상시킨다.

Description

반도체 메모리장치
제1도는 실시예에 관한 반도체 메모리장치의 셀프 리플레시 기능 및 CBR 셀프 리플레시 기능을 하는 부분의 구성을 나타내는 블록도.
제2도는 실시예에 관한 반도체 메모리장치의 신호 RAS의 동작 주기가 짧을 때의 각 신호를 나타내는 타이밍도.
제3도는 실시예에 관한 반도체 메모리장치의 신호 RAS의 동작 주기가 길 때의 각 신호를 나타내는 타이밍도.
제4도는 실시예에 관한 반도체 메모리장치의 CBR 리플레시의 각 신호 제어방법을 상세히 나타내는 타이밍도.
제5도는 반도체 메모리장치의 동작주기와 디바이스 내부온도 및 데이터 유지시간의 관계를 나타내는 특성도.
제6도는 종래의 반도체 메모리장치의 셀프 리플레시 기능을 하는 부분의 구성을 나타내는 블록도.
제7도는 종래의 반도체 메모리장치의 각 신호를 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
110 : 모드검지회로
111 : RAS 온리 리플레시 및 노멀 리드·라이트 검지회로
112 : CBR 리플레시 검지회로 113 : 셀프리플레시 검지회로
117 : 셀프리플레시 신호 발생회로 121 : 내부 RAS 신호발생회로
[발명의 배경]
본 발명은 리플레시 기능을 가지는 DRAM 등의 반도체 메모리장치에 관한 것으로, 특히 리플레시 동작에 의하여 소비되는 전력의 저감대책에 관한 것이다.
종래부터 DRAM 등의 다이나믹형 반도체 메모리장치에 있어서는 기억 데이터의 유지시간에 한계가 있는 것을 감안하여 각종 리플레시 기능이 설치되어 있다. 예를 들면 외부로부터 리플레시 행어드레스와 제어신호 RAS(행어드레스 스트로브신호)를 입력함으로써 리플레시 동작을 실행하는 RAS 온리 리플레시 기능, 외부로부터 2종의 제어신호 RAS, CAS(열어드레스 스트로브신호)를 입력하고 리플레시 어드레스를 반도체 메모리장치 내부에서 생성하는 CAS 비포 RAS 오토 리플레시(CBR 리플레시) 기능, 반도체 메모리장치 자신이 내부에서 외부입력신호와는 비동기로 리플레시 동작에 필요한 제어신호와 리플레시 어드레스를 생성하는 셀프 리플레시 기능 등이 있다.
여기에서 일본국 특개평 1-13292호 공보에 개시되어 있는 종래의 DRAM의 셀프 리플레시 기능에 대하여 간단히 설명한다.
제6도는 종래의 반도체 메모리장치의 셀프 리플레시 기능을 달성하는 부분의 블록회로도, 제7도는 종래의 반도체 메모리장치의 제6도의 각 부분의 신호타이밍도이다. 반도체 메모리장치(1) 내에는 셀프 리플레시 제어회로(3)와, 발진회로(4)와, 분주회로(5)와, 외부 RAS 입력제어회로(6)와, 내부 RAS 발생용 제어회로(7)와, 내부 어드레스 카운터 제어회로(8)와, 내부 어드레스 카운터회로(9)와, NOR회로(16)와, NAND회로(17)가 설치되어 있다. 단, 반도체 메모리장치(1) 내에는 도시되어 있는 회로 이외의 회로도 설치되어 있다. 여기에서 Ф OSC는 A점에서의 신호 Ф OSCD는 B점에서의 신호, RASO는 C점에서의 신호, RAS1은 D점에서의 신호, IntRAS는 E점에서의 신호를 나타낸다.
제6도에 나타내는 회로의 신호흐름은 이하와 같이 되어 있다. 신호 RAS가 셀프 리플레시 제어회로(3)와 외부 RAS 입력제어회로(6)에 입력되고, 신호 CAS 셀프 리플레시 제어회로(3)와 내부 어드레스 카운터 제어회로(8)와 NOR 회로(16)에 입력된다. 발진회로(4)에 의하여 셀프 리플레시 제어회로(3)로부터의 출력신호를 받아서 신호 Ф OSC가 생성되고, 이 신호 Ф OSC는 분주회로(5)에 입력된다. 분주회로(5)에 의하여 신호 Ф OSC의 신호를 분주하여 신호 Ф OSCD가 생성되고 이 신호 Ф OSCD는 내부 RAS 발생용 제어회로(7)에 입력되며, 또 분주회로(5)로부터의 다른 신호가 외부 RAS 입력제어회로(6)에 입력된다. 외부 RAS 입력제어회로(6)에서 생성된 신호 RASO와 내부 RAS 발생용 제어회로(7)에서 생성된 신호 RAS1이 NAND 회로(17)에 입력되고, NAND 회로(17)에서 신호 IntRAS가 생성된다. 이 신호 IntRAS는 내부 어드레스 카운터 제어회로(8)에 입력된다. 또, NAND 회로(17)로부터는 다른 출력신호가 내부 RAS 신호로서 출력된다. 또, 내부 어드레스 카운터 제어회로(8)에서 생성된 신호가 내부 어드레스 카운터회로(9)와 NOR 회로(16)에 입력되고, NOR 회로(16)에서 내부 CAS 신호가 생성된다.
제7도는 상기 각 신호가 동작하는 타이밍 예를 나타내는 타이밍 챠트이다. CAS 신호가 논리전압 “L”이 된 후, 일정시간 t0이 경과하면 RAS 신호가 논리전압 “L”이 되고, 그 후 어느 시간이 경과하면 IntRAS 신호가 외부신호와는 비동기의 신호로서 발생한다. 이 IntRAS 신호와 내부 어드레스 카운터 제어회로로부터의 내부 어드레스에 의하여 순차 셀프 리플레시 동작이 실행된다.
이와 같은 종래의 셀프 리플레시 기능을 가지는 반도체 메모리장치에서는 분주회로(5)로부터는 일정 주기(T)로 신호 Ф OSCD가 출력되고, 내부 RAS 발생용 제어회로(7)로부터 이 신호에 따른 신호 RAS1이 출력되고, 또 NOR 회로(17)로부터 출력되는 내부 RAS 신호인 IntRAS에 따라 리플레시 동작이 실행된다. 이와 같이 분주회로(5)에서 생성되는 신호 Ф OSCD는 일정한 주기를 가지고 있으므로 셀프 리플레시 동작이 되기 전의 통상 동작상태가 어떠하더라도 셀프 리플레시 동작시의 셀프 리플레시 주기는 일정하게 설정된다.
그런데 통상 동자의 동작주기가 짧을 때, 즉 고속동작상태에서는 동작시의 소비전류가 증대하므로 디바이스의 내부온도가 상승한다. 그리고 용량을 이용한 메모리 셀의 특성상, 디바이스의 내부온도가 높아지면 데이터 유지시간이 짧아진다. 따라서, 종래의 셀프 리플레시 기능을 가지는 반도체 메모리장치에서는 경험적으로 데이터가 소실하지 않는 것이 알려져 있는 소정범위에 셀프 리플레시 주기를 설정하고 있다. 이 주기는 가장 디바이스의 내부온도가 높아지는 상태 즉, 셀프 리플레시 동작이 되기 전의 통상 동작상태가 고속동작일 때의 데이터 유지시간에 대응하고 있다. 이 때문에 종래의 반도체 메모리장치에서는 통상 동작상태가 고속이 아니고 데이터 유지시간이 충분히 긺에도 불구하고 짧은 주기로 셀프 리플레시를 실행하게 되어 셀프 리플레시 동작시에 불필요한 소비전류가 생기고 있다.
또, 상술한 바와 같이 예외에도 반도체 메모리장치에서는 온도특성에 영향을 주는 파라미터를 충분히 고려하고 있지 않기 때문에 소비전력이나 동작 속도 등에 관하여 많은 낭비를 초래한다고 하는 문제가 있었다.
[발명의 개요]
본 발명은 이러한 점을 감안하여 이루어진 것이며, 그 목적은 온도특성에 영향을 주는 파라미터를 파악하고, 이에 따라 반도체 메모리장치를 동작시킴으로서 소비전력의 저감이나 동작속도의 향상 등, 반도체 메모리장치의 성능의 향상을 도모하는 데에 있다.
본 발명의 제1반도체 메모리장치는 메모리부와 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단을 구비하고 있다. 단, 소거가 가능한 것이라도 된다.
상기 제1반도체 메모리장치를 DRAM으로 하면 상기 제어부를 외부로부터 입력되는 신호 RAS에 따라 RAS 온리 리플레시 동작을 실행하도록 구성하고, 상기 동작주기 검출수단을 RAS 온리 리플레시 동작시에 상기 신호 RAS의 동작주기를 검출하도록 구성한다.
상기 제1반도체 메모리장치를 DRAM으로 하면 상기 제어부를 외부로부터 입력되는 신호 RAS에 따라 CAS 비포 RAS 오토 리플레시(CBR 리플레시) 동작을 실행하도록 구성하고 상기 동작주기 검출수단을 상기 CBR 리플레시 동작시에 신호 RAS의 동작주기를 검출하도록 구성한다.
반도체 메모리장치의 내부온도에 영향을 주는 파라미터로서 장치내부의 제어부의 동작 빈도가 있지만, 이상의 구성중 동작주기 검출수단에 의하여 이 제어부의 동작을 지령하는 외부입력신호의 동작주기가 검출되므로 온도특성을 고려한 반도체 메모리장치의 제어가 가능하게 된다.
본 발명의 제2반도체 메모리장치는 DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하기 위한 셀프 리플레시 수단을 구비하고 있고, 이 셀프 리플레시 수단은 셀프 리플레시 동작시에 있어서 어느 시간이 경과한 후에 차차 셀프 리플레시 주기를 길게 하도록 구성되어 있다.
이 구성에 의하여 셀프 리플레시 동작시에는 어느 시간이 경과하면 셀프 리플레시 지령신호의 주기가 차차 길어지도록 변화한다. 한편, 리플레시 동작에 의하여 내부온도는 상승하지만, 셀프 리플레시 주기가 길어지는 것으로 차차 디바이스의 내부온도는 저하하고, 데이터 유지시간이 길어진다. 따라서, 셀프 리플레시 주기를 차차 길게 하는 것으로 데이터 유기기능을 확보하면서 소비전력을 저감하는 것이 가능하게 된다.
본 발명의 제3반도체 메모리장치는 DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하는 셀프 리플레시 수단을 구비하고, 상기 셀프 리플레시 수단은 셀프 리플레시 동작시에 있어서 상기 동작주기 검출수단으로 검출되는 외부입력수단의 동작주기에 따라 상기 복수의 셀프 리플레시 주기중의 하나를 선택하도록 구성되어 있다.
상기 제3반도체 메모리장치에 있어서, 상기 셀프 리플레시 수단을 상기 외부로부터 입력되는 신호의 동작주기가 길수록 긴 셀프 리플레시 주기를 선택하도록 구성할 수 있다.
이 구성에 의하여 반도체 메모리장치의 내부온도에 영향을 주는 외부입력신호의 동작주기에 따라 셀프 리플레시 주기를 변경하는 것이 가능하게 되고, 간소하고 신속한 제어에 의하여 셀프 리플레시 동작의 소비전력이 저감되게 된다.
본 발명의 제4반도체 메모리장치는 DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부입력신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하는 셀프 리플레시 수단을 구비하고, 상기 셀프 리플레시 수단은 셀프 리플레시 동작의 개시시에 있어서 상기 동작주기 검출수단으로 검출되는 외부입력신호의 동작주기에 따라 상기 복수의 셀프 리플레시 주기중의 하나를 선택함과 동시에 셀프 리플레시 동작시에 있어서 어느 시간이 경과한 후에 차차 셀프 리플레시 주기를 길게 하도록 구성되어 있다.
이 구성에 의하여 소비전력의 대폭적인 저감이 가능하게 된다.
본 발명의 제5반도체 메모리장치는 DRAM으로서 기능하는 반도체 메모리장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부입력신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부입력신호의 주기에 따라 정해진 기본적인 주기로 CBR 리플레시를 실행하는 CBR 리플레시 수단을 구비하고, 상기 CBR 리플레시 수단은 CBR 리플레시 동작시에 있어서 상기 동작주기 검출수단으로 검출되는 외부로부터 입력되는 신호의 동작주기에 따라서는 상기 기본적인 주기를 변경한 주기로 CBR 리플레시 동작을 실행하도록 구성되어 있다.
상기 제5반도체 메모리장치에 있어서, 상기 CBR 리플레시 수단을 상기 동작주기 검출수단으로 검출되는 동작주기의 변화 이상으로 상기 CBR 리플레시 동작을 실행하는 주기를 변화시키도록 구성할 수 있다.
이 구성에 의하여 반도체 메모리장치의 내부온도에 영향을 주는 외부입력신호의 동작주기가 변화하면 외부입력신호의 주기에 따라 정해져 있는 CBR 리플레시 동작의 주기가 예를 들면 외부입력신호의 동작주기의 변화 이상으로 저감된다. 따라서 반도체 메모리장치의 내부온도의 변화를 예상한 CBR 리플레시 동작의 제어가 가능하게 되고 CBR 리플레시의 소비전력이 저감되게 된다.
본 발명의 제6반도체 메모리장치는 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지 등을 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 메모리부에 기억되어 있는 데이터를 유지하기 위한 리플레시를 실행하는 리플레시 수단과, 상기 리플레시 수단을 동작시키기 위한 리플레시 지령신호를 생성하는 지령신호 생성수단을 구비하고, 상기 지령신호 생성수단은 상기 동작주기 검출수단으로 검출된 외부입력신호의 동작주기가 길수록 리플레시를 실행하는 빈도를 저감하도록 상기 리플레시 지령신호의 주기를 변화시키도록 구성되어 있다. 단, 소거가 가능한 것이라도 된다.
이 구성에 의하여 리플레시 동작시의 빈도가 외부입력신호의 동작주기에 의존하여 변화하고, 외부입력신호의 동작주기가 길수록 리플레시 동작의 빈도가 저감한다. 일반적으로 반도체 메모리장치의 동작이 저속인 경우에는 그 내부온도도 낮아지고, 디바이스의 내부온도가 낮은 상태에서는 반도체 메모리장치의 데이터 유지시간도 길어진다는 특성이 있다. 따라서 동작주기가 긴 저속동작상태에서 리플레시 동작의 빈도를 저감하고 리플레시 주기를 길게 해도 그 사이에 데이터가 없어지는 일은 없다. 따라서, 저속동작시에 리플레시 동작의 빈도를 저감하는 것으로, 소비전력이 저감함과 동시에 소비전력의 저감에 의하여 디바이스의 내부온도의 상승이 방지되므로 데이터 유지시간도 더 길어지고 여유가 생긴다. 이와 같이 리플레시 동작의 빈도를 저감하는 것으로 데이터 유지기능을 확보하면서 소비전력의 저감이 가능하게 된다.
[실시예]
이하 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
제1도는 반도체 메모리장치내의 셀프 리플레시 기능 및 CBR 셀프 리플레시 기능을 하는 부분의 구성을 나타내는 블록도이다.
제1도에 나타내는 바와 같이 동작 모드를 검지하기 위한 모드검지회로(110)에는 RAS 온리 리플레시 및 노멀 리드·라이트 검지회로(111)(도면중 「RAS only Ref. Normal R/W 검지회로」라 약기한다)와, CBR 리플레시 검지회로(112)(도면중 「CBR Ref. 검지회로」라 약기한다)와, 셀프 리플레시 검지회로(113)(도면중 「Self Ref. 검지회로」라 약기한다)가 설치되어 있다. 그리고 상기 모드검지회로(110)의 출력측에는 제1, 제2내부 타이머(114,118)와 외부주기 카운터회로(115)와, CBR 리플레시 신호발생회로(116)(도면중, CBR Ref. 신호발생회로라 약기한다)와 셀프 리플레시 신호발생회로(117)(도면중, Self Ref. 신호발생회로라 약기한다)와, 2개의 분주회로(119,120)와, 내부 RAS 신호발생회로(121)가 배치되어 있다. 또, 문자 RAS, CAS, MNORM, MCBR, MSELF, TMR11, TMR21~23, NORMPRC 0~2, CBRPRC 0~2, CCBR, CSELF, INRAS는 신호를 표시하고 있다.
제2도 및 제3도는 각 신호 RAS, CAS, MNORM, MCBR, MSELF, TMR11, NORMPRC 0~2, CBRPRC 0~2, INRAS의 타이밍챠트이다. 각 신호가 생성되는 과정이나 각 신호의 주기 등에 대해서는 후에 설명하기로 하고, 우선 각 회로의 신호의 입출력관계에 대해서만 설명한다.
제1도에 나타내는 회로에 있어서 모드검지회로(110) 내의 RAS 온리 리플레시 및 노멀 리드·라이트 검지회로(111)와 CBR 리플레시 검지회로(112)와 셀프 리플레시 검지회로(113)에는 외부로부터 신호 RAS 및 신호 CAS가 입력된다. 또, RAS 온리 리플레시 및 노멀 리드·라이트 검지회로(111)에서 신호 MNORM이 생성되고, 이 신호 MNORM은 내부 타이머(114)와 외부주기 카운터회로(115)와 내부 RAS 신호발생회로(121)에 입력된다. CBR 리플레시 검지회로(112)에서는 신호 MCBR이 생성되고, 이 신호 MCBR은 내부 타이머(114)와 외부주기 카운터회로(115) 및 CBR 리플레시 신호발생회로(116)에 입력된다. 셀프 리플레시 검지회로(113)에서는 신호 MSELF가 생성되고 이 신호 MSELF는 셀프 리플레시 신호발생회로(117)와 제2내부 타이머(118)에 입력된다.
이어서 제1내부 타이머(114)에서는 상기 2개의 신호 MNORM, MCBR을 받아서 신호 TMR11이 생성되고, 이 신호가 외부주기 카운터회로(115)에 입력된다. 외부주기 카운터회로(115)에서는 3개의 신호 TMR11, MNORM, MCBR을 받아서 외부로부터의 신호 RAS의 고속성을 나타내는 3비트의 신호 NORMPRC 0~2와, CBRPRC 0~2가 생성되고 이들 신호 NORMPRC 0~2, CBRPRC 0~2는 셀프 리플레시 신호발생회로(117)에 입력된다. 또, 신호 CBRPRC 0~2는 리플레시 신호발생회로(116)에도 입력된다. 단, 상기 제1내부 타이머(114), 외부주기 카운터회로(115), CBR 리플레시 신호발생회로(116), 셀프 리플레시 신호발생회로(117) 및 내부 RAS 신호발생회로(121)에도 외부로부터의 신호 RAS, CAS가 직접 혹은 간접으로 입력된다.
후술하는 바와 같이 외부주기 카운터회로(115)는 외부로부터 입력되는 RAS신호의 동작주기를 검출하는 동작주기 검출수단으로서 기능하고, 외부로부터 입력되는 신호 RAS의 동작주기의 검출결과로서의 3비트 신호 NORMPRC 0~2, CBRPRC 0~2를 생성하는 것이다.
한편, 제2내부 타이머(118)에서는 신호 MSELF를 받아서 셀프 리플레시를 실행하는 주기를 설정하는 신호 TMR21이 생성되고 이 신호 TMR21은 직접 셀프 리플레시 신호발생회로(117)에 입력된다. 또, 신호 TMR21은 순차 각 분주회로(119,120)에서 분주되고, 그 분주되어 이루는 신호 TMR22, TMR23이 각각 셀프 리플레시 신호발생회로(117)에 입력된다.
그리고 상기 CBR 리플레시 신호발생회로(116)에서는 신호 CBRPRC 0~2, MCBR을 받아서 신호 CCBR이 생성되고, 이 신호 CCBR은 내부 RAS 신호발생회로(121)에 입력된다. 또 셀프 리플레시 신호발생회로(117)에서는 신호 NORMPRC 0~2, CBRPRC 0~2, MSELF, TMR21~TMR23을 받아서 신호 CSELF가 생성되고 이 신호 CSELF는 내부 RAS 신호발생회로(121)에 입력된다. 그리고 내부 RAS 신호발생회로(121)에서는 신호 MNORM, CCBR, CSELF를 받아서 리플레시 지령신호인 신호 INRAS가 생성되고, 이 신호 INRAS가 메모리 셀 등에 입력된다. 상기 CBR 리플레시 신호발생회로(116), 셀프 리플레시 신호발생회로(117) 및 내부 RAS 신호발생회로(121)에 의하여 리플레시 지령신호인 신호 INRAS를 생성하는 지령신호 생성수단이 구성되어 있다. 그리고 제1도에는 생략하지만 반도체 메모리장치내에는 다수의 메모리 셀을 배치하여 구성되는 메모리 셀 어레이나 신호 RAS를 받아서 메모리 셀의 데이터를 유지하기 위한 전류를 각 메모리 셀에 공급하는 리플레시 수단으로서 기능하는 제어회로가 설치되어 있다.
이어서 상기 회로내의 동작에 대하여 제2도 및 제3도를 참조하면서 설명한다.
제2도는 신호 RAS의 주기가 짧은 경우 즉, 고속동작인 경우의 타이밍챠트이다. 동 도면에 있어서 신호 INRAS의 거시적인 기간 P10은 RAS 온리 리플레시 기간이며, RAS 온리 리플레시 및 노멀 리드·라이트 검지회로(111)로부터 출력되는 신호 MNORM이 논리전압 “H”의 사이가 이 모드가 된다. 또 신호 INRAS의 기간 P20이 CBR 리플레시 기간이며, CBR 리플레시 검지회로(112)로부터 출력되는 신호 MCBR이 논리전압 “H”인 이 모드가 된다. 이 CBR 리플레시 기간 P20은 셀프 리플레시 모드에 들어가기 위해 신호 CAS를 논리전압 “L”로 한 후, 또 RAS 신호를 논리전압 “L”로 하고 나서의 주기이다.
또 CBR 리플레시 기간 P20에 들어간 후 어느 시간이 경과하면, 상기 셀프 리플레시 검지회로(113)로부터 출력되는 신호 MSELF가 논리전압 “H”가 되고, 이 신호 MSELF의 상승에 따라 내부신호 INRAS가 자동적으로 리플레시를 실행하는 기간 즉, 셀프 리플레시 기간 P30이 개시된다. 본 실시예에서는 셀프 리플레시 기간 P30은 부분기간 P31~P33으로 구성되고 각 부분기간 P31, P32, P33의 순으로 내부신호 INRAS의 주기가 길게 되어 있다. 또 통상의 동작주기가 200nsec 정도인 데에 대하여 데이터 유지시간은 200msec이며, DRAM의 데이터 유지시간은 통상의 동작주기 시간의 106정도 크다. 제2도에서는 편의상 통상 동작주기와 셀프 리플레시 주기와의 차는 약간인 것처럼 나타나 있지만 셀프 리플레시 주기는 통상 동작주기에 비하여 1000배 정도로 길다.
여기에서 상기 RAS 온리 리플레시 기간 P10에서는 외부로부터 입력되는 신호 RAS와 같은 주기로 리플레시가 실행된다. 제2도에 나타나는 예에서는 신호 RAS의 동작주기가 짧으므로 RAS 온리 리플레시도 짧은 주기로 실행된다. 본 실시예에서는 통상 동작모드인 노멀 리드·라이트 기간에도 RAS 온리 리플레시 기간 P10과 같은 동작을 한다.
또 본 실시예에서는 상기 동작주기 검출수단으로서 기능하는 외부주기 카운터회로(115)에서 제1내부 타이머(114)의 신호 TMR11을 받아서 RAS 온리 리플레시 시각 t11의 3비트의 신호 NORMPRC 0~2의 값이 변경된다.
제2도는 셀프 리플레시 모드에 들어가기 전의 RAS 온리 리플레시의 동작이 고속인 경우를 나타내므로 외부주기 카운터회로(115)에서는 시각 t11의 3비트의 신호 NORMPRC 0~2를 큰 수치를 나타내는 신호로 한다. 즉, 이 시각 t11에서는 최상위의 신호 NORMPRC2는 논리전압 “H”, 신호 NORMPRC1은 논리전압 “H”, 신호 NORMPRC0은 논리전압 “L”로 되어 있다. 그리고 셀프 리플레시 신호발생회로(117)에서는 이 신호 NORMPRC 0~2의 값이 크기 때문에 셀프 리플레시 모드에 들어갔을 때의 기간 P31에서의 셀프 리플레시 주기(내부신호 INRAS의 주기)로서 분주되어 있지 않은 주기를 가지는 신호 TMR21을 기준으로 한 신호를 생성한다. 그후 소정시간이 경과하면 기간 P32에 들어가서 셀프 리플레시 주기로서 신호 TMR21의 2배의 주기인 신호 TMR22를 기준으로 한 신호를 생성한다. 그후, 소정시간이 경과하면 기간 P33에 들어가서 셀프 리플레시 주기로서 신호 TMR21의 4배의 주기인 신호 TMR23을 기준으로 한 신호를 생성한다.
따라서 본 실시예의 셀프 리플레시 제어에 의하면 셀프 리플레시 기간에 있어서 어느 기간이 경과하면 셀프 리플레시 주기가 차차 길어지도록 제어되므로 셀프 리플레시 동작시의 소비전류를 최종적으로는 종래의 것에 비하여 거의 1/4로 할 수 있다. 한편, 셀프 리플레시 주기가 길어짐으로써 데이터의 유지시간도 후술하는 바와 같이 길어지므로 셀프 리플레시 주기를 차차 길게 해도 데이터 유지기능이 손상되는 일은 없다.
이어서 제3도는 신호 RAS의 동작주기가 긴 경우 즉, 저속동작인 경우의 타이밍챠트이다. 제3도에 나타내는 바와 같이 RAS 온리 리플레시 기간 P10에서는 제2도에 나타내는 경우에 비교하여 RAS 온리 리플레시가 긴 주기로 실행된다. 즉, 저속동작으로 되어 있다. 그리고 이와 같이 셀프 리플레시 모드에 들어가기 전의 RAS 온리 리플레시의 동작이 저속동작이기 때문에 제1내부 타이머(114)의 신호 TMR11에 의한 시각 t21에서의 3비트의 신호 NORMPRC 0~2로 나타내는 수치는 작아진다. 즉, 최상위의 신호 NORMPRC2는 논리전압 “L”이며, 신호 NORMPRC1은 논리전압 “H”, 신호 NORMPRC0은 논리전압 “L”이다. 이 신호 NORMPRC 0~2의 값이 작기 때문에 셀프 리플레시 모드에 들어갔을 때의 기간 P32에서의 셀프 리플레시 주기는 최초로부터 신호 TMR21의 2배의 주기인 신호 TMR22를 기준으로 한 신호가 된다. 그후 소정시간이 경과하여 기간 P33이 되면 셀프 리플레시 주기는 신호 TMR21의 4배의 주기인 신호 TMR23을 기준으로 한 신호가 된다.
따라서 제3도에 나타내는 RAS 온리 리플레시 기간이 저속동작인 경우에는 제2도에 나타내는 RAS 온리 리플레시 기간이 고속동작인 경우에 비하여 셀프 리플레시 모드에 들어간 직후의 셀프 리플레시 주기가 1/2이기 때문에 당초부터 주기가 짧은 기간 P31이 없고 소비전류가 더 적어진다. 특히, RAS 온리 리플레시, 셀프 리플레시 및 노멀 리드·라이트와 같은 통상 동작과 셀프 리플레시 동작이 빈번하게 교체하는 동작인 경우에 저소비 전력화의 효과가 크다.
이어서 CBR 리플레시 기간 P20중의 리플레시 주기를 제어하는 방법에 대하여 상세히 설명한다. 제4도는 상기 제2 및 제3도에 나타내는 CBR 리플레시 기간 P20에 상당하는 부분을 확대한 타이밍챠트이다. 제4도에 있어서 CBR 리플레시 기간 P20중에는 부분기간 P21~25가 포함되어 있고, 부분기간 P21이 고속동작의 CBR 리플레시기간, 부분기간 P22~24가 저속동작의 CBR 리플레시 기간이다.
우선, 부분기간 P21에서 고속동작의 CBR 리플레시를 실행하면서 마지막의 시각 t31에서 신호 CBRPRC 0~2의 값에 의하여 고속동작인 것을 검지했다고 한다. 이때 내부신호 INRAS는 외부로부터의 신호 RAS와 동주기의 신호이다. 따라서 부분기간 P22의 도중부터는 외부로부터의 신호 RAS의 주기가 길어지고 저속동작이 되면 내부신호의 주기는 외부로부터의 신호 RAS의 주기에 동기하여 길어진다.
이 부분기간 P22의 마지막 시각 t32에서 신호 CBRPRC 0~2의 값에 의하여 저속동작인 것을 검지하면, 다음의 부분기간 P23에서는 전의 부분기간 P22에서 저속동작인 것을 검지하고 있기 때문에 내부신호 INRAS는 외부로부터의 신호 RAS에 대하여 2회에 1회의 비율로 발생한다. 즉, 내부신호 INRAS를 출력하는 시각 자체는 외부로부터의 신호 RAS의 출력시각과 같지만 신호 RAS가 출력될 때에 항상 내부신호 INRAS가 출력된다고는 한정되지 않는다. 바꾸어 말하면 내부신호 INRAS에 의하여 기본적으로는 외부로부터의 신호 RAS에 따라 CBR 리플레시 지령신호를 생성하지만, 신호 RAS의 동작주기가 긴 것을 검지했을 때에는 외부로부터의 신호 RAS의 이루에만 동기하여 CBR 리플레시 지령신호를 생성하도록 제어된다. 다음의 부분기간 P24에 있어서도 마찬가지이다.
다음의 부분기간(P25)에서는 전의 부분기간 P24의 마지막 시각 t34에서 여전히 저속동작인 것을 검지하면, 내부 리플레시 신호 INRAS를 외부로부터의 신호 RAS에 대하여 3회에 1회의 비율로 생성하도록 제어한다. 즉, 외부로부터의 신호 RAS에 있어서의 CBR 리플레시 지령신호를 생성하지 않는 펄스 수를 변경한다.
따라서 본 실시예에서는 외부로부터의 신호 RAS의 동작주기가 길어지면 외부로부터의 신호 RAS의 동작주기와 같은 주기가 아니고 CBR 리플레시를 실행하지 않는 시기가 생기도록 즉, 저속동작하도록 제어된다. 그리고 CBR 리플레시가 저속동작이 되면, 소비전류가 감해지고 디바이스의 내부온도가 낮아지기 때문에 메모리 셀의 데이터 유지시간이 길어지고 실제의 리플레시 주기를 길게 할 수 있다. 이와 같이 실제의 리플레시 주기를 길게 하면 더욱 소비전류가 감해지기 때문에 메모리 셀의 데이터 유지시간에 대하여 마진이 확대한다. 여기에서는 실제의 리플레시 주기가 외부로부터의 신호 RAS에 대하여 2회에 1회의 비율 또는 3회에 1회의 비율로 함으로써 소비전력은 1/2 또는 1/3이 된다.
또 본 실시예에서는 외부주기 카운터회로(115)에서 동작주기를 검출한 결과의 신호 NORMPRC 0~2, CBRPRC 0~2로 하여 3비트 신호의 신호를 출력하고, 이 신호에 따라 셀프 리플레시 동작주기를 4배까지 길게 하고, CBR 리플레시 동작주기는 실제의 리플레시 주기를 외부로부터의 신호 RAS에 대하여 3회에 1회의 비율까지 길게 하도록 하였지만 본 발명은 이러한 실시예에 한정되는 것은 아니고 더욱 세밀하게 제어하는 것도 가능하다.
또 본 실시예에서는 외부로부터의 신호 RAS의 동작주기의 2배로 하여 정해진 기본적인 CBR 리플레시 주기를 다시 2배 혹은 3배의 주기로 변경하도록 했지만, 외부로부터의 신호 RAS의 주기와는 분리된 긴 CBR 리플레시 주기로 변경하도록 해도 된다. 이 경우에도 외부로부터의 신호 RAS의 변화 이상으로 CBR 리플레시주기의 변화를 크게 하는 것으로 반도체 메모리장치의 동작의 빈도가 심할 때나 동작의 빈도가 적을 때의 데이터 유지기능을 확보하면서 소비전력의 저감을 도모할 수 있다.
이어서 반도체 메모리장치의 동작속도 즉, 동작주기와 디바이스의 내부온도와 데이터 유지시간과의 관계에 대하여 설명한다.
제5도는 동작주기와 디바이스의 내부온도 및 데이터 유지시간과의 관계를 주위온도를 파라미터로 하여 나타낸 특성도이다. 동 도면에서 횡축이 동작주기 tRC이고, 좌측의 종축이 디바이스 내부온도, 우측의 종축이 데이터 유지시간이다. 도면중 특성곡선 c25, c50, c75는 각각 주위온도가 25℃, 50℃, 75℃인 경우의 특성곡선이다. 어느 경우도 동작주기가 짧아지고 고속동작이 되면 디바이스의 내부온도가 상승한다. 한편, 동작주기 tRC가 길어지면 디바이스의 내부온도가 저하하고, 데이터 유지시간이 길어지는 것을 알 수 있다.
또 본 실시예에서는 동작주기를 검출함으로써 실제의 리플레시 주기를 제어하고 저소비 전력화를 도모하도록 하였지만 디바이스의 내부온도를 직접 검지하여 리플레시 주기를 제어하는 것과 병용하는 것도 가능하다. 요컨대 디바이스의 내부온도에 영향을 주는 파라미터를 이용하여 반도체 메모리장치의 제어를 실행하는 것으로, 소비전력의 저감이나 동작속도의 향상 등이 가능하게 된다.
예를 들면 동작주기 검출수단으로 검출한 신호를 이용하여 반도체 메모리장치의 지연회로의 지연시간을 제어할 수도 있다. 예를 들면 반도체 메모리장치의 동작시간이 짧아지면 내부온도가 상승하고 어느 지연회로의 지연시간이 길어지므로 이것을 동작주기 검출수단으로 검출한 신호를 이용하여 회로적으로 지연시간을 짧게 하는 구성이 가능하다.
또 온도특성이 있는 회로로서 기준전압 발생회로로부터의 기준전압신호나 입력 스위칭 레벨이 있지만, 이들을 외부 입력신호의 동작주기에 따라 보정할 수도 있다.

Claims (13)

  1. 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부로부터 입력되는 신호의 동작주기가 빠를수록 내부 리플레시의 주기를 단축시키는 내부 리플레시 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는 DRAM이며, 상기 제어부는 외부로부터 입력되는 신호 RAS에 따라 RAS 온리 리플레시 동작을 실행하도록 구성되어 있고, 상기 동작주기 검출수단은 RAS 온리 리플레시 동작시에 상기 신호 RAS의 동작주기를 검출하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 반도체 메모리장치는 DRAM이며, 상기 제어부는 외부로부터 입력되는 신호 RAS 및 CAS에 따라 CAS 비포 RAS 오토 리플레시(CBR 리플레시) 동작을 실행하도록 구성되어 있고, 상기 동작주기 검출수단은 상기 CBR 리플레시 동작시에 신호 RAS의 동작주기를 검출하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  4. DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하기 위한 셀프 리플레시 수단을 구비하고, 이 셀프 리플레시 수단은 셀프 리플레시 동작에 있어서 반도체 메모리장치의 온도가 저하하는 시간에 상당하는 어느 시간이 경과한 후에 차차 셀프 리플레시 주기를 길게 하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  5. DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하기 위한 셀프 리플레시 수단을 구비하고, 상기 셀프 리플레시 수단은 셀프 리플레시 동작시에 있어서 상기 동작주기 검출수단으로 검출되는 외부입력신호의 동작주기에 따라 상기 복수의 셀프 리플레시 주기중 하나를 선택하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 셀프 리플레시 수단은 상기 외부로부터의 입력되는 신호의 동작주기가 길수록 긴 셀프 리플레시 주기를 선택하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 외부로부터 입력되는 신호는 RAS인 것을 특징으로 하는 반도체 메모리장치.
  8. DRAM으로서 기능하는 반도체 기억장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 외부로부터 입력되는 신호와는 비동기로 리플레시를 실행하는 셀프 리플레시 수단을 구비하고, 상기 셀프 리플레시 수단은 셀프 리플레시 동작의 개시시에 있어서, 상기 동작주기 검출수단으로 검출되는 외부입력신호의 동작주기에 따라 복수의 셀프 리플레시 주기중의 하나를 선택함과 동시에, 셀프 리플레시 동작시에 있어서 어떤 시간이 경과한 후에 차차 셀프 리플레시 주기를 길게 하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 외부로부터 입력되는 신호는 RAS인 것을 특징으로 하는 반도체 메모리장치.
  10. DRAM으로서 기능하는 반도체 메모리장치에 있어서, 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부입력신호의 동작주기를 검출하는 동작주기 검출수단과, 외부입력신호의 주기에 따라 정해진 기본적인 주기로 CBR 리플레시를 실행하는 CBR 리플레시 수단을 구비하고, 상기 CBR 리플레시 수단은 CBR 리플레시 동작시에 있어서 상기 동작주기 검출수단으로 검출되는 외부로부터 입력되는 신호의 동작주기에 따라서는 상기 기본적인 주기를 변경한 주기로 CBR 리플레시 동작을 실행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 CBR 리플레시 수단은 상기 동작주기 검출수단으로 검출되는 동작주기의 변화 이상으로 상기 CBR 리플레시 동작을 실행하는 주기를 변화시키도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 외부로부터 입력되는 신호는 RAS인 것을 특징으로 하는 반도체 메모리장치.
  13. 메모리부와, 외부로부터 입력되는 신호에 따라 상기 메모리부에 대한 데이터의 써넣기, 읽어내기, 유지를 제어하는 제어부와, 상기 외부로부터 입력되는 신호의 동작주기를 검출하는 동작주기 검출수단과, 상기 메모리부에 기억되어 있는 데이터를 유지하기 위한 리플레시를 실행하는 리플레시 수단과, 상기 리플레시 수단을 동작시키기 위한 리플레시 지령신호를 생성하는 지령신호 생성수단을 구비하고, 상기 지령신호 생성수단은 상기 동작주기 검출수단으로 검출된 외부입력신호의 동작주기가 길수록 리플레시를 실행하는 빈도를 저감하도록 상기 리플레시 지령신호의 주기를 변화시키도록 구성되어 있는 것을 특징으로 하는 반도체 메모리장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474549B1 (ko) * 1997-06-30 2005-06-27 주식회사 하이닉스반도체 반도체메모리소자의카스비포라스리프레쉬장치
US7821860B2 (en) 2005-11-30 2010-10-26 Samsung Electronics Co., Ltd. Stable temperature adjustment for refresh control
US8228736B2 (en) 2008-12-08 2012-07-24 Samsung Electronics Co., Ltd. Mobile system on chip (SoC) and mobile terminal using the mobile SoC, and method for refreshing a memory in the mobile SoC

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480553B1 (ko) * 1997-05-20 2005-07-12 삼성전자주식회사 디램장치의리프레쉬제어방법
KR100487485B1 (ko) * 1997-06-24 2005-07-29 삼성전자주식회사 리프래시모드를갖는반도체메모리장치
KR100518508B1 (ko) * 1997-10-30 2005-11-29 삼성전자주식회사 반도체메모리장치
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US6898140B2 (en) 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
US6112306A (en) * 1998-10-06 2000-08-29 Intel Corporation Self-synchronizing method and apparatus for exiting dynamic random access memory from a low power state
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell
US6457095B1 (en) 1999-12-13 2002-09-24 Intel Corporation Method and apparatus for synchronizing dynamic random access memory exiting from a low power state
US6542958B1 (en) * 2000-05-10 2003-04-01 Elan Research Software control of DRAM refresh to reduce power consumption in a data processing system
JP4606565B2 (ja) * 2000-11-02 2011-01-05 富士通セミコンダクター株式会社 同期型半導体記憶装置
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
KR100413761B1 (ko) * 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
US6751159B2 (en) 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
JP4597470B2 (ja) * 2002-07-25 2010-12-15 富士通セミコンダクター株式会社 半導体メモリ
JP4143368B2 (ja) * 2002-09-04 2008-09-03 エルピーダメモリ株式会社 半導体記憶装置
US6795364B1 (en) * 2003-02-28 2004-09-21 Monolithic System Technology, Inc. Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode
KR100610011B1 (ko) * 2004-07-29 2006-08-09 삼성전자주식회사 셀프 리프레쉬 주기 제어회로
JP2006073062A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
JP2006146992A (ja) * 2004-11-16 2006-06-08 Elpida Memory Inc 半導体メモリ装置
KR100564640B1 (ko) * 2005-02-16 2006-03-28 삼성전자주식회사 온도측정기 동작지시신호 발생기 및 이를 구비하는 반도체메모리 장치
JP5019410B2 (ja) * 2005-03-04 2012-09-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその動作方法
KR100855578B1 (ko) 2007-04-30 2008-09-01 삼성전자주식회사 반도체 메모리 소자의 리프레시 주기 제어회로 및 리프레시주기 제어방법
US8786449B1 (en) * 2009-12-16 2014-07-22 Applied Micro Circuits Corporation System-on-chip with thermal management core
KR102088343B1 (ko) 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061634B2 (ja) * 1987-07-07 1994-01-05 松下電子工業株式会社 ダイナミック型記憶装置
JPS6432489A (en) * 1987-07-27 1989-02-02 Matsushita Electronics Corp Memory device
US5243576A (en) * 1990-08-30 1993-09-07 Nec Corporation Semiconductor memory device
JPH06124587A (ja) * 1992-10-09 1994-05-06 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5421005A (en) * 1992-12-02 1995-05-30 Fiset; Peter D. Alternate DRAM refresh controlled by signal period detector
JPH0773146A (ja) * 1993-06-28 1995-03-17 Casio Comput Co Ltd 電子機器
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
KR960009960B1 (ko) * 1994-03-12 1996-07-25 금성일렉트론 주식회사 디램의 리프레쉬 콘트롤회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474549B1 (ko) * 1997-06-30 2005-06-27 주식회사 하이닉스반도체 반도체메모리소자의카스비포라스리프레쉬장치
US7821860B2 (en) 2005-11-30 2010-10-26 Samsung Electronics Co., Ltd. Stable temperature adjustment for refresh control
US8228736B2 (en) 2008-12-08 2012-07-24 Samsung Electronics Co., Ltd. Mobile system on chip (SoC) and mobile terminal using the mobile SoC, and method for refreshing a memory in the mobile SoC

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