KR100447563B1

KR100447563B1 - 반도체 메모리

Info

Publication number: KR100447563B1
Application number: KR10-2001-0065922A
Authority: KR
Inventors: 요시다무네히로; 시냐히로시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-10-27
Filing date: 2001-10-25
Publication date: 2004-09-08
Also published as: TW508803B; US6570801B2; CN1351349A; US20020074568A1; KR20020033060A

Abstract

포즈 특성을 바꾸지 않고, 리프레시 시의 소비 전력을 저감한다. 내부 로우 어드레스 신호(리프레시 어드레스 신호)는 리프레시 어드레스 카운터(17)에 의해 생성되어 로우 디코더(12)에 입력된다. 통상의 리프레시 동작에서는 리프레시 어드레스 카운터(17)는 트리거 신호에 기초하여 내부 로우 어드레스 신호를 순차적으로 인크리먼트하기 때문에, 모든 메모리 셀의 데이터가 리프레시된다. 본 발명에 따른 저소비 전류 리프레시 동작에서는 내부 로우 어드레스 신호를 구성하는 복수의 비트 중 적어도 1비트의 값이 고정되기 때문에, 리프레시 동작은 사전에 결정된 리프레시 영역 내의 메모리 셀에 대해서만 행해진다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 저소비 전력으로 데이터를 유지할 수 있는 동적 랜덤 액세스 메모리(이하, DRAM)에 관한 것이다.

DRAM에서는 메모리 셀의 성질상, 데이터를 장시간 보유하기 위해서는 반드시 리프레시 동작이 필요하다. DRAM의 리프레시 동작에는 일반적으로 칩 외부로부터의 트리거(trigger) 신호에 따라 행해지는 리프레시 동작(오토 리프레시 동작)과 칩 내부에서 트리거 신호를 생성하는 리프레시 동작(셀프 리프레시 동작)이 있다.

64메가비트의 동기식 DRAM을 예로 들면, 64㎳ 동안에 4096회의 트리거 신호 (오토 리프레시 커맨드)를 칩 내부에 입력하고, 이 기간 내에 64메가비트의 모든 메모리 셀에 대해서 리프레시 동작을 행해야 한다.

다시 말해서, 특정한 메모리 셀이 리프레시되고 나서, 다시 그 특정한 메모리 셀이 리프레시될 때까지는 길게는, 64㎳의 시간 간격(리프레시 간격)이 존재하게 된다.

즉, 메모리 셀로서는 적어도 이 64㎳의 기간 동안은 확실하게 데이터를 계속 보유할 수 있는 특성(포즈 시간 특성)이 필요하다.

그런데, 통상 리프레시는 1로우(row)마다 행해지고, 1회의 리프레시 동작으로 1로우 내의 메모리 셀의 데이터가 감지 증폭기에 의해 리프레시된다. 여기서, 메모리 셀 어레이의 메모리 용량을 n비트(상수)로 하고, 1회의 리프레시 동작으로 리프레시되는 메모리 셀의 수를 m비트(상수)로 하고, 리프레시 간격을 tR초로 하면, 단위 시간당 리프레시 동작의 횟수 N은

로 나타낼 수 있다.

즉, 리프레시에 소비되는 소비 전류가 모든 메모리 셀에서 동일하며, 또한 1회의 리프레시 동작으로 소비되는 소비 전류가 일정(m=상수)하다고 가정하면, 리프레시 동작으로 소비되는 모든 소비 전류를 저감하기 위해서는 리프레시 간격 tR을 길게 하여, 단위 시간당 리프레시 동작의 횟수 N을 적게 하면 좋다.

예를 들면, 셀프 리프레시 동작에 있어서는 칩 내부에서, 자유롭게 리프레시 간격 tR을 선택할 수 있게 되어 있다. 또한, 셀프 리프레시 기능을 갖는 DRAM의 사용 상황에서는 셀프 리프레시 시의 소비 전류를 저감시키는 것이 중시된다. 이 때문에, 이러한 DRAM에서는 리프레시 간격 tR은 메모리 셀의 특성(포즈 시간 특성)이 허용하는 범위에서 가능한 길어지도록 제어된다.

구체적으로는 메모리 셀의 포즈 시간 특성이 64㎳라고 하면, 셀프 리프레시 시의 리프레시 간격 tR은 설정 가능한 범위의 최대치인 64㎳로 설정된다. 마찬가지로, 메모리 셀의 포즈 시간 특성이 128㎳라고 하면, 셀프 리프레시 시의 리프레시 간격 tR은 128㎳로 설정된다.

그리고, 메모리 셀의 포즈 시간 특성이 128㎳인 경우에는 그것이 64㎳인 경우에 비하여, 단위 시간당 리프레시 동작의 횟수 N의 값을 절반으로 할 수 있어서, 그 결과, 리프레시 동작으로 소비되는 모든 소비 전류도 절반으로 할 수 있다.

단위 시간당 리프레시 동작의 횟수 N은 상기 수학식 1에 의해 나타낼 수 있다. 그리고, 리프레시 동작으로 소비되는 모든 소비 전류를 저감시키기 위해서는 메모리 셀의 포즈 시간 특성이 허용하는 범위에서, 리프레시 간격 tR을 가능한 길게 하여, 단위 시간당 리프레시 동작의 횟수 N을 적게 하면 좋다.

그러나, 리프레시 간격 tR은 메모리 셀의 포즈 시간 특성에 의해 제한된다. 즉, 리프레시 간격 tR을 길게 하기 위해서는 메모리 셀의 포즈 시간 특성을 개선해야 한다. 그런데, 메모리 셀의 포즈 시간 특성을 대폭 개선하여 리프레시 시의 소비 전류를 대폭 삭감하는 것은 디바이스 구조 상 매우 곤란하다.

본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 그 목적은 메모리 셀의 포즈 시간 특성을 바꾸지 않고 단위 시간당 리프레시 동작의 횟수 N을 작게 하여, 리프레시 시의 소비 전류를 삭감하는 데 있다.

도 1은 본 발명의 반도체 메모리의 주요부를 나타내는 블록도.

도 2는 통상의 리프레시 모드에 있어서의 리프레시 영역을 나타내는 도면.

도 3은 본 발명의 리프레시 모드에 있어서의 리프레시 영역의 일례를 나타내는 도면.

도 4는 본 발명의 리프레시 모드에 있어서의 리프레시 영역의 다른 예를 나타내는 도면.

도 5는 본 발명에 따른 제어 회로의 회로예를 나타내는 도면.

도 6은 본 발명에 따른 제어 회로의 회로예를 나타내는 도면.

도 7은 도 5 및 도 6의 제어 회로의 동작을 나타내는 파형도.

도 8은 본 발명에 따른 리프레시 어드레스 카운터의 회로예를 나타내는 도면.

도 9는 도 8의 카운터의 1단째 유닛의 회로예를 나타내는 도면.

도 10은 도 8의 카운터의 2단째 유닛의 회로예를 나타내는 도면.

도 11은 도 8의 카운터의 3단째 이후의 유닛의 회로예를 나타내는 도면.

도 12는 도 8의 카운터의 3단째 이후의 유닛의 회로예를 나타내는 도면.

도 13은 본 발명의 리프레시 기능을 구비하는 메모리 칩을 이용한 시스템의일례를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 메모리 셀 어레이

12 : 로우 디코더

13 : 컬럼 디코더

14 : 어드레스 버퍼

15 : 로우 어드레스 드라이버

16 : 컬럼 어드레스 드라이버

17 : 리프레시 어드레스 카운터

18 : 리프레시 타이머

19 : 리프레시 컨트롤러

20 : 메모리 칩

21 : CPU

I1, I2, …I6 : 인버터

CI1, CI2, CI3 : 클럭드 인버터

NA1, NA2 : NAND 회로

AD : AND 회로

NR1, NR2 : NOR 회로

상기 목적을 달성하기 위해서, 본 발명의 반도체 메모리는 메모리 셀 어레이와, 리프레시 동작 시에 상기 메모리 셀 어레이의 로우를 선택하는 내부 어드레스 신호를 생성하는 신호 생성 회로와, 상기 리프레시 동작 시에 제1 제어 신호에 기초하여 상기 내부 어드레스 신호를 구성하는 복수의 비트 중 적어도 1비트의 값을 고정하고, 상기 메모리 셀 어레이의 메모리 용량보다 작은 메모리 용량을 갖는 리프레시 영역 내의 로우를 선택하기 위한 제어 회로를 포함한다.

또한, 본 발명의 반도체 메모리는 메모리 셀 어레이와, 리프레시 동작 시에 상기 메모리 셀 어레이의 로우를 선택하는 내부 어드레스 신호를 생성하는 신호 생성 회로와, 상기 리프레시 동작 시에 제1 제어 신호에 기초하여 상기 메모리 셀 어레이의 메모리 용량보다 작은 메모리 용량을 갖는 리프레시 영역 내의 로우를 선택하기 위한 제어 회로와, 리프레시를 행하는 타이밍을 결정하는 리프레시 타이머를 구비하고, 상기 리프레시 영역 내의 로우를 선택하는 경우, 상기 리프레시 타이머는 상기 리프레시를 행하는 타이밍을 바꾸고, 상기 리프레시 영역 내의 로우를 선택하는 타이밍을 바꾼다.

또한, 본 발명의 반도체 메모리는 메모리 셀 어레이와, 리프레시 동작 시에 상기 메모리 셀 어레이의 로우를 선택하는 내부 어드레스 신호를 생성하는 신호 생성 회로와, 상기 리프레시 동작 시에 제1 제어 신호에 기초하여 상기 내부 어드레스 신호를 구성하는 복수의 비트 중 적어도 1비트의 값을 고정하고, 상기 메모리 셀 어레이의 메모리 용량보다 작은 메모리 용량을 갖는 리프레시 영역 내의 로우를 선택하기 위한 제어 회로와, 리프레시를 행하는 타이밍을 결정하는 리프레시 타이머를 구비하고, 상기 리프레시 영역 내의 로우를 선택하는 경우, 상기 리프레시 타이머는 상기 리프레시를 행하는 타이밍을 바꾸고, 상기 리프레시 영역 내의 로우를 선택하는 타이밍을 바꾼다.

상기 리프레시 영역의 메모리 용량이 상기 메모리 셀 어레이의 메모리 용량의 2ⁿ분의 1인 경우, 상기 내부 어드레스 신호의 상위 n비트의 값을 고정한다.

상기 리프레시 영역의 메모리 용량이 상기 메모리 셀 어레이의 메모리 용량의 2ⁿ분의 1인 경우, 상기 리프레시 영역 내의 로우를 선택하는 간격을 2ⁿ배로 한다.

상기 리프레시 영역은 칩 내의 메모리 소자에 기억된 데이터에 의해 사전에 결정되어 있다.

상기 리프레시 영역 내의 로우만을 선택하는 기능은 제2 제어 신호에 의해 유효하게 된다.

상기 리프레시 동작 시에 상기 제1 제어 신호에 기초하여 상기 메모리 셀 어레이의 전체 로우를 선택하는 모드 및 상기 리프레시 영역 내의 로우만을 선택하는 모드 중 어느 한쪽이 선택된다.

상기 제1 제어 신호는 칩 외부에서 생성되거나, 상기 칩 내부에서 생성된다.

상기 반도체 메모리는 휴대용 전자 기기에 사용된다.

본 발명의 메모리 시스템은 상술한 반도체 메모리와, 상기 반도체 메모리에 상기 제1 제어 신호를 제공하는 CPU를 포함한다.

〈실시예〉

이하, 도면을 참조하여 본 발명의 반도체 메모리에 대하여 상세하게 설명한다.

[개요]

우선, 본 발명의 개요에 대하여 설명한다.

단위 시간당 리프레시 동작의 횟수 N은 상기 수학식 1로 표현된다. 상기 수학식 1에서는 메모리 셀 어레이의 메모리 용량 n과 1회의 리프레시 동작으로 리프레시되는 메모리 셀의 수 m은 모두 고정치이기 때문에(DRAM의 메모리 용량 및 1회의 리프레시 동작으로 소비되는 소비 전류는 일정), 단위 시간당 리프레시 동작의 횟수 N을 적게 하기 위해서는 리프레시 간격 tR을 길게 할 수 밖에 없다.

그러나, 리프레시 간격 tR은 메모리 셀의 포즈 시간 특성에 의해 제한되어, 현실적으로 리프레시 간격 tR을 길게 하는 것이 매우 곤란하다는 것은 상술한 바와 같다.

그래서, 본 발명에서는 메모리 셀 어레이의 메모리 용량 n에 주목하였다. 즉, 메모리 셀의 메모리 용량 n을 작게 하면, 단위 시간당 리프레시 동작의 횟수 N이 적어져서 메모리 셀의 포즈 시간 특성을 바꾸지 않고 리프레시 시의 소비 전류를 삭감할 수 있다.

그런데, 메모리 셀 어레이의 메모리 용량 n을 작게 하는 것은 메모리 셀 어레이에 기억되는 데이터량이 적어지는 것을 의미하기 때문에, 바람직하지 않다.

그래서, 본 발명에서는 메모리 셀 어레이의 메모리 용량 n을 바꾸지 않고, 메모리 셀 어레이를 복수의 영역으로 나누어, 리프레시 동작의 대상이 되는 영역을 메모리 셀 어레이의 복수의 영역 중에서 선택할 수 있도록 했다. 즉, 본 발명에서는 메모리 셀 어레이의 복수의 영역 중 적어도 하나의 영역에 대해서만, 리프레시 동작을 행함으로써, 상기 수학식 1의 메모리 용량 n을 작게 한 것과 동일한 효과를 얻을 수 있어서, 리프레시 동작에 소비되는 모든 소비 전류를 저감시킬 수 있다.

이해하기 쉽게 말하면, 상기 수학식 1은 다음과 같이 다시 쓸 수 있다.

단, nrefresh는 메모리 셀 어레이의 모든 메모리 용량 n 중, 리프레시 동작의 대상이 되는 영역(리프레시 영역) 내의 메모리 용량이다.

본 발명에 따른 반도체 메모리는 대량의 데이터를 기억할 필요가 있고 또한 특정한 경우에는 소량의 데이터를 적은 소비 전력으로 기억할 필요가 있는 전자 기기(예를 들면, 휴대 전화 등의 휴대용 전자 기기)에 가장 적합하다.

즉, 통상은 큰 메모리 용량(예를 들면, 모든 메모리 용량 n)에 의해 대량의 데이터를 기억하고, 특정한 경우에는 작은 메모리 용량(예를 들면, 메모리 셀 어레이의 복수의 영역 중 적어도 하나의 영역 내의 메모리 용량)에 의해 소량의 데이터를 기억한다.

그리고, 대량의 데이터를 기억하는 경우에는 예를 들면, 메모리 셀 어레이의 모든 메모리 용량 n을 사용하기 때문에, 리프레시 영역은 메모리 셀 어레이 전체 (nrefresh=n)가 되고, 상기 수학식 1과 동일하게 된다. 한편, 소량의 데이터를 기억하는 경우에는 예를 들면, 메모리 셀 어레이의 복수의 영역 중 적어도 하나의 영역 내의 메모리 용량 n1(<n)을 사용하기 때문에, 리프레시 영역은 메모리 셀 어레이의 일부(nrefresh=n1)가 되고, 소비 전류의 삭감이 실현된다.

[전체도]

도 1은 본 발명에 따른 반도체 메모리의 주요부를 나타내고 있다.

로우 디코더(12)는 외부 로우 어드레스 신호 또는 내부 어드레스 신호(리프레시 어드레스 신호)에 기초하여 메모리 셀 어레이(11)의 로우(워드선)를 선택한다. 컬럼 디코더(13)는 외부 로우 어드레스 신호에 기초하여 메모리 셀 어레이(11)의 컬럼을 선택한다.

외부 로우 어드레스 신호는 어드레스 버퍼(14) 및 로우 어드레스 드라이버 (15)를 경유하여 로우 디코더(12)에 입력된다. 외부 컬럼 어드레스 신호는 어드레스 버퍼(14) 및 컬럼 어드레스 드라이버(16)를 경유하여 컬럼 디코더(13)에 입력된다.

내부 로우 어드레스 신호(리프레시 어드레스 신호)는 리프레시 어드레스 카운터(17)에 의해 생성된다. 내부 로우 어드레스 신호는 로우 어드레스 드라이버 (15)를 경유하여 로우 디코더(12)에 입력된다. 로우 어드레스 드라이버(15)는 외부 로우 어드레스 신호 또는 내부 로우 어드레스 신호에 의해 선택된 로우(워드선)에 전위를 제공하는 기능을 갖는다.

리프레시 타이머(18)는 리프레시 간격을 규정한다. 리프레시 컨트롤러(19)는 각 메모리 셀의 데이터가 리프레시 간격에서 리프레시되도록, 일련의 리프레시 동작을 제어한다.

제어 신호 CS는 통상의 리프레시 동작[메모리 셀 어레이(11) 내의 모든 메모리 셀이 대상이 되는 리프레시 동작]과 본 발명에 따른 리프레시 동작[메모리 셀 어레이(11) 내의 일부의 메모리 셀만이 대상이 되는 저소비 전류 리프레시 동작]을 전환하기 위한 신호이다. 제어 신호 CS는 예를 들면, 칩 외부로부터 공급된다.

제어 신호 CS는 제어 회로(10)에 입력된다. 제어 회로(10)는 제어 신호 CS에 기초하여 통상의 리프레시 동작(normal refresh 동작) 또는 본 발명에 따른 리프레시 동작(partial refresh 동작)을 실행하기 위한 신호를 출력한다. 예를 들면리프레시 영역을 결정하는 신호는 제어 회로(10)로부터 리프레시 어드레스 카운터 (17)에 공급되고, 리프레시 간격을 결정하는 신호는 제어 회로(10)로부터 리프레시 타이머(18)에 공급된다.

통상의 리프레시 동작에 있어서는 리프레시 어드레스 카운터(17)는 칩 외부 또는 칩 내부로부터 공급되는 트리거 신호에 기초하여 내부 로우 어드레스 신호(리프레시 어드레스 신호)를 순차적으로 인크리먼트하기 때문에, 메모리 셀 어레이 (11)의 로우(워드선)의 전부가 순차 선택되고, 그 결과, 모든 메모리 셀의 데이터가 리프레시된다.

이에 대하여, 본 발명에 따른 저소비 전류 리프레시 동작에 있어서는 리프레시 동작이 사전에 설정된 리프레시 영역 내의 메모리 셀에 대해서만 행해지도록, 내부 로우 어드레스 신호(리프레시 어드레스 신호)의 일부가 고정치("0" 또는 "1")로 설정된다.

예를 들면, 8192개의 로우를 13비트의 내부 로우 어드레스 신호 A0∼A12에 의해 선택하는 경우에는 리프레시 어드레스 카운터(17)는 칩 외부 또는 칩 내부로부터 공급되는 트리거 신호에 기초하여 내부 로우 어드레스 신호 A0∼A12를 순차적으로 인크리먼트한다. 이 때, 최상위 비트 A12의 값을 "0"으로 고정했다고 하면, 최상위 비트 A12가 "0"의 어드레스를 갖는 로우만이 선택되고, 최상위 비트 A12가 "1"의 어드레스를 갖는 로우는 항상 선택되지 않는다.

또한, 메모리 셀의 포즈 시간 특성이 일정하다고 하면, 리프레시 간격 tR은 통상의 리프레시 동작과 본 발명의 저소비 전류 리프레시 동작에서, 서로 동일하게설정된다.

이와 같이 본 발명의 저소비 전류 리프레시 동작에서는, 내부 어드레스 신호의 일부를 고정함으로써 리프레시 영역이 한정되고, 리프레시 동작 시에 선택되는 로우(워드선)의 수가 감소하기 때문에, 결과적으로 리프레시 동작의 대상이 되는 메모리 셀 어레이의 메모리 용량 nrefresh가 작아져서, 단위 시간당 리프레시 동작의 횟수 N도 적어진다.

이에 따라, 리프레시 동작 시의 소비 전류를 작게 할 수 있다.

여기서, 본 발명의 저소비 전류 리프레시 동작에서는, 선택되는 로우(워드선)의 수(메모리 용량 nrefresh에 대응)가 감소하기 때문에, 내부 로우 어드레스 신호를 인크리먼트하는 간격이 변하지 않는다고 하면, 통상의 리프레시 동작에 비하여, 리프레시 간격 tR이 짧아진다.

그러나, 리프레시 간격 tR은 최대, 메모리 셀의 포즈 시간 특성에 의해 결정되는 값까지 길게 할 수 있다.

그래서, 본 발명에서는 저소비 전류 리프레시 모드가 되었을 때에는 제어 신호에 의해 내부 로우 어드레스 신호를 인크리먼트하는 간격, 구체적으로는 트리거 신호를 생성하는 간격을 길게 한다.

예를 들면, 최상위 비트 A12를 고정한 경우에는 메모리 셀 어레이의 리프레시 영역의 메모리 용량은 메모리 셀 어레이의 모든 메모리 용량의 절반(선택되는 로우도 절반)이 되기 때문에, 내부 로우 어드레스 신호를 인크리먼트하는 간격, 즉, 트리거 신호를 발생시키는 간격은 2배로 한다.

또한, 내부 로우 어드레스 신호의 상위 n비트의 값을 고정하고, 리프레시 영역의 메모리 용량이 메모리 셀 어레이의 모든 메모리 용량의 2ⁿ분의 1이 되었을 때는 내부 로우 어드레스 신호를 인크리먼트하는 간격은 2ⁿ배로 한다.

또, 상술한 예에서는 내부 어드레스 신호(리프레시 어드레스 신호) 중 적어도 하나를 고정하고, 또한 트리거 신호를 발생시키는 간격을 길게 함으로써, 사전에 설정된 리프레시 영역 내의 각 로우가 최대의 리프레시 간격 tR에서 선택된다.

즉, 통상의 리프레시 모드와 본 발명에 따른 저소비 전류 리프레시 모드에서, 리프레시 간격 tR이 동일하게 되도록, 리프레시 영역의 메모리 용량에 따라 내부 로우 어드레스 신호를 인크리먼트하는 간격(트리거 신호를 발생시키는 간격)도 바꾼다.

또, 트리거 신호를 발생시키는 간격을 바꾸지 않고 리프레시 영역의 메모리 용량만을 바꾸어도 좋다. 이 경우에는 리프레시 영역의 메모리 용량에 따라 리프레시 간격 tR이 변화한다. 단, DRAM의 메모리 셀 어레이의 전체를 리프레시하는 경우, 리프레시 간격 tR이 최대가 되기 때문에, 리프레시 간격 tR은 반드시 메모리 셀의 포즈 시간 특성에 의해 결정되는 값 이하가 된다.

이상, 설명한 바와 같이 본 발명의 반도체 메모리에 따르면, 메모리 셀의 포즈 시간 특성을 바꾸지 않고 단위 시간당 리프레시 동작의 횟수 N을 작게 하여, 리프레시 시의 소비 전류를 삭감할 수 있다.

[제1 실시예]

도 2 및 도 3에 도시한 논리 어드레스 공간도를 이용하여, 통상의 리프레시 동작과 본 발명에 따른 저소비 전류 리프레시 동작의 제1 실시예에 대하여 설명한다.

본 실시예에서는 DRAM의 메모리 용량이 64메가비트이고, 로우가 8000개, 컬럼이 8000개 존재하는 것을 전제로 한다. 8000개의 로우는 13비트의 내부 어드레스 신호(리프레시 어드레스 신호) A0∼A12에 의해 일의적으로 지정할 수 있다.

통상의 리프레시 동작은 도 2에 도시한 바와 같이 13비트의 내부 어드레스 신호 A0∼A12를 순차적으로 인크리먼트함으로써 행할 수 있다. 내부 어드레스 신호 A0∼A12의 인크리먼트 방법, 즉, 로우(워드선)를 선택하는 순서나, 한번에 선택되는 로우(워드선)의 수 등은 자유롭게 설정할 수 있지만, 적어도 리프레시 간격 tR에 상당하는 기간 내에, 모든 로우를 선택해야 한다.

본 발명에 따른 저소비 전류 리프레시 동작은 도 3에 도시한 바와 같이 13비트의 내부 어드레스 신호 A0∼A12를 순차적으로 인크리먼트하지만, 이 때, 최상위 비트 A12의 값은 "0"으로 고정된다. 이 경우, 리프레시 동작은 최상위 비트 A12가 "0"의 어드레스를 갖는 메모리 셀만이 대상이 된다. 구체적으로는 DRAM의 메모리 용량의 절반의 용량(32메가비트)을 갖는 리프레시 영역 내의 메모리 셀에 대하여 리프레시 동작이 행해진다.

또, 본 발명에 따른 저소비 전류 리프레시 동작에 있어서도, 내부 어드레스 신호 A0∼A12(단지, A12는 고정)의 인크리먼트 방법, 즉, 로우(워드선)를 선택하는 순서나, 한번에 선택되는 로우(워드선)의 수 등은 자유롭게 설정할 수 있지만, 적어도 리프레시 간격 tR에 상당하는 기간 내에, 리프레시 영역 내의 모든 로우를 선택해야 한다.

그런데, 본 실시예에서는 제어 신호에 의해 두 개의 모드를 선택할 수 있다. 하나는 통상의 리프레시 모드이다. 다른 하나는 본 발명에 따른 저소비 전류 리프레시 모드이다. 이 두 개의 모드를 전환하기 위해서, 제어 신호는 적어도 1비트 존재하면 충분하다.

또한, 통상의 리프레시 모드는 메모리 셀 어레이의 메모리 용량의 모두를 사용하는 경우에 선택되고, 본 발명에 따른 저소비 전류 리프레시 모드는 데이터의 용량이 작고, 메모리 셀 어레이의 메모리 용량의 반만 사용하면 충분한 경우에 선택된다.

본 실시예에서는 제어 신호에 의해 두 개의 모드를 선택할 수 있도록 하고 있지만, 이 경우, 제어 신호는 칩 외부로부터 입력된다. 단, 데이터의 용량에 따라 칩 내부에서 자동적으로 제어 신호가 생성되도록 해도 좋다. 또한, 본 발명의 저소비 전류 리프레시 모드에 대하여, 또한 A12를 "0"으로 고정하는 경우와 "1"로 고정하는 경우를 선택할 수 있도록 해도 좋다. 또한, 제어 신호가 항상 본 발명의 저소비 전류 리프레시 모드를 선택하도록 제어 신호를 고정해도 좋다.

이와 같이 본 실시예에 따르면, 저소비 전류 리프레시 모드에서는 메모리 셀의 포즈 시간 특성을 바꾸지 않고 통상의 리프레시 모드에 비하여, 단위 시간당 리프레시 동작의 횟수 N을 절반으로 할 수 있기 때문에, 리프레시 시의 소비 전류도 절반으로 할 수 있다.

[제2 실시예]

도 2 및 도 4에 도시한 논리 어드레스 공간도를 이용하여, 통상의 리프레시 동작과 본 발명에 따른 저소비 전류 리프레시 동작의 제2 실시예에 대하여 설명한다.

본 실시예에 있어서도, DRAM의 메모리 용량은 64메가비트이고, 로우는 8000개, 컬럼은 8000개 존재하는 것을 전제로 한다. 8000개의 로우는 13비트의 내부 어드레스 신호(리프레시 어드레스 신호) A0∼A12에 의해 일의적으로 지정할 수 있다.

통상의 리프레시 동작은 상술한 제1 실시예와 유사하게 행해진다(도 2).

본 발명에 따른 저소비 전류 리프레시 동작은 도 4에 도시한 바와 같이 13비트의 내부 어드레스 신호 A0∼A12를 순차적으로 인크리먼트하지만, 이 때, 최상위의 2비트 A12, A11의 값은 "0"으로 고정된다. 이 경우, 리프레시 동작은 최상위의 2비트 A12, A11이 모두 "0"의 어드레스를 갖는 메모리 셀만이 대상이 된다. 구체적으로는 DRAM의 메모리 용량의 1/4의 용량(16메가비트)을 갖는 리프레시 영역 내의 메모리 셀에 대하여 리프레시 동작이 행해진다.

그런데, 본 실시예에 있어서도 제어 신호에 의해 두 개의 모드를 선택할 수 있다. 하나는 통상의 리프레시 모드이다. 다른 하나는 본 발명에 따른 저소비 전류 리프레시 모드이다. 이 두 개의 모드를 전환하기 위해서, 제어 신호는 적어도 1비트 존재하면 충분하다.

또한, 통상의 리프레시 모드는 메모리 셀 어레이의 메모리 용량의 모두를 사용하는 경우에 선택되고, 본 발명에 따른 저소비 전류 리프레시 모드는 데이터의 용량이 작고, 메모리 셀 어레이의 메모리 용량의 1/4만을 사용하면 충분한 경우에 선택된다.

또, 본 실시예에서는 내부 로우 어드레스 신호(리프레시 어드레스 신호)의 최상위의 2비트 A12, A11을 고정하고 있지만, 값을 고정하는 비트는 사전에 설정되는 리프레시 영역의 메모리 용량에 따라 내부 로우 어드레스 신호 중 적어도 1비트이면 좋다. 또한, 상기 적어도 1비트는 사전에 설정되는 리프레시 영역의 위치에 따라 "0" 또는 "1"로 고정하면 좋다.

이와 같이 본 실시예에 따르면, 저소비 전류 리프레시 모드에서는 메모리 셀의 포즈 시간 특성을 바꾸지 않고 통상의 리프레시 모드에 비하여, 단위 시간당 리프레시 동작의 횟수 N을 1/4로 할 수 있기 때문에, 리프레시 시의 소비 전류도 1/4로 할 수 있다.

[제3 실시예]

상술한 제1 및 제2 실시예에서는 리프레시 모드가 통상의 리프레시 모드와 본 발명에 따른 저소비 전류 리프레시 모드의 두 개로 구성된다. 따라서, 제어 신호는 적어도 1비트 존재하면 충분하다.

단, DRAM의 메모리 용량보다 적은 메모리 용량을 갖는 복수의 리프레시 영역을 설정하고, 저소비 전류 리프레시 모드 중에서, 또한 데이터 용량에 따라, 복수의 리프레시 영역 중에서 하나를 선택할 수 있도록 할 수도 있다.

이 경우에는 제어 신호는 복수의 비트로 구성한다. 예를 들면, 제어 신호를 N 비트로 구성하면, 2^N개 이하의 모드(그 중 하나는 통상의 리프레시 모드, 나머지는 저소비 전류 리프레시 모드)의 선택이 가능해진다.

또한, DRAM의 메모리 용량에 비하여, 리프레시 영역을 매우 작게 할 수도 있다. 이 경우에는 내부 로우 어드레스 신호를 구성하는 복수의 비트 중, 값이 고정되는 비트 수를 늘리면 좋다.

또한, 제어 신호는 전용의 외부 입력 단자를 설치하고, 이 외부 입력 단자로부터 직접 제공하도록 해도 좋고, 또는 모드 레지스터 세트와 같이 기존의 외부 입력 신호의 조합으로 생성하도록 해도 좋다.

[회로예]

다음으로, 본 발명에 따른 반도체 메모리의 회로예에 대하여 설명한다.

도 5 및 도 6은 도 1의 제어 회로의 회로예를 나타내고 있다. 도 7은 도 5 및 도 6의 회로의 동작을 나타내는 파형도이다.

제어 신호 CS는 클럭드 인버터(clocked inverter) CI1을 경유한 후, NAND 회로 NA1의 제1 입력단에 입력된다. NAND 회로 NA1의 제2 입력단에는 제어 신호(Partial Refresh Enable 0ption signal) PREO가 입력된다.

제어 신호 PREO는 통상의 리프레시 동작(normal refresh 동작)과 본 발명에 따른 리프레시 동작(partial refresh 동작)을 제어 신호 CS에 의해 전환하는 기능을 칩에 갖게 할지의 여부를 결정하는 것이다.

예를 들면, 제어 신호 PREO가 "L" 레벨일 때는 제어 신호 CS에 관계없이, 통상의 리프레시 동작만 행해지고, 본 발명에 따른 리프레시 동작은 행해지지 않는다. 제어 신호 PREO가 "H" 레벨일 때는 제어 신호 CS에 기초하여 통상의 리프레시 동작 또는 본 발명에 따른 리프레시 동작이 실행된다.

제어 신호 PREO의 레벨("H" 또는 "L")은 예를 들면, 퓨즈의 상태에 의해 결정된다. 즉, 제어 신호 PREO의 레벨은 칩 제조 시에, 퓨즈를 절단할지의 여부에 의해 결정된다. 따라서, 제어 신호 PREO의 레벨은 제품 단계에서는 "H" 또는 "L"로 고정되어 있다.

단, 제어 신호 PREO의 레벨은 전기 신호에 의해 바꿀 수 있도록 해도 무방하다.

NAND 회로 NA1의 제1 입력단과 출력단과의 사이에는 클럭드 인버터 CI2가 접속된다. NAND 회로 NA1의 출력 신호는 클럭드 인버터 CI3 및 인버터 I1을 경유하면, 제어 신호 bPRE가 된다.

래치 신호 LACH가 "H"가 되면, 클럭드 인버터 CI1, CI2, CI3이 동작 상태가 된다. 따라서, 제어 신호 CS는 NAND 회로 NA1과 클럭드 인버터 CI2로 이루어진 래치부에 래치됨과 함께, 제어 신호 CS에 기초하여 제어 신호 bPRE가 생성된다.

래치 신호 LACT, bLACT는 제어 신호 ACUP, PREO에 기초하여 생성된다. 제어 신호(Address Count Up Pulse signal) ACUP는 리프레시 어드레스 신호를 생성하는 리프레시 어드레스 카운터(17: 도 1 참조)의 카운트 값을 카운트 업(또는 카운트 다운)시키기 위한 펄스 신호이다.

제어 신호(펄스 신호) ACUP는 하나의 로우 어드레스 내의 메모리 셀에 대한리프레시 동작이 종료할 때마다 출력된다.

제어 신호 PREO가 "H"일 때는 제어 신호 ACUP가 "H"가 되면 래치 신호 LACH도 "H"가 되고, 제어 신호 ACUP가 "L"이 되면 래치 신호 LACH도 "L"이 된다. 제어 신호 PREO가 "L"일 때는 제어 신호 ACUP의 레벨에 관계없이 래치 신호 LACH는 항상 "L"이다.

제어 신호(Partial Refresh Enable signal) bPRE는 제어 신호 CS에 대해서는 완전하게 동기하지 않는다. 제어 신호 bPRE의 레벨은 도 7에 도시한 바와 같이 제어 신호 ACUP가 "H"의 시점에서의 제어 신호 CS의 레벨에 의해 결정된다.

이와 같이 제어 신호(펄스 신호) ACUP가 출력된 시점에 있어서의 제어 신호 CS의 레벨에 의해 제어 신호 bPRE의 레벨(normal refresh 모드/partial refresh 모드)을 결정하도록 한 것은 리프레시 동작 중에 제어 신호 bPRE가 전환되는 오동작을 방지하기 위함이다.

제어 신호 bPRE는 NOR 회로 NR1, NR2의 제1 입력단에 각각 입력된다. 제어 신호(Quarter Refresh) QR은 인버터 I3을 경유한 후, NOR 회로 NR1의 제2 입력단에 입력됨과 함께, AND 회로 AD에 입력된다. 제어 신호(Half Refresh) HR은 인버터 I4를 경유한 후, AND 회로 AD에 입력된다. AND 회로 AD의 출력 신호는 NOR 회로 NR2의 제2 입력단에 입력된다.

NOR 회로 NR1의 출력 신호는 제어 신호 bRACC11이 되고, 인버터 I5를 경유하면 제어 신호 RACC11이 된다. NOR 회로 NR2의 출력 신호는 제어 신호 bRACC12가 되고, 인버터 I6을 경유하면 제어 신호 RACC12가 된다.

본 회로예에서는 제어 신호 QR, HR의 레벨("H" 또는 "L")에 기초하여 13비트의 로우 어드레스 신호 A12-A0 중, 최상위 비트 A12의 레벨을 고정하거나, 상위 2비트 A12, A11의 레벨을 고정하거나, 또는 모든 비트 A12-A0의 레벨을 고정하지 않을지를 결정한다.

예를 들면, 제어 신호 PREO가 "H", 제어 신호 CS가 "L"이라고 가정하면, 제어 신호 bPRE는 "L"이 된다(partial refresh 모드). 이 때, 제어 신호 HR이 "H", 제어 신호 QR이 "L"이면, RACC12는 "L"이 되고 RACC11은 "H"가 되며, bRACC12는 "H"가 되고 bRACC11은 "L"이 된다. 이 결과는 13비트의 로우 어드레스 신호 A12-A0 중 최상위 비트 A12의 레벨이 고정되는 것을 의미한다(half refresh 모드). 이에 대해서는 후술한다.

또한, 제어 신호 bPRE가 "L"일 때, 제어 신호 HR이 "H", 제어 신호 QR이 "H"이면, RACC12, RACC11은 모두 "L"이 되고, bRACC12, bRACC11은 모두 "H"가 된다. 이 결과는 13비트의 로우 어드레스 신호 A12-A0 중, 상위 2비트 A12, A11의 레벨이 고정되는 것을 의미한다(quarter refresh mode). 이에 대해서는 후술한다.

또, 제어 신호 bPRE가 "L"이라도, 제어 신호 HR, QR이 모두 "L"이면, RACC 12, RACC11은 모두 "H"가 되고, bRACC12, bRACC11은 모두 "L"이 된다. 이 경우, 13비트의 로우 어드레스 신호 A12-A0의 모든 비트 A12-A0의 레벨이 고정되지 않는다.

따라서, 통상 제어 신호 HR, QR의 레벨은 ① 제어 신호 HR="H", 제어 신호 QR="L", ② 제어 신호 HR="H", 제어 신호 QR="H" 중 어느 한쪽으로 설정된다.

제어 신호 HR, QR의 레벨("H" 또는 "L")은 예를 들면, 퓨즈 상태에 의해 결정된다. 즉, 제어 신호 HR, QR의 레벨은 칩 제조 시에, 퓨즈를 절단하는지의 여부에 의해 결정된다. 따라서, 제어 신호 HR, QR의 레벨은 제품 단계에서는 "H" 또는 "L"로 고정되어 있다.

단, 제어 신호 HR, QR의 레벨은 전기 신호에 의해 바꿀 수 있도록 해도 무방하다.

또, 제어 신호 PREO가 "L"일 때, 또는 제어 신호 CS가 "H"일 때는 제어 신호 bPRE는 "H"가 된다. 이 때, 제어 신호 HR, QR의 레벨에 관계없이 RACC12, RACC11은 항상 "H"가 되고, bRACC12, bRACC11은 항상 "L"이 된다. 즉, 13비트의 로우 어드레스 신호 A12-A0의 모든 비트 A12-A0의 레벨이 고정되지 않는다.

도 8은 도 1의 리프레시 어드레스 카운터의 회로예를 나타내고 있다.

본 회로예는 상술한 제1 내지 제3 실시예에 대응되어 있기 때문에, 리프레시 어드레스 카운터(17)에 의해 생성되는 리프레시 어드레스 신호 A12-A0은 13비트로 되어 있다. 리프레시 어드레스 신호 A12-A0의 비트 수와 리프레시 어드레스 카운터(17)를 구성하는 유닛 수는 상호 대응하기 때문에 본 회로예에서는 리프레시 어드레스 카운터(17)를 구성하는 유닛 수는 13개(N=1, 2, 3, …13)이다.

본 회로예에서는 ① 하나의 메모리 셀 어레이 영역을 4개의 리프레시 영역으로 구성하고, 하나의 리프레시 영역 내의 메모리 셀만을 리프레시하는 모드 (Quarter Refresh 모드)와 모든 리프레시 영역 내의 메모리 셀을 리프레시하는 모드(Normal Refresh 모드)를 제어 신호 CS에 의해 전환할 것, ② 하나의 메모리 셀어레이 영역을 두 개의 리프레시 영역으로 구성하고, 하나의 리프레시 영역 내의 메모리 셀만을 리프레시하는 모드(Half Refresh 모드)와 모든 리프레시 영역 내의 메모리 셀을 리프레시하는 모드(Normal Refresh 모드)를 전환할 것을 전제로 한다.

이 때문에, 리프레시 어드레스 신호 A12-A0 중 상위 2비트 A12, A11을 생성하는 유닛(N=1, 2)에 도 5 및 도 6의 회로에 의해 생성된 제어 신호 RACC12, bRACC 12, RACC11, bRACC11을 입력하고, 리프레시 어드레스 신호 A12, A11의 레벨을 고정할 수 있도록 하고 있다.

도 9는 도 8의 카운터의 유닛 N=1의 회로예를 나타내고 있다.

유닛 N=1에는 제어 신호(Address Count Up Pulse signal) ACUP가 입력되고, 유닛 N=1부터는 리프레시 어드레스 신호 A12가 출력된다. RACC12가 "H", bRACC12 ="L"일 때는 리프레시 어드레스 신호 A12는 제어 신호 ACUP를 기본 클럭으로 한 2진 카운트 출력 신호가 된다. 한편, RACC12가 "L", bRACC12="H"일때는 리프레시 어드레스 신호 A12는 제어 신호 ACUP를 그대로 출력한다.

제어 신호 ACUP는 리프레시 동작이 종료할때마다 생성되는 펄스 신호로서, 다음의 리프레시 동작이 개시될때까지는 반드시 "L"레벨로 되돌아 간다. 이 때문에, 리프레시 어드레스 신호 A12는 ACUP, 즉 항상 "L" 레벨 신호가 되고, 이것이 어드레스 드라이버에 저장된다. 결과적으로, 로우 디코더 회로에서는 리프레시 어드레스 신호 A12가 "L"로 고정된 상태가 된다.

도 10은 도 8의 카운터의 유닛 N=2의 회로예를 나타내고 있다.

유닛 N=2에는 유닛 N=1의 출력 신호 A12가 입력된다. 즉, 유닛 N=2에는 제어 신호 RACC12, bRACC12에 기초하고, 제어 신호 ACUP를 기본 클럭으로 한 2진 카운트 출력 신호 및 제어 신호 ACUP 중 어느 한쪽이 입력된다.

유닛 N=2부터는 리프레시 어드레스 신호 A11이 출력된다. RACC11이 "H", bRACC11="L"일 때는 리프레시 어드레스 신호 A11은 리프레시 어드레스 신호 A12를 기본 클럭으로 한 2진 카운트 출력 신호가 된다. 한편, RACC11이 "L", bRACC 11="H"일때는 리프레시 어드레스 신호 A11은 제어 신호 ACUP를 그대로 출력한다.

제어 신호 ACUP는 리프레시 동작이 종료할때마다 생성되는 펄스 신호로서, 다음의 리프레시 동작이 개시될때까지는 반드시 "L"레벨로 되돌아간다. 이 때문에, 리프레시 어드레스 신호 A11은 ACUP, 즉 항상 "L"레벨 신호가 되고, 이것이 어드레스 드라이버에 저장된다. 결과적으로, 로우 디코더 회로에서는 리프레시 어드레스 신호 A11이 "L"로 고정된 상태가 된다.

도 11은 도 8의 카운터의 유닛 N=3, 4, …13의 회로예를 나타내고 있다.

각 유닛 N=3, 4, …13에는 하나 전의 유닛의 출력 신호 Ax+1이 입력된다. 각 유닛 n=3, 4, …13부터는 리프레시 어드레스 신호 Ax가 출력된다.

유닛 N=3, 4, …13에 있어서는 RACCx는 "H", bRACCx는 "L"로 고정되어 있기 때문에, 리프레시 어드레스 신호 Ax는 항상 입력 신호 Ax+1을 2진 카운트한 신호가 된다.

도 8 내지 도 11에 있어서, 리프레시 어드레스 카운터의 회로예를 설명했지만, 리프레시 어드레스 카운터 내의 각 유닛은 상호 동일한 구성을 갖고 있어도, 또는 서로 다른 구성을 갖고 있어도 좋다.

예를 들면, 도 11의 유닛 N=3, 4, …13에 대해서는 출력부의 논리 회로를 간략화하여 도 12에 도시한 바와 같은 유닛으로 해도 좋다.

또, 본 회로예에서는 최소한, 상술한 제1 내지 제3 실시예를 실현할 수 있도록, 13비트의 로우 어드레스 신호 A12-A0 중의 상위 2비트 A12, A11을 고정할 수 있도록 했지만, 본 회로예를 응용함으로써, 로우 어드레스 신호의 상위 3비트 이상을 용이하게 고정할 수도 있다.

[동작]

다음으로, 도 5 내지 도 12의 회로예를 사용한 경우에 있어서의 상술한 제1 및 제2 실시예에 대한 반도체 메모리의 동작에 대하여 설명한다.

① 제1 실시예의 경우

ⅰ. 전제

우선, 칩에 본 발명의 기능을 갖게 하기 위해서, 제어 신호 PREO가 "H"로 설정된다. 또한, 제1 실시예에서는 64메가비트 메모리 셀 어레이 영역을 두 개의 32메가비트 메모리 셀 어레이 영역으로 나누는 것이기 때문에, 제어 신호 HR이 "H"로 설정되고, QR이 "L"로 설정된다. 또한, RACC10-RACC0은 "H"로 고정되고, bRACC10-bRACC0는 "L"로 고정된다.

이 전제 조건에서, 제어 신호 CS의 레벨에 기초하여 선택적으로, 통상의 리프레시 동작(normal refresh 동작) 또는 본 발명에 따른 리프레시 동작(half refresh 동작)이 실행된다.

ⅱ. NORMAL REFRESH 동작

통상의 리프레시 동작, 즉, 64메가 비트 메모리 셀 어레이 영역 내의 메모리 셀을 리프레시하는 경우에는 제어 신호 CS가 "H"가 된다. 제어 신호 CS가 "H"일 때, 제어 신호 ACUP가 "H"가 되면 제어 신호 bPRE가 "H"가 된다. 제어 신호 bPRE가 "H"가 되면, 표 1에 도시한 바와 같이 RACC12는 "H"가 되고 bRACC12는 "L"이 되며, RACC11은 "H"가 되고 bRACC11은 "L"이 된다.

NormalRefresh

A12N=1

A112

A103

A94

A85

A76

A67

A58

A49

A310

A211

A112

A013

입력

ACUP

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

출력

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

RACCx/bRACCx

H/L

즉, 리프레시 어드레스 카운터 내의 모든 유닛(N=1, 2, …13)에 대하여, RACCx(x는 12, 11, …0)는 "H"가 되고, bRACCx는 "L"이 된다.

따라서, 최초의 유닛(N=1)에 펄스 신호 ACUP가 입력되고, 2단째 이후의 유닛 (N=2, 3, …13)에 전단의 유닛의 출력 신호가 입력된다. 결과적으로, 펄스 신호 ACUP에 동기하여 13비트 리프레시 로우 어드레스 신호 A12-A0이 순차적으로 인크리먼트된다.

ⅲ. HALF REFRESH 동작

본 발명에 따른 리프레시 동작, 즉, 64메가 비트 메모리 셀 어레이 영역 중그 절반인 32메가비트 메모리 셀 어레이 영역 내의 메모리 셀을 리프레시하는 경우에는 제어 신호 CS가 "L"이 된다. 제어 신호 CS가 "L"일 때, 제어 신호 ACUP가 "H"가 되면, 제어 신호 bPRE가 "L"이 된다. 제어 신호 bPRE가 "L"이 되면, 표 2에 도시한 바와 같이 RACC12는 "L"이 되고, bRACC12는 "H"가 되며, RACC11은 "H"가 되고, bRACC11은 "L"이 된다.

HalfRefresh

A12N=1

A112

A103

A94

A85

A76

A67

A58

A49

A310

A211

A112

A013

입력

ACUP

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

출력

ACUP

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

RACCx/bRACCx

L/H

H/L

즉, 리프레시 어드레스 카운터 내의 최초의 유닛(N=1)에 대해서는 RACC12는 "L"이 되고, bRACC12는 "H"가 된다. 또한, 2단째 이후의 유닛(N=2, 3, …13)에 대해서는 RACCx(x는 11, 10, …0)는 "H"가 되고 bRACCx는 "L"이 된다.

따라서, 1단째 유닛(N=1)의 출력 신호(로우 어드레스 신호) A12는 제어 신호 ACUP를 그대로 출력한다. 제어 신호 ACUP는 리프레시 동작이 종료할때마다 생성되는 펄스 신호로서, 다음의 리프레시 동작이 개시될때까지는 반드시 "L"레벨로 되돌아간다. 이 때문에, 리프레시 어드레스 신호 A12는 ACUP, 즉 항상 "L"레벨의 신호가 되고, 이것이 어드레스 드라이버에 저장된다. 결과적으로, 로우 디코더 회로에서는 리프레시 어드레스 신호 A12가 "L"로 고정된 상태가 된다.

또한, 2단째 유닛(N=2)에 입력되는 1단째 유닛(N=1)의 출력 신호 A12는 실질적으로는 제어 신호 ACUP와 동등하다. 결과적으로, 펄스 신호 ACUP에 동기하여 최상위 비트 A12를 제외하고, 리프레시 어드레스 신호의 나머지 12비트 A11-A0이 순차적으로 인크리먼트된다.

② 제2 실시예의 경우

ⅰ. 전제

우선, 칩에 본 발명의 기능을 갖게 하기 위해서, 제어 신호 PREO가 "H"로 설정된다. 또한, 제2 실시예에서는 64메가비트 메모리 셀 어레이 영역을 4개의 16메가비트 메모리 셀 어레이 영역으로 나누는 것이기 때문에, 제어 신호 HR이 "H"로 설정되고, QR이 "H"로 설정된다. 또한, RACC10-RACC0은 "H"로 고정되고, bRAXX10-bRACC0은 "L"로 고정된다.

이 전제 조건에서, 제어 신호 CS의 레벨에 기초하여 선택적으로 통상의 리프레시 동작(normal refresh 동작) 또는 본 발명에 따른 리프레시 동작(quarter refresh 동작)이 실행된다.

ⅱ. NORMAL REFRESH 동작

통상의 리프레시 동작, 즉 64메가비트 메모리 셀 어레이 영역 내의 메모리 셀을 리프레시하는 경우에는 제어 신호 CS가 "H"가 된다. 제어 신호 CS가 "H"일 때, 제어 신호 ACUP가 "H"가 되면 제어 신호 bPRE가 "H"가 된다. 제어 신호 bPRE가 "H"가 되면 상기 표 1에 도시한 바와 같이 RACC12는 "H"가 되고 bRACC12는 "L"이 되며, RACC11은 "H"가 되고 bRACC11은 "L"이 된다.

즉, 리프레시 어드레스 카운터 내의 모든 유닛(N=1, 2, …13)에 대해서, RACCx(x는 12, 11, …0)는 "H"가 되고, bRACCx는 "L"이 된다.

ⅲ. QUARTER REFRESH 동작

본 발명에 따른 리프레시 동작, 즉 64메가비트 메모리 셀 어레이 영역 중 그 4분의 1인 16메가비트 메모리 셀 어레이 영역 내의 메모리 셀을 리프레시하는 경우에는 제어 신호 CS가 "L"이 된다. 제어 신호 CS가 "L"일 때, 제어 신호 ACUP가 "H"가 되면, 제어 신호 bPRE가 "L"이 된다. 제어 신호 bPRE가 "L"이 되면, 표 3에 도시한 바와 같이 RACC12는 "L"이 되고, bRACC12는 "H"가 되며, RACC11은 "L"이 되고, bRACC11은 "H"가 된다.

QuarterRefresh

A12N=1

A112

A103

A94

A85

A76

A67

A58

A49

A310

A211

A112

A013

입력

ACUP

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

출력

ACUP

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

RACCx/bRACCx

L/H

H/L

즉, 리프레시 어드레스 카운터 내의 최초의 유닛(N=1)에 대해서는 RACC12는 "L"이 되고, bRACC12는 "H"가 되며, 2단째 유닛(N=2)에 대해서는 RACC11은 "L"이 되고, bRACC11은 "H"가 된다. 또한, 3단째 이후의 유닛(N=3, 4, …13)에 대해서는 RACCx(x는 10, 9, …0)는 "H"가 되고, bRACCx는 "L"이 된다.

따라서, 1단째 및 2단째 유닛(N=1, 2)의 출력 신호(로우 어드레스 신호) A12, A11은 제어 신호 ACUP를 그대로 출력한다. 제어 신호 ACUP는 리프레시 동작이 종료할때마다 생성되는 펄스 신호로서, 다음의 리프레시 동작이 개시될때까지는 반드시 "L"레벨로 되돌아간다. 이 때문에, 리프레시 어드레스 신호 A12, A11은 ACUP, 즉 항상 "L"레벨의 신호가 되고, 이것이 어드레스 드라이버에 저장된다. 결과적으로, 로우 디코더 회로에서는 리프레시 어드레스 신호 A12, A11이 "L"로 고정된 상태가 된다.

또한, 3단째 유닛(N=3)에 입력되는 2단째 유닛(N=2)의 출력 신호 A11은 실질적으로는 제어 신호 ACUP와 동등하다. 결과적으로, 펄스 신호 ACUP에 동기하여 상위 2비트 A12, A11을 제외하고, 리프레시 어드레스 신호의 나머지 12비트 A11-A0이 순차적으로 인크리먼트된다.

[시스템 예]

도 13은 본 발명의 리프레시 기능을 구비한 메모리 칩을 이용한 시스템의 일례를 나타내고 있다.

메모리 칩(20)은 도 1에 도시한 회로를 포함하고 있다. 본 실시예에서는 CPU(21)에 의해 제어 신호 CS가 생성되고, 이 제어 신호 CS가 메모리 칩(20)에 공급된다.

[기타]

본 발명은 통상 시에는 대용량 데이터 때문에 큰 메모리 용량을 필요로 하고, 또한 특정 시에는 소용량 데이터를 저소비 전력으로 기억하기 때문에, 작은 메모리 용량이 있으면 충분한 시스템에 적용된다. 또한, 본 발명은 특히 휴대 전화 등의 휴대용 전자 기기와 같이 소비 전력의 저감이 중요한 과제로 되어 있는 것에 매우 유효하다.

이상, 설명한 바와 같이 본 발명의 반도체 메모리에 따르면, 메모리 셀 어레이의 메모리 용량보다 작은 메모리 용량을 갖는 리프레시 영역에 대해서만 리프레시 동작을 행하는 모드를 구비하고 있기 때문에, 메모리 셀의 포즈 시간 특성을 바꾸지 않고 단위 시간당 리프레시 동작의 횟수를 작게 하여, 리프레시 시의 소비 전류를 삭감할 수 있다.

Claims

메모리 셀 어레이와,

리프레시 동작 시에 상기 메모리 셀 어레이의 로우들을 선택하는데 이용되는 복수의 비트의 내부 어드레스 신호를 생성하도록 구성된 신호 생성 회로와,

상기 리프레시 동작 시에 상기 메모리 셀 어레이의 리프레시 영역 내의 로우들을 선택하도록 구성된 제어 회로 ― 상기 리프레시 영역의 메모리 용량은 상기 메모리 셀 어레이의 메모리 용량보다 작음 ― 와,

상기 메모리 셀 어레이의 로우들을 하나씩 순차적으로 선택하기 위한 타이밍들을 결정하도록 구성된 리프레시 타이머

를 포함하며,

상기 리프레시 동작 시에 적어도 두 개의 리프레시 모드들중 하나가 선택되며, 상기 적어도 두 개의 리프레시 모드들은, 제1 신호에 기초하여 상기 메모리 셀 어레이의 모든 로우들이 선택되는 제1 리프레시 모드와, 상기 리프레시 영역 내의 로우들만 선택되는 제2 리프레시 모드를 포함하며,

상기 리프레시 타이머는 상기 선택된 모드에 따라 상기 타이밍들을 변경하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 영역이 상기 메모리 셀 어레이의 메모리 용량의 1/2ⁿ의 메모리 용량을 가질 때 상기 내부 어드레스 신호의 n 개의 유효 비트들의 값들이 고정되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 영역이 상기 메모리 셀 어레이의 메모리 용량의 1/2ⁿ의 메모리 용량을 가질 때, 상기 리프레시 영역 내의 로우들이 선택되는 간격이 2ⁿ배 더 길어지게 되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 영역은 칩의 메모리 구성소자 내에 저장된 데이터에 기초하여 사전결정되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 영역 내의 로우들만 선택하는 기능은 제2 제어 신호에 응답하여 유효하게 되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 제1 제어 신호는 칩의 외부에서 생성되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 제1 제어 신호는 칩의 내부에서 생성되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 반도체 메모리는 휴대용 전자 장치에 이용되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 반도체 메모리는 동적 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 반도체 메모리.
메모리 셀 어레이와,

리프레시 동작 시에 상기 메모리 셀 어레이의 로우들을 선택하는데 이용되는 복수의 비트의 내부 어드레스 신호를 생성하도록 구성된 신호 생성 회로와,

상기 리프레시 동작 시에, 제1 제어 신호에 기초하여 상기 내부 어드레스 신호의 비트들중 적어도 하나의 값을 고정하고 상기 메모리 셀 어레이의 리프레시 영역 내의 로우들을 선택하도록 구성된 제어 회로 ―상기 리프레시 영역의 메모리 용량은 상기 메모리 셀 어레이의 메모리 용량보다 작음 ―와,

상기 메모리 셀 어레이의 로우들을 하나씩 순차적으로 선택하기 위한 타이밍들을 결정하도록 구성된 리프레시 타이머

를 포함하며,

상기 리프레시 동작 시에 적어도 두 개의 리프레시 모드들중 하나가 선택되며, 상기 적어도 두 개의 리프레시 모드들은, 상기 제1 제어 신호에 기초하여 상기 메모리 셀 어레이의 모든 로우들이 선택되는 제1 리프레시 모드와, 상기 리프레시 영역 내의 로우들만 선택되는 제2 리프레시 모드를 포함하며,

상기 리프세시 타이머는 상기 선택된 모드에 따라 상기 타이밍들을 변경하는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 리프레시 영역이 상기 메모리 셀 어레이의 메모리 용량의 1/2ⁿ의 메모리 용량을 가질 때 상기 내부 어드레스 신호의 n 개의 유효 비트들의 값들이 고정되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 리프레시 영역이 상기 메모리 셀 어레이의 메모리 용량의 1/2ⁿ의 메모리 용량을 가질 때, 상기 리프레시 영역 내의 로우들이 선택되는 간격이 2ⁿ배 더 길어지게 되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 리프레시 영역은 칩의 메모리 구성소자 내에 저장된 데이터에 기초하여 사전결정되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 리프레시 영역 내의 로우들만 선택하는 기능은 제2 제어 신호에 응답하여 유효하게 되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 제1 제어 신호는 칩의 외부에서 생성되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 제1 제어 신호는 칩의 내부에서 생성되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 반도체 메모리는 휴대용 전자 장치에 이용되는 것을 특징으로 하는 반도체 메모리.
제10항에 있어서,

상기 반도체 메모리는 동적 랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 반도체 메모리.