JP6394155B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリなどが知られている。
例えば、強誘電体メモリは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）とも呼ばれ、キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極との間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを“１”と“０”とに対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がＦｅＲＡＭにはある。

このようなキャパシタを備えたメモリセルからなる強誘電体メモリにおいて、消費電力の低減のために、平行に配置したプレート線（キャパシタに接続される配線）に対して、ワード線を階段状に配置したメモリセルアレイがある。

また、隣接ビット線間の容量カップリングによる読み出しノイズを避けるために、活性化されるビット線と、接地電位に固定されるビット線が交互に位置するように制御するフォールデッドビット線方式がある。

特開２００４−１６４７３０号公報 特開２００６−２７７８８９号公報

ところで、プレート線は、白金など、比較的抵抗が大きい材質が用いられるため、プレート線に接続されるメモリセルが多くなるとＣＲディレイが増加する。
ＣＲディレイを減らすには、同時に選択されるメモリセル群を、同時に駆動される２本のプレート線に分割して接続することが考えられる。その場合、フォールデッドビット線方式に対応させるため、分割した各メモリセル群は、異なるビット線に接続されるようにプレート線の延伸方向にずらして配置されることになる。

しかし、分割したメモリセル群を同時に選択するために各メモリセル群を共通の階段状のワードに接続しようとすると、各メモリセル群の間の位置関係によっては、ワード線を引回す領域が増え、レイアウト面積が増大してしまう。

発明の一観点によれば、第１プレート線と、前記第１プレート線に隣接して配置され、前記第１プレート線と同時に駆動される第２プレート線と、階段状に配置された第１ワード線と、前記第１プレート線に接続され、複数の第１ビット線に接続される第１の位置に配置された第１メモリセル群と、前記第２プレート線に接続され、複数の第２ビット線に接続される第２の位置に配置された第２メモリセル群と、前記第１メモリセル群、前記第２メモリセル群及び前記第１ワード線に接続された第２ワード線と、を有する半導体記憶装置が提供される。

開示の半導体記憶装置によれば、面積の増大を抑えられる。

第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す図である。 メモリセルの回路図の一例を示す図である。 メモリセルのレイアウト例を示す断面図である。 メモリセルの動作例を示すタイミングチャートである。 セルアレイの一例を示す平面図である。 図６の一部を拡大した図である。 図７のＡ−Ａ’線での断面の例を示す図である。 図７のＢ−Ｂ’線での断面の例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。

半導体記憶装置１は、プレート線ＰＬ１，ＰＬ２と、ワード線ＷＬ１〜ＷＬ４、ビット線ＢＬ１〜ＢＬ１２、メモリセル群ｍｃｇ１〜ｍｃｇ４、ワード線ＷＬｐ１〜ＷＬｐ６（以下部分ワード線ＷＬｐ１〜ＷＬｐ６と呼ぶ）を有する。

隣接して配置されるプレート線ＰＬ１，ＰＬ２は、同時に駆動される。
ワード線ＷＬ１〜ＷＬ４は、階段状に配置されている。
ビット線ＢＬ１〜ＢＬ１２は、フォールデッドビット線方式で駆動される。例えば、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７，ＢＬ９，ＢＬ１１が活性化されるときは、ビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８，ＢＬ１０，ＢＬ１２は非活性化される。

メモリセル群ｍｃｇ１は、プレート線ＰＬ２とビット線ＢＬ１〜ＢＬ６と、部分ワード線ＷＬｐ３，ＷＬｐ４に接続されている。この接続の様子については図１では図示を省略しているが、部分ワード線ＷＬｐ３，ＷＬｐ４は、メモリセル群ｍｃｇ１に含まれるメモリセルｍｃ１〜ｍｃ６のトランジスタのゲートに接続されている。部分ワード線ＷＬｐ３，ＷＬｐ４が、そのトランジスタのゲートとして機能している、ということもできる。

なお、図１では図示を省略しているが、各メモリセルｍｃ１〜ｍｃ６は、不揮発性メモリであり、上記のトランジスタの他、キャパシタを含んでいる（図３参照）。
メモリセルｍｃ１はビット線ＢＬ１に接続され、メモリセルｍｃ２はビット線ＢＬ２に接続され、メモリセルｍｃ３はビット線ＢＬ３に接続されている。また、メモリセルｍｃ４はビット線ＢＬ４に接続され、メモリセルｍｃ５はビット線ＢＬ５に接続され、メモリセルｍｃ６はビット線ＢＬ６に接続されている。

また、フォールデッドビット線方式の実現のため、メモリセルｍｃ１，ｍｃ３，ｍｃ５には部分ワード線ＷＬｐ３が接続され、メモリセルｍｃ２，ｍｃ４，ｍｃ６には部分ワード線ＷＬｐ４が接続されており、隣接するメモリセルが別々に選択される。

説明を省略するが、他のメモリセル群ｍｃｇ２〜ｍｃｇ４も同様に複数のメモリセルを有している。
メモリセル群ｍｃｇ２は、メモリセル群ｍｃｇ１と同様にプレート線ＰＬ２に接続されているが、ビット線ＢＬ７〜ＢＬ１２が接続される位置に配置されている。メモリセル群ｍｃｇ２には、さらに部分ワード線ＷＬｐ１，ＷＬｐ２が接続されている。メモリセル群ｍｃｇ３は、プレート線ＰＬ１とビット線ＢＬ１〜ＢＬ６と部分ワード線ＷＬｐ１，ＷＬｐ２に接続されている。メモリセル群ｍｃｇ４は、メモリセル群ｍｃｇ３と同様にプレート線ＰＬ１に接続されているが、ビット線ＢＬ７〜ＢＬ１２が接続される位置に配置されている。メモリセル群ｍｃｇ４には、さらに、部分ワード線ＷＬｐ５，ＷＬｐ６が接続されている。

部分ワード線ＷＬｐ１〜ＷＬｐ６は、例えば、ポリシリコンで形成されており、ワード線ＷＬ１〜ＷＬ４の下層に配置されている。
部分ワード線ＷＬｐ１，ＷＬｐ２は、メモリセル群ｍｃｇ２，ｍｃｇ３及びワード線ＷＬ１，ＷＬ２に接続されている。なお、図１の例では、部分ワード線ＷＬｐ１は、プレート線ＰＬ１の下を潜るように形成されており、部分ワード線ＷＬｐ２は、プレート線ＰＬ２の下を潜るように形成されているがこれに限定されない。例えば、上層の配線を用いて、部分ワード線ＷＬｐ１，ＷＬｐ２の一部がプレート線ＰＬ１，ＰＬ２を跨ぐように配置されていてもよい。

部分ワード線ＷＬｐ３，ＷＬｐ４は、メモリセル群ｍｃｇ１に接続されている。また、部分ワード線ＷＬｐ３は、ワード線ＷＬ３に接続され、部分ワード線ＷＬｐ４は、ワード線ＷＬ４に接続されている。

部分ワード線ＷＬｐ５，ＷＬｐ６は、メモリセル群ｍｃｇ４に接続されている。また、部分ワード線ＷＬｐ５は、ワード線ＷＬ３に接続され、部分ワード線ＷＬｐ６は、ワード線ＷＬ４に接続されている。

図１の例では、メモリセル群ｍｃｇ１の配置位置に対するメモリセル群ｍｃｇ４の配置位置の方向は、ワード線ＷＬ３，ＷＬ４の配線方向と比較的近い。そのため、図１に示すようにメモリセル群ｍｃｇ１を選択するための部分ワード線ＷＬｐ３，ＷＬｐ４は，メモリセル群ｍｃｇ４を選択するための部分ワード線ＷＬｐ５，ＷＬｐ６と、ワード線ＷＬ３，ＷＬ４を介して接続することが比較的容易である。

一方、メモリセル群ｍｃｇ２の配置位置に対するメモリセル群ｍｃｇ３の配置位置の方向は、ワード線ＷＬ１，ＷＬ２の配線方向と異なっている。
メモリセル群ｍｃｇ２，ｍｃｇ３同士をワード線ＷＬ１，ＷＬ２で直接接続しようとすると、例えば、メモリセル群ｍｃｇ３に接続したワード線ＷＬ１，ＷＬ２を巡回させて、メモリセル群ｍｃｇ２にも接続されるように配線することになり配線領域が増える。

本実施の形態の半導体記憶装置１は、このようなメモリセル群ｍｃｇ２，ｍｃｇ３に含まれるメモリセルを同時に選択するため、メモリセル群ｍｃｇ２，ｍｃｇ３に接続される部分ワード線ＷＬｐ１，ＷＬｐ２を有している。図１の例では、部分ワード線ＷＬｐ１，ＷＬｐ２は、ワード線ＷＬ１，ＷＬ２の階段状の形状とは逆向きの階段状の形状で形成されている。これにより、メモリセル群ｍｃｇ２，ｍｃｇ３同士が接続しやすくなる。

部分ワード線ＷＬｐ１，ＷＬｐ２には、階段状に配置されたワード線ＷＬ１，ＷＬ２が接続されている。このような半導体記憶装置１では、図１に示すようなワード線ＷＬ１，ＷＬ２の配線方向にかかわらず、部分ワード線ＷＬｐ１，ＷＬｐ２によって、各メモリセル群ｍｃｇ２，ｍｃｇ３に含まれるメモリセルを同時に選択できるようになる。そのため、ワード線ＷＬ１，ＷＬ２を引き回す領域を削減でき、レイアウト面積の増大を抑えられ、半導体記憶装置１を小面積化できる。

また、同時駆動される２本のプレート線ＰＬ１，ＰＬ２に同時に選択されるメモリセルが分割して接続されていることで、負荷容量が２本のプレート線ＰＬ１，ＰＬ２に分散され、ＣＲディレイが抑制される。そのため、プレート線ＰＬ１，ＰＬ２の駆動速度を速められる。

（第２の実施の形態）
以下、第２の実施の形態の半導体記憶装置を説明する。第２の実施の形態の半導体記憶装置は、例えば、強誘電体メモリである。

図２は、第２の実施の形態の半導体記憶装置の一例を示す図である。
半導体記憶装置１０は、セルアレイ１１、周辺回路部１２、ＰＬドライバ１３、ローアドレスデコーダ１４、偶数ＷＬドライバ１５ａ、奇数ＷＬドライバ１５ｂを有する。さらに半導体記憶装置１０は、偶数コラムセレクタ／偶数コラムデコーダ１６ａ、奇数コラムセレクタ／奇数コラムデコーダ１６ｂ、ライトアンプ１７、センスアンプ１８を有する。

セルアレイ１１は、図２では図示を省略しているが行列状に配置された複数のメモリセル、階段状に配置されているワード線、ビット線、プレート線などを有している。
周辺回路部１２は、半導体記憶装置１０の外部から入力されるローアドレスやコラムアドレスを受けて、ＰＬドライバ１３や、偶数コラムセレクタ／偶数コラムデコーダ１６ａ、奇数コラムセレクタ／奇数コラムデコーダ１６ｂに供給する。

また、周辺回路部１２は、図示しない加算回路を有しており、ローアドレスとコラムアドレスを加算したアドレスをローアドレスデコーダ１４に供給する。また、フォールデッドビット線方式を実現するため、周辺回路部１２は、ローアドレスの最下位ビットが“０”か“１”かによって、奇数ビット線を活性化するか偶数ビット線を活性化するか指示する信号を生成する。周辺回路部１２は、その信号を、偶数ＷＬドライバ１５ａ、奇数ＷＬドライバ１５ｂ、偶数コラムセレクタ／偶数コラムデコーダ１６ａ、奇数コラムセレクタ／奇数コラムデコーダ１６ｂに供給する。また、周辺回路部１２は、半導体記憶装置１０の各部に供給するクロック信号や制御信号を生成する。

ＰＬドライバ１３は、周辺回路部１２から供給されるローアドレスに基づき、プレート線を駆動する。なお、本実施の形態の半導体記憶装置１０では、後述するように、同時にアクセスされる複数のメモリセルが、隣接する２本のプレート線に分けて接続されているため、ＰＬドライバ１３は、２つのプレート線を同時に駆動する。

ローアドレスデコーダ１４は、周辺回路部１２から供給される、ローアドレスとコラムアドレスを加算したアドレスをデコードして、偶数ＷＬドライバ１５ａ及び奇数ＷＬドライバ１５ｂに供給する。

偶数ＷＬドライバ１５ａは、ローアドレスデコーダ１４から供給されるデコードアドレスに基づき、セルアレイ１１の偶数ワード線を駆動する。奇数ＷＬドライバ１５ｂは、ローアドレスデコーダ１４から供給されるデコードアドレスに基づき、セルアレイ１１の奇数ワード線を駆動する。

また、偶数ＷＬドライバ１５ａと、奇数ＷＬドライバ１５ｂは、周辺回路部１２から供給される、ローアドレスの最下位ビットの値に基づく信号によって、一方が活性化され他方が非活性化される。また、図示しない加算器によりローアドレスとコラムアドレスの加算された番地の１つのワード線が活性化される。

偶数コラムセレクタ／偶数コラムデコーダ１６ａは、周辺回路部１２から供給されるコラムアドレスをデコードして、デコードアドレスに基づいて、偶数ビット線を選択する。奇数コラムセレクタ／奇数コラムデコーダ１６ｂは、周辺回路部１２から供給されるコラムアドレスをデコードして、デコードアドレスに基づいて、奇数ビット線を選択する。

また、偶数コラムセレクタ／偶数コラムデコーダ１６ａと奇数コラムセレクタ／奇数コラムデコーダ１６ｂは、周辺回路部１２から供給される、ローアドレスの最下位ビットの値に基づく信号によって、一方が活性化され他方が非活性化される。

ライトアンプ１７は、半導体記憶装置１０の外部から、例えば、周辺回路部１２に含まれるデータ入出力回路を介して入力される書き込みデータを、偶数コラムセレクタ／偶数コラムデコーダ１６ａ、奇数コラムセレクタ／奇数コラムデコーダ１６ｂに供給する。

センスアンプ１８は、セルアレイ１１から、偶数コラムセレクタ／偶数コラムデコーダ１６ａ、奇数コラムセレクタ／奇数コラムデコーダ１６ｂを介して読み出されたデータを増幅する。そして、センスアンプ１８は、そのデータを、例えば、周辺回路部１２に含まれるデータ入出力回路を介して半導体記憶装置１０の外部に出力する。

上記のような半導体記憶装置１０において、例えば、ローアドレス“０１１１”、コラムアドレス“１１”のメモリセルに対して書き込みまたは読み出しを行う場合、ＰＬドライバ１３は、ローアドレス“０１１１”を含むプレート線を駆動する。なお、ＰＬドライバ１３はプレート線を２本同時に駆動するため、例えば、ローアドレス“０１００”〜“０１１１”に対応するプレート線が駆動される。一方、ワード線は階段状に配線されているため、駆動されるワード線の選択は、例えば、以下のように行われる。ローアドレスの最下位ビットは、フォールデッドビット線方式における偶数奇数の切り替えに使われる。“０１１１”のように最下位が“１”であるときには、奇数ＷＬドライバ１５ｂと、奇数コラムセレクタ／奇数コラムデコーダ１６ｂが選択される。最下位が“０”であるときには、偶数ＷＬドライバ１５ａと、偶数コラムセレクタ／偶数コラムデコーダ１６ａが選択される。

周辺回路部１２の図示しない加算回路は、ローアドレスとコラムアドレスを加算する。上記の例の場合、最下位ローアドレスを除いた“０１１”＋“１１”＝“１１０”であるので、奇数ＷＬドライバ１５ｂは、ローアドレス“１１０１”のワード線を駆動する。これによって、ローアドレス“０１１１”、コラムアドレス“１１”のメモリセルが選択される。

図３は、メモリセルの回路図の一例を示す図である。
図３では、１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルＭＣの例が示されており、メモリセルＭＣは、トランジスタＴｒとキャパシタＣを有している。

トランジスタＴｒは、図３の例では、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であり、ゲートにワード線ｗｌ、ドレインにビット線ｂｌ、電流端子（ソースまたはドレイン）にキャパシタＣの一端が接続されている。

キャパシタＣは、例えば、強誘電体膜を備えている。キャパシタＣの一端はトランジスタＴｒの電流端子（ソースまたはドレイン）に接続されており、他端はプレート線ｐｌに接続されている。

図４は、メモリセルのレイアウト例を示す断面図である。
図３に示したメモリセルＭＣと対応する要素については同一符号が付されている。トランジスタＴｒは、シリコン基板のＰタイプウェル２０を用いて形成されている。シリコン基板のＰタイプウェル２０に形成された不純物拡散領域（以下単に拡散領域という）２１がトランジスタＴｒのソース、拡散領域２２がトランジスタＴｒのドレインとなる。トランジスタのゲート２３（ワード線ｗｌの一部に相当する）は、拡散領域２１，２２に跨るようにＰタイプウェル２０上に形成されている。ゲート２３は、例えば、ポリシリコンで形成されている。

なお、ゲート２３とＰタイプウェル２０の間にはゲート酸化膜が形成されているが、図示が省略されている。また、図４には図示されていないが、ゲート２３は、上層に形成される階段状のワード線（メタルワード線、裏打ちワード線などとも呼ばれる）と接続されている。

拡散領域２１は、ビア２４、配線層２５、ビア２６を介してビット線ｂｌに接続されている。
拡散領域２２は、ビア２７を介して配線層２８に接続されている。そして配線層２８の下部にはビア２９を介してキャパシタＣが接続されている。キャパシタＣは、下部電極３０（プレート線ｐｌの一部に相当する）と、ビア２９に接続された上部電極３１との間に接続された強誘電体膜３２（例えば、チタン酸ジルコン酸鉛）を有している。

上記のようなメモリセルＭＣのリード及びライト時の動作例を説明する。
図５は、メモリセルの動作例を示すタイミングチャートである。
横軸は時間を示し、縦軸は電圧を示している。ワード線ｗｌ、プレート線ｐｌ、ビット線ｂｌの電圧の一例の様子が示されている。なお、ビット線ｂｌについては、“１”を読み出す（または書き込む）場合の電圧の様子と、“０”を読み出す（または書き込む）場合の電圧の様子が示されている。

まず、ビット線ｂｌがＧＮＤレベルにプリチャージされている状態であるとする。その状態で、ワード線ｗｌの電圧がＨ（High）レベルに向けて立ち上がり（タイミングｔ１）、プレート線ｐｌの電圧もＨレベルに向けて立ち上がると（タイミングｔ２）、ビット線ｂｌの電圧がセンスアンプで増幅される（タイミングｔ３）。プレート線ｐｌの立ち上がりにより、キャパシタＣに電圧がかかり、強誘電体膜３２の分極反転に伴い大量の電荷が湧き出す状態（“１”が書き込まれている状態）か、分極反転が行われず少量の電荷が湧き出す状態（“０”が書き込まれている状態）かにより、ビット線ｂｌの電圧が異なる。その差異に基づき、“１”または“０”が読み出される。

“０”の書き込みの際には、ビット線ｂｌの電圧が立ち下げられ（タイミングｔ３）、ＧＮＤレベルになるタイミング（タイミングｔ４）から、プレート線ｐｌの電圧がＧＮＤレベルになるタイミング（タイミングｔ６）までの間、書き込みが行われる。

一方、“１”の書き込みの際には、ビット線ｂｌの電圧が立ち上げられ（タイミングｔ３）、さらに、ワード線ｗｌの電圧がＨレベルからさらに昇圧される（タイミングｔ５）。そして、プレート線ｐｌがＧＮＤレベルになるタイミング（タイミングｔ６）から、ビット線ｂｌの電圧がＧＮＤレベルに立ち下げられるタイミング（タイミングｔ７）までの間、“１”の書き込みが行われる。その後、ワード線ｗｌの電圧がＧＮＤに立ち下げられ（タイミングｔ８）、メモリセルＭＣが非選択状態となる。

以下、図２のセルアレイ１１の一例を説明する。
図６は、セルアレイの一例を示す平面図である。また、図７は、図６の一部を拡大した図である。

セルアレイ１１は、プレート線ｐｌ１，ｐｌ２，ｐｌ３，ｐｌ４，ｐｌ５，ｐｌ６、階段状に配置されたワード線ｗｌ１，ｗｌ２，ｗｌ３，ｗｌ４，ｗｌ５，ｗｌ６，ｗｌ７，ｗｌ８を有している。プレート線ｐｌ１〜ｐｌ６は、例えば、白金などで形成されており、プレート線ｐｌ１〜ｐｌ６には、白金よりも抵抗の低い材質の裏打ち線が接続されているが、図示は省略されている。さらにセルアレイ１１は、ビット線ｂｌ１，ｂｌ２，ｂｌ３，ｂｌ４，ｂｌ５，ｂｌ６，ｂｌ７，ｂｌ８，ｂｌ９，ｂｌ１０，ｂｌ１１，ｂｌ１２，ｂｌ１３，ｂｌ１４，ｂｌ１５，ｂｌ１６を有している。

さらにセルアレイ１１は、図６の領域Ａ１を拡大した図７に示されているように、例えば、ポリシリコンで形成される部分ワード線ｗｌｐ１，ｗｌｐ２，ｗｌｐ３，ｗｌｐ４，ｗｌｐ５，ｗｌｐ６を有している。部分ワード線ｗｌｐ１〜ｗｌｐ６において、プレート線ｐｌ４，ｐｌ５の下部に形成されている部分については、点線で示されている。なお、図７では、図６に示したワード線ｗｌ１〜ｗｌ８、ビット線ｂｌ１〜ｂｌ１６については図示が省略されている。

部分ワード線ｗｌｐ１は、ビア４０によって図６に示したワード線ｗｌ５に接続されている。部分ワード線ｗｌｐ２は、ビア４１によって図６に示したワード線ｗｌ６に接続されている。部分ワード線ｗｌｐ３は、ビア４２によって図６に示したワード線ｗｌ７に接続されている。部分ワード線ｗｌｐ４は、ビア４３によって図６に示したワード線ｗｌ８に接続されている。部分ワード線ｗｌｐ５は、ビア４４によって図６に示したワード線ｗｌ５に接続されている。部分ワード線ｗｌｐ６は、ビア４５によって図６に示したワード線ｗｌ６に接続されている。

このように、部分ワード線ｗｌｐ１，ｗｌｐ５については、ワード線ｗｌ５を介して電気的に接続される。また、部分ワード線ｗｌｐ２，ｗｌｐ６についても、ワード線ｗｌ６を介して電気的に接続される。

さらにセルアレイ１１は、図７に示されているように、拡散領域５０，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１を有する。またセルアレイ１１は、プレート線ｐｌ４に接続されるキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８と、プレート線ｐｌ５に接続されるキャパシタＣ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６を有する。

拡散領域５０〜６１は、それぞれ、１Ｔ１Ｃ型のメモリセルに含まれるトランジスタを形成するものである。部分ワード線ｗｌｐ１〜ｗｌｐ６が、トランジスタのゲートとして機能し、拡散領域５０〜６１がソースまたはドレインとして機能する。

キャパシタＣ１〜Ｃ１６は、それぞれ、１Ｔ１Ｃ型のメモリセルに含まれるキャパシタであり、以下に示すように、上部電極が、拡散領域５０〜６１の何れかに接続されている。

図８は、図７のＡ−Ａ’線での断面の例を示す図である。なお、図８では、図７では図示を省略したワード線ｗｌ３〜ｗｌ６の他、破線でビット線層が図示されている。ただし、以下に示す各要素の間に絶縁層が形成されているが図示は省略されている。

拡散領域５２，５６はシリコン基板９０に形成されており、部分ワード線ｗｌｐ３，ｗｌｐ４，ｗｌｐ５，ｗｌｐ６は、シリコン基板９０上に形成されている。
拡散領域５２は、ビア９１を介して配線層９２に接続されている。そして配線層９２の下部にはビア９３を介して、キャパシタＣ６が接続されている。キャパシタＣ６は、下部電極９４（プレート線ｐｌ４の一部に相当する）と、ビア９３に接続された上部電極９５との間に接続された強誘電体膜９６を有している。

拡散領域５６は、ビア９７を介して配線層９８に接続されている。そして配線層９８の下部にはビア９９を介して、キャパシタＣ１４が接続されている。キャパシタＣ１４は、下部電極１００（プレート線ｐｌ５の一部に相当する）と、ビア９９に接続された上部電極１０１との間に接続された強誘電体膜１０２を有している。

図９は、図７のＢ−Ｂ’線での断面の例を示す図である。なお、図９では、図７では図示を省略したワード線ｗｌ４〜ｗｌ８の他、破線でビット線層が図示されている。ただし、以下に示す各要素の間に絶縁層が形成されているが図示は省略されている。

シリコン基板９０上に形成された部分ワード線ｗｌｐ３は、ビア１１０ａ、配線層１１２ａ、ビア１１０ｂ、配線層１１２ｂ、ビア１１０ｃを介して、ワード線ｗｌ７に接続されている。シリコン基板９０上に形成された部分ワード線ｗｌｐ４は、ビア１１１ａ、配線層１１３ａ、ビア１１１ｂ、配線層１１３ｂ、ビア１１１ｃを介して、ワード線ｗｌ８に接続されている。

図７の説明に戻り、拡散領域５０〜６１のそれぞれには、さらにビア７０，７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１の何れかを介して、図６に示したビット線ｂｌ５〜ｂｌ１２の対応するものに接続される。

例えば、拡散領域５４は、ビア７４を介してビット線ｂｌ６に接続され、拡散領域５８は、ビア７８を介してビット線ｂｌ５に接続される。これにより拡散領域５４に接続されているキャパシタＣ１を含むメモリセルと、拡散領域５８に接続されているキャパシタＣ９を含むメモリセルとが、異なるビット線に接続されることになる。

上記のようなセルアレイ１１を含む半導体記憶装置１０では、同時駆動される２本のプレート線に同時にアクセスされる複数のメモリセルが接続されている。
例えば、図７において、部分ワード線ｗｌｐ１は、一部が拡散領域５０，５１上に形成されており、キャパシタＣ２，Ｃ４に接続されるトランジスタのゲートとして機能している。また、部分ワード線ｗｌｐ５は、一部が拡散領域５６，５７上に形成されており、キャパシタＣ１４，Ｃ１６に接続されるトランジスタのゲートとして機能している。部分ワード線ｗｌｐ１，ｗｌｐ５は、前述したように、ワード線ｗｌ５を介して電気的に接続されている。そのため、プレート線ｐｌ４，ｐｌ５と、ワード線ｗｌ５を同時に駆動することで、それぞれキャパシタＣ２，Ｃ４，Ｃ１４，Ｃ１６の何れかを含む１Ｔ１Ｃ型の４つのメモリセルは、同時に選択される。なお、同時に駆動されるプレート線ｐｌ４，ｐｌ５は、短絡されていてもよい。

部分ワード線ｗｌｐ２は、一部が拡散領域５４，５５上に形成されており、キャパシタＣ１，Ｃ３に接続されるトランジスタのゲートとして機能している。また、部分ワード線ｗｌｐ６は、一部が拡散領域６０，６１上に形成されており、キャパシタＣ１３，Ｃ１５に接続されるトランジスタのゲートとして機能している。部分ワード線ｗｌｐ２，ｗｌｐ６は、前述したように、ワード線ｗｌ６を介して電気的に接続されている。そのため、プレート線ｐｌ４，ｐｌ５と、ワード線ｗｌ６を同時に駆動することで、それぞれキャパシタＣ１，Ｃ３，Ｃ１３，Ｃ１５の何れかを含む１Ｔ１Ｃ型の４つのメモリセルは、同時に選択される。

また、図７に示すように、部分ワード線ｗｌｐ３は、一部が拡散領域５２〜５５上に形成されており、キャパシタＣ６，Ｃ８，Ｃ１０，Ｃ１２に接続されるトランジスタのゲートとして機能している。部分ワード線ｗｌｐ３は、前述したように、ワード線ｗｌ７に接続されている。そのため、プレート線ｐｌ４，ｐｌ５と、ワード線ｗｌ７を同時に駆動することで、それぞれキャパシタＣ６，Ｃ８，Ｃ１０，Ｃ１２の何れかを含む１Ｔ１Ｃ型の４つのメモリセルは、同時に選択される。

また、図７に示すように、部分ワード線ｗｌｐ４は、一部が拡散領域５６〜５９上に形成されており、キャパシタＣ５，Ｃ７，Ｃ９，Ｃ１１に接続されるトランジスタのゲートとして機能している。部分ワード線ｗｌｐ４は、前述したように、ワード線ｗｌ８に接続されている。そのため、プレート線ｐｌ４，ｐｌ５と、ワード線ｗｌ８を同時に駆動することで、それぞれキャパシタＣ５，Ｃ７，Ｃ９，Ｃ１１の何れかを含む１Ｔ１Ｃ型の４つのメモリセルは、同時に選択される。

このように、同時駆動される２本のプレート線に同時に選択されるメモリセルが分割して接続されていることで、負荷容量が２本のプレート線に分散され、ＣＲディレイが抑制される。そのため、プレート線の駆動速度を速められる。

また、部分ワード線ｗｌｐ３，ｗｌｐ４を有していることで、ワード線ｗｌ７，ｗｌ８の配線方向にかかわらず、プレート線ｐｌ４，ｐｌ５に接続されるキャパシタＣ５〜Ｃ１２を含むメモリセル群を部分ワード線ｗｌｐ３，ｗｌｐ４で同時に選択できる。そのため、ワード線ｗｌ７，ｗｌ８を引き回す領域を削減でき、レイアウト面積の増大を抑えられ、半導体記憶装置１０を小面積化できる。

なお、図６、図７の例では、部分ワード線ｗｌｐ３，ｗｌｐ４は、ワード線ｗｌ７，ｗｌ８の階段状の形状とは逆向きの階段状の形状で形成されている。これにより、プレート線ｐｌ４に接続されるキャパシタＣ５〜Ｃ８を含むメモリセル群と、プレート線ｐｌ５に接続されるキャパシタＣ９〜Ｃ１２を含むメモリセル群とが部分ワード線ｗｌｐ３，ｗｌｐ４で接続しやすくなる。

また、部分ワード線ｗｌｐ３，ｗｌｐ４を、ポリシリコン層で形成することで、部分ワード線ｗｌｐ３，ｗｌｐ４の配線に、プレート線ｐｌ４，ｐｌ５の下の領域を利用することができる。なお、部分ワード線ｗｌｐ３，ｗｌｐ４は、一部がポリシリコン層に接続されたビアと上層配線層であり、プレート線ｐｌ４，ｐｌ５を跨ぐように配置されていてもよい。

なお、上記の半導体記憶装置１０の例では、メモリセルは１Ｔ１Ｃ型であるものとして説明したが、２Ｔ２Ｃ型であってもよい。
以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 第１プレート線（ＰＬ２、ｐｌ４）と、
前記第１プレート線に隣接して配置され、前記第１プレート線と同時に駆動される第２プレート線（ＰＬ１、ｐｌ５）と、
階段状に配置された第１ワード線（ＷＬ１、ＷＬ２、ｗｌ７、ｗｌ８）と、
前記第１プレート線に接続され、複数の第１ビット線（ＢＬ７〜ＢＬ１２、ｂｌ９〜ｂｌ１２）に接続される第１の位置に配置された第１メモリセル群（ｍｃｇ２）と、
前記第２プレート線に接続され、複数の第２ビット線（ＢＬ１〜ＢＬ６、ｂｌ５〜ｂｌ８）に接続される第２の位置に配置された第２メモリセル群（ｍｃｇ３）と、
前記第１メモリセル群、前記第２メモリセル群及び前記第１ワード線に接続された第２ワード線（ＷＬｐ１、ＷＬｐ２、ｗｌｐ３、ｗｌｐ４）と、
を有することを特徴とする半導体記憶装置（図１、図６、図７）。

（付記２） 前記第２ワード線は、前記第１ワード線の階段状の形状とは逆向きの階段状の形状で形成されていることを特徴とする付記１に記載の半導体記憶装置（図１、図７）。

（付記３） 前記第１プレート線に接続され、前記複数の第２ビット線（ＢＬ１〜ＢＬ６、ｂｌ５〜ｂｌ８）に接続される第３の位置に配置された第３メモリセル群（ｍｃｇ１）と、
前記第２プレート線に接続され、前記複数の第１ビット線（ＢＬ７〜ＢＬ１２、ｂｌ９〜ｂｌ１２）に接続される第４の位置に配置された第４メモリセル群（ｍｃｇ４）と、
階段状に配置された第３ワード線（ＷＬ３、ＷＬ４、ｗｌ５、ｗｌ６）と、
前記第３メモリセル群及び前記第３ワード線に接続された第４ワード線（ＷＬｐ３、ＷＬｐ４、ｗｌｐ１、ｗｌｐ２）と、
前記第４メモリセル群及び前記第３ワード線に接続された第５ワード線（ＷＬｐ５、ＷＬｐ６、ｗｌｐ５、ｗｌｐ６）と、
をさらに有することを特徴とする付記１または２に記載の半導体記憶装置（図１、図７）。

（付記４） 前記第１ワード線と、前記第２ワード線は、前記第１メモリセル群及び前記第２メモリセル群に対して、それぞれ２本設けられ、前記第１メモリセル群及び前記第２メモリセル群に含まれる隣接するメモリセル同士が互いに異なる前記第２ワード線に接続され、２本の前記第２ワード線は互いに異なる前記第１ワード線に接続されていることを特徴とする付記１乃至３の何れか１つに記載の半導体記憶装置（図７）。

（付記５） 前記第２ワード線は、前記第１メモリセル群及び前記第２メモリセル群に含まれるトランジスタのゲートとして機能するポリシリコン層で形成されていることを特徴とする付記１乃至４の何れか１つに記載の半導体記憶装置（図１、図４、図９）。

１ 半導体記憶装置
ＢＬ１〜ＢＬ１２ ビット線
ｍｃ１〜ｍｃ６ メモリセル
ｍｃｇ１〜ｍｃｇ４ メモリセル群
ＰＬ１，ＰＬ２ プレート線
ＷＬ１〜ＷＬ４ ワード線
ＷＬｐ１〜ＷＬｐ６ 部分ワード線

Claims (5)

1. 第１プレート線と、
   前記第１プレート線に隣接して配置され、前記第１プレート線と同時に駆動される第２プレート線と、
   階段状に配置された第１ワード線と、
   前記第１プレート線に接続され、複数の第１ビット線に接続される第１の位置に配置された第１メモリセル群と、
   前記第２プレート線に接続され、複数の第２ビット線に接続される第２の位置に配置された第２メモリセル群と、
   前記第１メモリセル群、前記第２メモリセル群及び前記第１ワード線に接続された第２ワード線と、
   を有することを特徴とする半導体記憶装置。
2. 前記第２ワード線は、前記第１ワード線の階段状の形状とは逆向きの階段状の形状で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１プレート線に接続され、前記複数の第２ビット線に接続される第３の位置に配置された第３メモリセル群と、
   前記第２プレート線に接続され、前記複数の第１ビット線に接続される第４の位置に配置された第４メモリセル群と、
   階段状に配置された第３ワード線と、
   前記第３メモリセル群及び前記第３ワード線に接続された第４ワード線と、
   前記第４メモリセル群及び前記第３ワード線に接続された第５ワード線と、
   をさらに有することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１ワード線と、前記第２ワード線は、前記第１メモリセル群及び前記第２メモリセル群に対して、それぞれ２本設けられ、前記第１メモリセル群及び前記第２メモリセル群に含まれる隣接するメモリセル同士が互いに異なる前記第２ワード線に接続され、２本の前記第２ワード線は互いに異なる前記第１ワード線に接続されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体記憶装置。
5. 前記第２ワード線は、前記第１メモリセル群及び前記第２メモリセル群に含まれるトランジスタのゲートとして機能するポリシリコン層で形成されていることを特徴とする請求項１乃至４の何れか一項に記載の半導体記憶装置。

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