CN113097381A - 电阻式存储器装置及其制造方法 - Google Patents

Abstract

本发明实施例提供一种电阻式存储器装置及其制造方法。电阻式存储器装置包括多个下电极、可变电阻层、多个绝缘图案、通道层与多个上电极。可变电阻层毯覆多个下电极。多个绝缘图案对应多个下电极的位置而设置于可变电阻层上。通道层共形地覆盖可变电阻层与多个绝缘图案。通道层具有多个通道区，位于可变电阻层上且位于多个绝缘图案的侧壁上。各上电极对应一绝缘图案而分别覆盖多个通道区的至少两者，使多个通道区的至少两者位于一下电极与一上电极之间。

Description

电阻式存储器装置及其制造方法

技术领域

本发明涉及一种存储器装置及其制造方法，尤其涉及一种电阻式存储器(resistive random access memory，RRAM)装置及其制造方法。

背景技术

电阻式存储器为一种非易失性存储器，其通过在上下电极之间的介电层中形成或断开导电路径，而可在低电阻态与高电阻态之间切换，从而存储数据。电阻式存储器所消耗的电力少且写入速度快，故可符合物联网等新颖应用的需求，而作为新世代的存储器。然而，在电阻式存储器的操作过程中，易发生软性错误(soft error)，因而对电阻式存储器的可靠度造成影响。虽然可利用改变电压或施加电压的时间等等的方式来修补上述软性错误，但为此需增加的电路或操作时间将不利于电阻式存储器的微型化，且可能降低电阻式存储器的操作速度。

发明内容

本发明提供一种电阻式存储器装置及其制造方法，通过在各电阻存储单元中配置多个通道区，可改进电阻式存储器装置的可靠度。

本发明实施例的电阻式存储器装置，包括：多个下电极；可变电阻层，毯覆性地配置于该些下电极上；多个绝缘图案，对应该些下电极的位置而设置于该可变电阻层上；通道层，共形地覆盖于该可变电阻层与该些绝缘图案，其中该通道层具有多个通道区，该些通道区位于该可变电阻层上且位于该些绝缘图案的侧壁上；以及多个上电极，各上电极对应该些绝缘图案的其中一者而分别覆盖该些通道区的至少二者，使该些通道区的至少二者位于该些下电极的其中一者与该些上电极的其中一者之间。

本发明实施例的电阻式存储器装置的制造方法包括：形成多个延第一方向排列且延第二方向延伸的下电极；在该些下电极上毯覆性地形成可变电阻层；在该可变电阻层上形成第一绝缘材料层；图案化该第一绝缘材料层而形成多个绝缘图案，其中该些绝缘图案分别交叠于该些下电极的一者；在该可变电阻层与该些绝缘图案上共形地形成通道层，其中该通道层具有多个通道区，该些通道区位于该可变电阻层上且位于该些绝缘图案的相对两侧；在该通道层上形成第二电极材料层；以及图案化该第二电极材料层而形成彼此分离的多个上电极，各上电极对应该些绝缘图案的其中一者而分别覆盖该些通道区的至少二者，使该些通道区的至少两者位于该些下电极的其中一者与该些上电极的其中一者之间。

基于上述，本发明实施例通过在可变电阻层上设置多个绝缘图案以及在这些绝缘图案上形成通道层，各电阻存储单元(即上电极与下电极交叠的区域)可具有位于绝缘图案的侧壁上的多个通道区。如此一来，若电阻存储单元的其中一个通道区因软错误等因素而失效时，其他通道区仍可维持正常运作。因此，相较于仅具有单一通道区的电阻存储单元而言，本发明实施例的多通道型电阻存储单元可具有较佳的可靠度。此外，由于本发明实施例的电阻式存储器装置的可变电阻层是毯覆性地配置于多个下电极上，可变电阻层不经历图案化工艺，可有效降低蚀刻步骤对可变电阻层的不良影响，进而提高可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一些实施例的电阻式存储器装置的制造方法的流程图；

图2A至图2J是在如图1所示的电阻式存储器装置的制造方法期间的各阶段的结构的立体示意图；

图3示例性地示出图2J所示的电阻式存储器装置的等效电路图；

图4是依照本发明一些实施例的电阻式存储器装置的立体示意图；

图5A至图5D是本发明另一些实施例的电阻式存储器装置的制造方法期间一些阶段的结构的立体示意图。

具体实施方式

图1是依照本发明一些实施例的电阻式存储器装置10的制造方法的流程图。图2A至图2J是在如图1所示的电阻式存储器装置10的制造方法期间的各阶段的结构的立体示意图。

请参照图1与图2A，进行步骤S100，以在基底100中以及基底100上形成多个晶体管T。基底100可为半导体基底或绝缘体上覆半导体(semiconductor on insulator，SOI)基底。需注意的是，图2A仅示例性地示出后续形成的电阻式存储器装置10(请参照图2J)的多个区块(block)中的一者。在一些实施例中，各区块包括沿第一方向D1排列的单一列晶体管T。各晶体管T可包括主动区AA、栅极结构G、漏极D以及源极S。在一些实施例中，主动区AA为设置于基底100中的掺杂区。此外，相邻的主动区AA之间可设置有隔离结构IS。举例而言，隔离结构IS可为浅沟渠隔离结构(shallow trench isolation，STI)。在一些实施例中，栅极结构G设置于基底100上，且栅极结构G与基底100之间可设置有栅介电层(未示出)。此外，栅极结构G可沿第二方向D2延伸，而作为字线WL。另一方面，在一些实施例中，漏极D与源极S设置于基底100中并位于栅极结构G的相对两侧。在此些实施例中，漏极D与源极S可为设置于基底100中的掺杂区，且漏极D与源极S的导电型可与主动区AA的导电型互补。举例而言，主动区AA的导电型可为P型，而漏极D与源极S的导电型可为N型。此外，在一些实施例中，相邻两晶体管T的两个漏极D可彼此紧邻，而此相邻两晶体管T的两个源极S可彼此远离。在替代实施例中，同一列的多个晶体管T的漏极D与源极S可沿第一方向D1交替地排列。本发明实施例并不以漏极D与源极S的配置关系为限。

请参照图1与图2B，进行步骤S102，以在基底100上形成多个导电插塞CP。在形成导电插塞CP之前，可通过沉积工艺(例如是化学气相沉积工艺)而在基底100上形成介电层(未示出)。此介电层可全面地形成于基底100上，而覆盖多个晶体管T与隔离结构IS。随后，可通过例如是蚀刻工艺而在此介电层中形成多个穿孔，且将导电材料填入此些穿孔中，而形成多个导电插塞CP。各导电插塞CP贯穿上述介电层，而电性连接于晶体管T的漏极D或源极S。

接着，进行步骤S104，以在导电插塞CP上形成多个第一金属图案M1与多个第一导电通孔V1。在形成第一金属图案M1之前，可在基底上形成第一层间介电层(未示出)。随后，可通过镶嵌工艺(damascene process)而在第一层间介电层中形成多个第一金属图案M1。各第一金属层M1设置于一导电插塞CP上，且电性连接于此导电插塞CP。在一些实施例中，一些第一金属层M1经由下伏的导电插塞CP而电性连接于多个晶体管T的源极S。此些第一金属层M1可沿第二方向D2延伸，且可作为源极线SL。在形成第一金属图案M1之后，可在第一层间介电层上形成第二层间介电层(均未示出)且可通过镶嵌工艺而在第二层间介电层中形成多个第一导电通孔V1。各第一导电通孔V1贯穿第二层间介电层，且电性连接于下伏的第一金属图案M1。

请参照图1与图2C，进行步骤S106，以形成多个下电极BE。在一些实施例中，形成多个下电极BE的方法包括先在第二层间介电层(未示出)上通过沉积工艺(例如是物理气相沉积工艺)而形成全面毯覆的电极材料层。接着，图案化此电极材料层，而形成多个的下电极BE。各下电极BE经由下伏的第一导电通孔V1、第一金属图案M1与导电插塞CP而电性连接于一晶体管T的漏极D。在一些实施例中，多个下电极BE沿第一方向D1排列，且分别沿第二方向D2延伸。如此一来，后续步骤所形成的沿第二方向D2排列的同一栏的多个电阻存储单元MU(请参照图2H)可共用同一下电极BE。下电极BE的材料可包括Ti、TiN、W、Pt、Al等。

在一些实施例中，在形成多个下电极BE之后，可形成多个介电填充结构IL，分别填充于相邻的两个下电极BE之间。在另一些实施例中，在形成多个下电极BE之前，先形成彼此分离的多个介电填充结构IL，再将多个下电极BE填充于相邻的两个介电填充结构IL之间。介电填充结构IL的顶面可实质上与下电极BE的顶面共平面。举例而言，可通过化学机械研磨工艺、蚀刻工艺或其组合使介电填充结构IL的顶面与下电极BE的顶面共平面。需注意的是，以简洁起见，图2C至图2J仅部分地示出一些介电填充结构IL。

请参照图1与图2D，进行步骤S108，以在多个下电极BE上依序形成电荷捕捉层CT、可变电阻层RS与第一阻障层BR1。电荷捕捉层CT、可变电阻层RS与第一阻障层BR1全面地覆盖于多个介电填充结构IL与多个下电极BE上。需注意的是，以简洁起见，图2D至图2J仅部分地示出电荷捕捉层CT、可变电阻层RS与第一阻障层BR1。在一些实施例中，电荷捕捉层CT的材料包括氮化硅、氮氧化硅或其组合。在一些实施例中，电荷捕捉层CT的形成方法包括先形成含硅材料层(未示出)，接着在通入有氮气、氧气或其组合的环境下进行热工艺，以使此含硅材料层与上述气体反应而形成氮化硅、氮氧化硅或其组合。电荷捕捉层CT为绝缘层，且能够捕捉电荷。如此一来，电荷捕捉层CT可通过类似于寄生电容效应或寄生电阻效应来降低后续步骤中所形成的共用同一下电极BE的多个电阻存储单元MU(如图2H所示)之间的串扰(crosstalk)。另一方面，可变电阻层RS的材料可包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化锆铪(HfZrO)、氧化铝铪(HfAlO)、氮氧化铪(HfON)、氧化硅铪(HfSiO)、氧化锶铪(HfSrO)、氧化钇铪(HfYO)、其类似者或其组合，而可变电阻层RS的形成方法可包括物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。此外，第一阻障层BR1的材料可为金属氧化物(例如是氧化铝…)或氮化物(例如是氮化硅)。在一些实施例中，电荷捕捉层CT的厚度可在0.4nm至4nm的范围中；可变电阻层RS的厚度可在3nm至30nm的范围中；而第一阻障层BR1的厚度可在0.4nm至4nm的范围中。

请参照图1与图2E，进行步骤S110，以在第一阻障层BR1上形成多个彼此侧向分离的绝缘图案RB。多个绝缘图案RB沿第一方向D1排列，且沿第二方向D2延伸。各绝缘图案RB可交叠于下伏的下电极BE。在一些实施例中，绝缘图案RB的宽度小于下电极BE的宽度。举例而言，绝缘图案RB的宽度对于下电极BE的宽度的比值可在0.1至0.5的范围中。另一方面，绝缘图案RB的长度约等于下电极BE的长度。此外，绝缘图案RB的高度可定义出后续步骤所形成的电阻存储单元MU(如图2H所示)的通道长度，且此通道长度可大于可变电阻层RS的厚度。举例而言，绝缘图案RB的高度可在10nm至150nm的范围中，而可变电阻层RS的厚度可在3nm至30nm的范围中。在一些实施例中，形成多个绝缘图案RB的方法包括形成全面毯覆于第一阻障层BR1上的绝缘材料层，接着图案化此绝缘材料层而形成多个绝缘图案RB。上述用于形成多个绝缘图案RB的绝缘材料层可由氧化硅、氮化硅、其类似者或其组合而构成，且可通过例如是化学气相沉积工艺来形成上述绝缘材料层。

请参照图1与图2F，进行步骤S112，以在多个绝缘图案RB上依序形成通道层CH与第二阻障层BR2。需注意的是，为简洁起见，图2F至图2J仅部分地示出通道层CH与第二阻障层BR2。在一些实施例中，通道层CH与第二阻障层BR2全面且共形地形成于第一阻障层BR1与多个绝缘图案RB上。如此一来，通道层CH与第二阻障层BR2可分别具有水平延伸部分与垂直延伸部分。上述水平延伸部分沿着第一阻障层BR1的顶面以及多个绝缘图案RB的顶面而实质上水平地延伸，而上述垂直延伸部分沿着多个绝缘图案RB的侧壁延伸。通道层CH的垂直延伸部分可作为后续步骤中形成的电阻存储单元MU(如图2H所示)的通道区。此外，通道层CH的厚度可定义出电阻存储单元MU的通道宽度，且此通道宽度小于绝缘图案RB的宽度(亦即在第一方向D1上的尺寸)。举例而言，通道层CH的厚度可在10nm至60nm的范围中。再者，通道层CH的厚度(亦即通道宽度)对于绝缘图案RB的厚度(亦即通道长度)的比值可在0.05至0.35的范围中。在一些实施例中，通道层CH的材料包括金属材料，例如是钛(Ti)、铝(Al)、其类似者或其组合，且通道层CH的形成方法包括物理气相沉积工艺。此外，在一些实施例中，第二阻障层BR2的材料可为金属氧化物(例如是氧化铝…)或氮化物(例如是氮化硅)。此外，第二阻障层BR2的厚度可在0.4nm至4nm的范围中。

请参照图1与图2G，进行步骤S114，以在目前的结构上形成多个介电填充结构FS。需注意的是，以简洁起见，图2G至图2J仅部分地示出一些介电填充结构FS。多个介电填充结构FS分别填充于相邻绝缘图案RB之间的凹陷中，且覆盖通道层CH与第二阻障层BR2的位于相邻绝缘图案RB之间的部分。介电填充结构FS的材料可为绝缘材料，例如是氧化硅、氮化硅、其类似者或其组合。在一些实施例中，形成介电填充结构FS的方法包括通过沉积工艺(例如是化学气相沉积工艺)在图2F的结构上形成全面披覆的绝缘材料层，接着通过平坦化工艺(例如是化学机械研磨工艺、蚀刻工艺或其组合)移除此绝缘材料层的位于多个绝缘图案RB上的部分，而暴露出第二阻障层BR2的最顶面并形成多个介电填充结构FS。在一些实施例中，多个介电填充结构FS的顶面可实质上共面于第二阻障层BR2的最顶面。

请参照图1与图2H，进行步骤S116，以在第二阻障层BR2的最顶面上形成多个彼此侧向分离的上电极TE。多个上电极TE沿第一方向D1与第二方向D2排列。沿第二方向D2排列的同一栏上电极TE交叠于一绝缘图案BR以及一下电极BE，且交叠于第二阻障层BR2、通道层CH、第一阻障层BR1、可变电阻层RS以及电荷捕捉层CT的一些部分。此外，在目前的结构中，第二阻障层BR2的一些部分暴露于沿第二方向D2排列的多个上电极TE之间，且多个介电填充结构FS暴露于沿第一方向D1排列的多个上电极TE之间。在一些实施例中，多个上电极TE的形成方法包括先形成全面覆盖于图2G所示结构上的电极材料层，接着图案化此电极材料层而形成多个上电极TE。举例而言，用于形成多个上电极TE的电极材料层可由金属材料构成，且此金属材料不同于通道层CH的金属材料。举例而言，用于多个上电极TE的金属材料可包括钨(W)、铂(Pt)、铝(Al)、钛(Ti)、氮化钛(TiN)、其类似者或其组合构成，且形成此导电材料层的方法可包括沉积工艺(例如是物理气相沉积工艺)、镀覆工艺(例如是电镀工艺或无电镀工艺)、或其组合。

在一些实施例中，各上电极TE以及第二阻障层BR2、通道层CH、绝缘图案RB、第一阻障层BR1、可变电阻层RS、电荷捕捉层CT与下电极BE的交叠于此上电极TE的部分构成一电阻存储单元MU。于本实施例的电阻存储单元MU中，通道层CH的位于绝缘图案BR两侧的两垂直延伸部分可作为通道区。如此一来，电阻存储单元MU可称为双通道型的电阻存储单元MU。综观多个电阻存储单元MU，沿第一方向D1排列的电阻存储单元MU的下电极BE通过多个介电填充结构IL而彼此电性隔离。另一方面，沿第二方向D2排列的同一栏电阻存储单元MU共用同一下电极BE。尽管如此，可通过电荷捕捉层CT而抑制同一栏电阻存储单元MU之间的串扰。在一些实施例中，各下电极BE电性连接于单一晶体管T。在此些实施例中，单一晶体管T可经配置以控制沿第二方向D2排列的同一栏电阻存储单元MU。此外，沿第二方向D2排列的同一栏电阻存储单元MU具有彼此分离的上电极TE。

请参照图1与图2I，进行步骤S118，以形成多个第二导电通孔V2以及多个第二金属图案M2。在形成第二导电通孔V2与第二金属图案M2之前，可在图2H所示的结构上形成第三层间介电层(未示出)。第三层间介电层可全面地覆盖多个介电填充结构FS、多个上电极TE以及第二阻障层BR2的暴露部分。随后，在第三层间介电层中形成多个穿孔。一些穿孔延伸至多个上电极TE，而另一些穿孔更穿过一些介电填充结构FS而延伸至一些第一导电通孔V1。接着，将导电材料填入穿孔，而形成多个第二导电通孔V2。如此一来，一些第二导电通孔V2电性连接于多个上电极TE，而另一些第二导电通孔V1经由一些第一导电通孔V1而电性连接于一些第一金属图案M1。在一些实施例中，于形成多个第二导电通孔V2之后，可以类似于形成第一金属图案M1的方法来在第三层间介电层(未示出)与第二导电通孔V2上形成第四层间介电层(未示出)与多个第二金属图案M2。一些第二金属图案M2分别经由第二导电通孔V2而电性连接于同一列的上电极TE，且沿第一方向D1延伸并作为位线BL。另一方面，另一些第二金属图案M2经由第二导电通孔V2与第一导电通孔V1而电性连接于多条源极线SL。

在替代实施例中，也可通过双镶嵌工艺(dual damascene process)来形成第三层间介电层(未示出)、第四层间介电层(未示出)、多个第二导电通孔V2以及多个金属图案M2。本发明实施例并不以上述步骤的顺序为限。

请参照图1与图2J，进行步骤S120，以形成多个第三导电通孔V3以及多个第三金属图案M3。在一些实施例中，可通过类似于形成多个第二导电通孔V2与多个第二金属图案M2的方法来形成多个第三导电通孔V3与第三金属图案M3。多个第三导电通孔V3经由一些第二金属图案M2、第二导电通孔V2与第一导电通孔V1而电性连接于多条源极线SL。各第三金属图案M3电性连接同一列的第三导电通孔V3，且可沿第一方向D1延伸。在一些实施例中，第三金属图案M3可作为共通源极线。

至此，已形成电阻式存储器装置10。图3示例性地示出图2J所示的电阻式存储器装置10的等效电路图。如图3所示，单一晶体管T可控制一栏的电阻存储单元MU，且此栏的多个电阻存储单元MU分别连接至一条位线BL。此外，图3示出相邻电阻存储单元MU之间的等效电容，以说明图2J所示的电荷捕捉层CT可通过寄生电容效应而抑制相邻电阻存储单元MU之间的串扰。需注意的是，图2J与图3仅示例性地示出电阻式存储器装置10的一区块(block)。电阻式存储器装置10实际上可具有多个区块，且每一区块可具有更多(或更少)的晶体管T与电阻存储单元MU。

如图2J所示，电阻式存储器装置10包括多个电阻存储单元MU。各电阻存储单元MU包括上电极TE，且包括可变电阻层RS、绝缘图案RB、通道层CH与下电极BE的交叠于此上电极TE的部分。绝缘图案RB设置于可变电阻层RS上，且通道层CH的覆盖绝缘图案RB的侧壁之两垂直延伸部分可作为电阻存储单元MU的两个通道区域。如此一来，电阻存储单元MU可为双通道型的电阻存储单元。若电阻存储单元MU的其中一个通道区域因软错误等因素而失效时，电阻存储单元MU的另一通道区域仍可维持正常运作。因此，相较于仅具有单一通道区域的电阻存储单元而言，本发明实施例的双通道型电阻存储单元MU可具有较佳的可靠度。除此之外，在电阻存储单元MU的制造过程中，可仅在形成下电极BE、绝缘图案RB与上电极TE时进行图案化工艺，而不对其他膜层(例如是电荷捕捉层CT、可变电阻层RS、第一阻障层BR1、通道层CH与第二阻障层BR2)进行图案化工艺。如此一来，可简化工艺且可更佳地控制电阻存储单元MU的尺寸以及外观图案(profile)，更可降低图案化工艺可能带来的不良影响(例如是蚀刻步骤所造成的问题)。在一些实施例中，同一栏的多个电阻存储单元MU共用同一下电极BE，且设置于下电极BE与可变电阻层RS之间的电荷捕捉层CT可抑制此些共用同一下电极的电阻存储单元MU之间的串扰。

图4是依照本发明一些实施例的电阻式存储器装置20的立体示意图。图4所示的电阻式存储器装置20相似于图2J所示的电阻式存储器装置。以下仅描述两者之间的差异，相同或相似处则不再赘述。

请参照图4，电阻式存储器装置20的各区块包括多数列的晶体管T(例如是2列晶体管T)。如此一来，多个晶体管T可排列为具有多数列与多数行的阵列。沿第二方向D2排列的同一栏晶体管T可共用同一字线WL。此外，沿第二方向D2排列的同一栏晶体管T可电性连接于同一下电极BE，而可共同地控制沿第二方向D2排列的同一栏电阻存储单元MU。尽管图3所示出的电阻式存储器装置20的各区块仅包括2列晶体管T，但所属领域中技术人员可依据设计需求而在电阻式存储器装置20的各区块中设置更多列的晶体管，本发明实施例并不以各区块中晶体管的列数或栏数为限。

图5A至图5D是本发明另一些实施例的电阻式存储器装置的制造方法期间一些阶段的结构的立体示意图。

请参照图5A，在进行步骤S100至步骤S108(参照图2A至图2D所述)之后，进行步骤S110，以在第一阻障层BR1上形成彼此侧向分离的多个绝缘图案RB’，唯本实施例的多个绝缘图案RB’在第一方向D1与第二方向D2上均不连续。换言之，多个绝缘图案RB’沿第一方向D1与第二方向D2排列，且彼此分离。

请参照图5B，接着进行步骤S112，以在多个绝缘图案RB’上依序形成通道层CH’与第二阻障层BR2’。通道层CH’与第二阻障层BR2’全面地且共形地覆盖多个绝缘图案RB’。在多个绝缘图案RB’为长方体或立方体的实施例中，通道层CH’覆盖各绝缘图案RB’的四面侧壁，而可具有四个通道区。如此一来，后续所形成的电阻存储单元MU’可为四通道型的电阻存储单元。

请参照图5C，随后进行步骤S114，而在目前的结构上形成介电填充结构FS’。由于多个绝缘图案RB’在第一方向D1与第二方向D2上均彼此分离，故填充于多个绝缘图案RB’之间的介电填充结构FS’连续地沿第一方向D1与第二方向D2延伸，且可视为单一结构。

请参照图5D，进行步骤S116，以在第二阻障层BR2’的最顶面上形成多个彼此分离的上电极TE。多个上电极TE分别交叠于多个绝缘图案RB’。各上电极TE与其下方的第二阻障层BR2’、通道层CH’、第一阻障层BR1、可变电阻层RS、电荷捕捉层CT与一下电极BE的一些部分构成一电阻存储单元MU’。如上所述，在一些实施例中，此电阻存储单元MU可具有四个通道区，而可作为四通道型的电阻存储单元。随后，可继续进行如图2I与图2J所示的步骤S118与步骤S120，而完成本实施例的电阻式存储器装置。

综上所述，本发明实施例的电阻存储单元包括上电极，且包括可变电阻层、绝缘图案、通道层与下电极的交叠于此上电极的部分。绝缘图案设置于可变电阻层上，且通道层的覆盖绝缘图案的侧壁之多个垂直延伸部分可作为电阻存储单元的两个通道区域。如此一来，电阻存储单元可为多通道型的电阻存储单元。若电阻存储单元的其中一个通道区域因软错误等因素而失效时，电阻存储单元的其他通道区域仍可维持正常运作。因此，相较于仅具有单一通道区域的电阻存储单元而言，本发明实施例的双通道型电阻存储单元可具有较佳的可靠度。除此之外，在电阻存储单元的制造过程中，可仅在形成下电极、绝缘图案与上电极时进行图案化工艺，而不对其他膜层进行图案化工艺。如此一来，可简化工艺且可更佳地控制电阻存储单元的尺寸以及外观图案(profile)。在一些实施例中，同一栏的多个电阻存储单元共用同一下电极，且设置于下电极与可变电阻层之间的电荷捕捉层可抑制此些共用同一下电极的电阻存储单元之间的串扰。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (20)

1.一种电阻式存储器装置，包括：

多个下电极；

可变电阻层，毯覆性地配置于所述多个下电极上；

多个绝缘图案，对应所述多个下电极的位置而设置于所述可变电阻层上；

通道层，共形地覆盖于所述可变电阻层与所述多个绝缘图案，其中所述通道层具有多个通道区，所述多个通道区位于所述可变电阻层上且位于所述多个绝缘图案的侧壁上；以及

多个上电极，各所述上电极对应所述多个绝缘图案的其中一者而分别覆盖所述多个通道区的至少二者，使所述多个通道区的至少二者位于所述多个下电极的其中一者与所述多个上电极的其中一者之间。

2.根据权利要求1所述的电阻式存储器装置，还包括电荷捕捉层，毯覆性地设置于所述多个下电极与所述可变电阻层之间。

3.根据权利要求2所述的电阻式存储器装置，其中所述电荷捕捉层的材料包括氧化硅、氮氧化硅、氮化硅或其组合。

4.根据权利要求1所述的电阻式存储器装置，还包括第一阻障层，毯覆性地设置于所述可变电阻层上，且所述多个绝缘图案与所述通道层设置于所述第一阻障层上。

5.根据权利要求1所述的电阻式存储器装置，还包括第二阻障层，共形地覆盖所述通道层，且位于所述通道层与所述多个上电极之间。

6.根据权利要求2述的电阻式存储器装置，还包括多个第一介电填充结构，设置于所述多个下电极之间，其中所述多个第一介电填充结构的表面与所述多个下电极的表面共平面，且所述电荷捕捉层的一部分覆盖所述多个第一介电填充结构。

7.根据权利要求5所述的电阻式存储器装置，还包括多个第二介电填充结构，设置于所述第二阻障层上且填充于所述多个绝缘图案之间，其中各所述通道区位于所述多个绝缘图案的其中一者与所述多个第二介电填充结构的其中一者之间，且所述第二阻障层的表面与所述多个第二介电填充结构的表面共平面。

8.根据权利要求1所述的电阻式存储器装置，其中所述多个下电极与所述多个绝缘图案均延第一方向排列且延第二方向延伸，且所述多个上电极延所述第二方向彼此分离。

9.根据权利要求1所述的电阻式存储器装置，其中所述多个下电极延第一方向排列且延第二方向延伸，且所述多个绝缘图案与所述多个上电极均延所述第二方向彼此分离。

10.根据权利要求8所述的电阻式存储器装置，还包括多个晶体管，其中各所述晶体管电性连接于所述多个下电极的其中一者。

11.根据权利要求1所述的电阻式存储器装置，其中各所述通道区的长度大于所述可变电阻层的厚度。

12.根据权利要求11所述的电阻式存储器装置，其中各所述通道区的宽度小于各所述绝缘图案的宽度。

13.根据权利要求1所述的电阻式存储器装置，其中各所述通道区的宽度相对于各所述绝缘图案的厚度的比值在0.05至0.35的范围中。

14.根据权利要求1所述的电阻式存储器装置，其中所述通道层包括金属材料，且所述通道层的材料组成与所述上电极的材料组成不同。

15.根据权利要求14所述的电阻式存储器装置，其中所述通道层包括铝或钛。

16.一种电阻式存储器装置的制造方法，包括：

形成多个延第一方向排列且延第二方向延伸的下电极；

在所述多个下电极上毯覆性地形成可变电阻层；

在所述可变电阻层上形成第一绝缘材料层；

图案化所述第一绝缘材料层而形成多个绝缘图案，其中所述多个绝缘图案分别交叠于所述多个下电极的一者；

在所述可变电阻层与所述多个绝缘图案上共形地形成通道层，其中所述通道层具有多个通道区，所述多个通道区位于所述可变电阻层上且位于所述多个绝缘图案的相对两侧；

在所述通道层上形成第二电极材料层；以及

图案化所述第二电极材料层而形成彼此分离的多个上电极，各所述上电极对应所述多个绝缘图案的其中一者而分别覆盖所述多个通道区的至少二者，使所述多个通道区的至少两者位于所述多个下电极的其中一者与所述多个上电极的其中一者之间。

17.根据权利要求16所述的电阻式存储器装置的制造方法，在形成所述多个下电极之后且在形成所述可变电阻层之前，还包括：在所述多个下电极上毯覆性地形成电荷捕捉层，其中所述电荷捕捉层的材料包括氧化硅、氮氧化硅、氮化硅或其组合。

18.根据权利要求16所述的电阻式存储器装置的制造方法，在形成所述可变电阻层之后且在形成所述多个绝缘图案之前，还包括：在所述可变电阻层上毯覆性地形成第一阻障层。

19.根据权利要求16所述的电阻式存储器装置的制造方法，还包括：

在形成所述通道层之后且在形成所述第二电极材料层之前，在所述通道层上共形地形成第二阻障层，其中所述第二阻障层位于所述通道层与所述多个上电极之间；以及

在形成所述通道层之后且在形成所述第二电极材料层之前，在所述通道层上形成第二绝缘材料层，且移除所述第二绝缘材料层的位于所述多个绝缘图案上方的部分，以形成填充于所述多个绝缘图案之间的多个介电填充结构。

20.根据权利要求16所述的电阻式存储器装置的制造方法，在形成所述可变电阻层之前，还包括形成多个介电填充结构，其中所述多个介电填充结构设置于所述多个下电极之间。

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