KR20240012869A - 반도체 장치 - Google Patents

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KR20240012869A
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semiconductor device
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채지민
박영림
신동민
임우섭
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 장치는, 하부 구조물, 상기 하부 구조물 상에 배치되는 복수의 하부 전극들, 상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극, 상기 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막, 및 상기 복수의 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고, 상기 복수의 계면막들은, 상기 복수의 하부 전극들과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막, 및 상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하며, 상기 제1 막의 상기 제2 금속 원소의 농도는 상기 제2 막의 상기 제2 금속 원소의 농도보다 낮을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 장치 또한 고집적화 및 고성능화가 요구되고 있다. 디램(DRAM) 메모리 장치에서는 고집적화되면서도 전기적 특성이 향상된 커패시터를 형성하기 위한 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성이 개선되고 고집적화된 반도체 장치를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 장치는, 하부 구조물, 상기 하부 구조물 상에 배치되는 복수의 하부 전극들, 상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극, 상기 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막, 및 상기 복수의 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고, 상기 복수의 계면막들은, 상기 복수의 하부 전극들과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막, 및 상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하며, 상기 제1 막의 상기 제2 금속 원소의 농도는 상기 제2 막의 상기 제2 금속 원소의 농도보다 낮을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 트랜지스터를 포함하는 하부 구조물, 및 상기 하부 구조물 상에 배치되고, 상기 트랜지스터와 전기적으로 연결되는 커패시터 구조물 및 적어도 하나의 서포터층들을 포함하는 상부 구조물을 포함하고, 상기 커패시터 구조물은, 상기 트랜지스터와 전기적으로 연결되고, 서로 물리적으로 이격되어 배치되는 복수의 하부 전극들, 상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극, 상기 복수의 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막, 및 상기 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고, 상기 적어도 하나의 서포터층들은 상기 복수의 하부 전극들과 접촉하며 상기 하부 구조물의 상면과 평행한 방향으로 연장되고, 상기 유전막은 상기 상부 전극 및 상기 적어도 하나의 서포터층들 사이로 연장되고, 상기 복수의 계면막들은, 상기 하부 전극과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막, 및 상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하고, 상기 제1 막의 상기 제1 금속 원소의 농도는 상기 제2 막의 상기 제1 금속 원소의 농도보다 높고, 상기 제1 막의 상기 제2 금속 원소의 농도는 상기 제2 막의 상기 제2 금속 원소의 농도보다 낮을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 트랜지스터를 포함하는 하부 구조물, 및 상기 하부 구조물 상에 배치되고, 식각 정지층 및 상기 트랜지스터와 전기적으로 연결되는 커패시터 구조물을 포함하는 상부 구조물을 포함하고, 상기 커패시터 구조물은, 상기 식각 정지층을 관통하여 상기 트랜지스터와 전기적으로 연결되고, 서로 물리적으로 이격되어 배치되는 복수의 하부 전극들, 상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극, 상기 복수의 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막, 및 상기 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고, 상기 복수의 계면막들은, 상기 하부 전극과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막, 및 상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하고, 상기 제1 막은 수직 방향에서 상기 식각 정지층과 중첩되지 않고, 상기 제2 막은 수직 방향에서 상기 식각 정지층과 중첩되며, 상기 수직 방향은 상기 하부 구조물의 상면과 수직인 방향일 수 있다.
본 발명의 실시예들에 따르면, 커패시터 구조물의 하부 전극과 강유전체를 이용한 유전막 사이에 복수의 계면층들을 형성하여 누설 전류를 감소시키거나 정전용량을 증가하는 등 전기적 특성이 개선된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 유전막의 특성을 설명하기 위한 그래프들을 도시한다.
도 5a 내지 도 5e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 6a 내지 도 6e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8은 도 7의 반도체 장치를 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따른 단면들을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 반도체 장치의 절단선 Ⅰ-Ⅰ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역에 대응되는 부분 확대 단면도를 도시한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 유전막의 특성을 설명하기 위한 그래프들을 도시한다.
도 1 내지 도 4b를 참조하면, 반도체 장치(1)는 트랜지스터들을 포함하는 하부 구조물(10), 하부 구조물(10) 상에 배치되고 정보 저장 구조물들을 포함하는 상부 구조물(20)을 포함할 수 있다. 반도체 장치(1)는 상기 트랜지스터들 중 하나의 트랜지스터와 상기 정보 저장 구조물들 중 하나의 정보 저장 구조물로 구성된 메모리 소자의 집합체일 수 있으나, 상기 메모리 소자를 이루는 트랜지스터의 수와 정보 저장 구조물의 수는 이에 한정되지 않는다. 상기 메모리 소자는 디램(DRAM)이거나 강유전체 메모리(FeRAM)일 수 있다.
하부 구조물(10)은 상기 트랜지스터들을 포함하는 회로 구조물(3), 회로 구조물(3) 상에서 회로 구조물(3)과 전기적으로 연결되는 랜딩 패드들(5), 회로 구조물(3) 상에서 랜딩 패드들(5)의 측면을 덮는 하부 절연층(7)을 포함할 수 있다. 평면 상에서, 랜딩 패드들(5)은 도 1에 도시된 하부 전극들(LE)과 동일하거나 유사한 위치에 배열될 수 있다. 랜딩 패드들(5)은 다결정 실리콘 등의 반도체 물질, 금속-반도체 화합물, 금속 질화막, 및 금속 중 적어도 하나를 포함할 수 있다.
상부 구조물(20)은 하부 구조물(10) 상의 식각 정지층(ES), 커패시터 구조물(CS), 및 적어도 하나의 서포터층들(S1, S2)을 포함할 수 있다.
식각 정지층(ES)은 하부 구조물(10) 상에 배치되고, 실질적으로 균일한 두께를 가질 수 있다. 식각 정지층(ES)은 하부 구조물(10)을 적어도 일부를 덮으면서, 랜딩 패드들(5)의 상면을 노출시킬 수 있다. 식각 정지층(ES)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
커패시터 구조물(CS)은 복수의 하부 전극들(LE), 유전막(DL), 복수의 계면막들(IF), 및 상부 전극(UE)을 포함할 수 있다.
복수의 하부 전극들(LE)은 물리적으로 서로 이격되어 배치될 수 있다. 평면에서, 복수의 하부 전극들(LE)은 지그재그 형태로 배열될 수 있다. 복수의 하부 전극들(LE)은 필라 형태이거나 실린더 형태일 수 있다. 복수의 하부 전극들(LE) 각각은 식각 정지층(ES)을 관통하여 랜딩 패드들(5) 각각과 전기적으로 연결될 수 있다.
복수의 하부 전극들(LE)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은, 불순물이 도핑된 다결정 실리콘 등의 반도체 물질, 티타늄 질화물(TiN) 등의 금속 질화물, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등의 금속 물질 중 적어도 하나를 포함할 수 있다. 상기 도전성 물질은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.
적어도 하나의 서포터층들(S1, S2)은 커패시터 구조물(CS) 내에 배치될 수 있다. 적어도 하나의 서포터층들(S1, S2)은 하부 구조물(10)의 상면과 수직인 Z 방향으로 서로 이격되어 배치되며, Z 방향과 수직인 수평 방향으로 연장될 수 있다. 적어도 하나의 서포터층들(S1, S2)은 복수의 하부 전극들(LE)과 접촉할 수 있고, 인접한 복수의 하부 전극들(LE)의 측벽들을 연결할 수 있다. 적어도 하나의 서포터층들(S1, S2)의 상면 및 하면은 유전막(DL)과 접촉할 수 있다. 적어도 하나의 서포터층들(S1, S2)은 높은 종횡비를 가지는 복수의 하부 전극들(LE)을 지지하는 구조물일 수 있다.
적어도 하나의 서포터층들(S1, S2)은 절연성 물질을 포함할 수 있다. 상기 절연성 물질을 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 절연성 물질은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다.
예시적인 실시예에서, 적어도 하나의 서포터층들(S1, S2)은 차례로 적층되는 제1 서포터층(S1) 및 제1 서포터층(S1) 상에 배치되는 제2 서포터층(S2)을 포함할 수 있다. 제1 서포터층(S1)은 제2 서포터층(S1)보다 얇은 두께를 가질 수 있다. 하부 구조물(10)과 제1 서포터층(S1)의 하면 간의 거리는 제1 서포터층(S1)의 상면과 제2 서포터층(S2)의 하면 간의 거리보다 클 수 있다. 다만, 서포터층의 개수, 두께, 및 배치관계는 이에 한정되지 않으며 다양하게 변경될 수 있다.
유전막(DL)은 하부 구조물(10) 상에서 식각 정지층(ES), 복수의 하부 전극들(LE), 및 적어도 하나의 서포터층들(S1, S2)을 덮을 수 있다. 유전막(DL)은 복수의 하부 전극들(LE)의 상면 및 측면들, 식각 정지층(ES)의 상면, 및 적어도 하나의 서포터층들(S1, S2)의 노출된 표면들을 컨포멀하게 덮을 수 있다. 유전막(DL)은 상부 전극(UE) 및 적어도 하나의 서포터층들(S1, S2) 사이로 연장될 수 있다. 예시적인 실시예에서, 적어도 하나의 서포터층들(S1, S2) 각각의 상면 및 하면은 유전막(DL)과 접촉할 수 있다. 다만, 하나의 서포터층들(S1, S2) 각각의 상면 및 하면은 제1 막(IF1)과 접촉하지 않을 수 있다. 유전막(DL)은 상부 전극(UE) 및 식각 정지층(ES) 사이로 연장될 수 있다. 예시적인 실시예에서, 식각 정지층(ES)의 상면은 유전막(DL)과 접촉할 수 있다. 다만, 식각 정지층(ES)의 상면은 제1 막(IF1)과 접촉하지 않을 수 있다.
예시적인 실시예에서, 유전막(DL)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 적어도 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물일 수도 있다.
예시적인 실시예에서, 유전막(DL)은 강유전체층 및 반강유전체층 중 적어도 하나를 포함할 수 있다. 이에 따라, 유전막(DL)은 오소노믹 상(orthorhombic phase)을 갖거나 테트라고날 상(tetragonal phase)을 가질 수 있다.
예시적인 실시예에서, 유전막(DL)은 Hf 기반의 화합물, Zr 기반의 화합물 및/또는 Hf-Zr 기반의 화합물을 포함할 수 있다. 예를 들어, Hf 기반 화합물은 HfO 기반의 강유전성 물질 또는 반강유전성 물질일 수 있고, Zr 기반 화합물은 ZrO 기반의 강유전성 물질 또는 반강유전성 물질을 포함할 수 있고, Hf-Zr 기반의 화합물은 HZO(hafnium zirconium oxide) 기반의 강유전성 물질 또는 반강유전성 물질을 포함할 수 있다.
유전막(DL)은 불순물, 예를 들어 C, Si, Mg, Al, Y, N, Ge 및 Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 강유전체 물질을 포함할 수 있다. 예를 들어, 유전막(DL)의 강유전체 층은 HfO2, ZrO2 및 HZO 중 적어도 하나에 불순물, C, Si, Mg, Al, Y, N, Ge, Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 물질일 수 있다.
상부 전극(UE)은 복수의 하부 전극들(LE), 적어도 하나의 서포터층들(S1, S2), 및 유전막(DL)을 덮는 구조일 수 있다. 상부 전극(UE)은 복수의 하부 전극들(LE) 사이의 공간 및 적어도 하나의 서포터층들(S1, S2) 사이의 공간을 채우는 구조일 수 있다.
상부 전극(UE)은 도전성 물질을 포함할 수 있다. 상기 도전성 물질은, 불순물이 도핑된 다결정 실리콘 등의 반도체 물질, 티타늄 질화물(TiN) 등의 금속 질화물, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등의 금속 물질 중 적어도 하나를 포함할 수 있다.
복수의 계면막들(IF)은 복수의 하부 전극들(LE)과 유전막(DL) 사이에 배치될 수 있다. 복수의 계면막들(IF)은 커패시터 구조물(CS)의 정전 용량을 향상시키기 위한 구조물일 수 있다. 복수의 계면막들(IF)은 적어도 하나의 서포터층들(S1, S2) 각각의 상면 및 하면 상으로 연장되지 않을 수 있다. 또한, 복수의 계면막들(IF)은 식각 정지층(ES)의 상면 상으로 연장되지 않을 수 있다. 즉, 복수의 계면막들(IF)은 인접한 복수의 하부 전극들(LE) 상에서 물리적으로 이격되어 배치되고, 인접한 복수의 하부 전극들(LE)을 전기적으로 분리시킬 수 있다. 이에 따라, 복수의 하부 전극들(LE) 간의 누설 전류가 흐르는 등의 BD(Bridge Disturb) 현상을 억제할 수 있다.
예시적인 실시예에서, 복수의 계면막들(IF)은 제1 막(IF1) 및 제2 막(IF2)을 포함할 수 있다. 다만, 실시예들에 따라 복수의 계면막들(IF)을 이루는 층의 개수는 다양하게 변경될 수 있다.
제1 막(IF1)은 복수의 하부 전극들(LE)의 측면의 적어도 일부(예를 들어, 적어도 하나의 서포터층들(S1, S2)과 접촉하지 않는 부분) 상 및/또는 복수의 하부 전극들(LE)의 상면 상에 배치될 수 있다.
제1 막(IF1)은 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함할 수 있다. 제1 금속 원소 및 제2 금속 원소 각각은 주석(Sn), 몰리브덴(Mo), 나이오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 인듐(In), 니켈(Ni), 코발트(Co), 텅스텐(W), 및 루테늄(Ru) 중 하나일 수 있다. 상기 제1 금속 원소는 복수의 하부 전극들(LE)을 이루는 금속 원소일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 금속 원소는 티타늄(Ti)이고 제2 금속 원소는 나이오븀(Nb)일 수 있다.
제2 막(IF2)은 제1 막(IF1)과 유전막(DL) 사이에 배치될 수 있다.
제2 막(IF2)은 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함할 수 있다.
제1 막(IF1)의 상기 제1 금속 원소의 농도는 제2 막(IF2)의 상기 제1 금속 원소의 농도보다 클 수 있다. 제1 막(IF2)의 상기 제2 금속 원소의 농도는 제2 막(IF2)의 상기 제2 금속 원소의 농도보다 작을 수 있다. 이는, 제1 막(IF1) 및 제2 막(IF2)은 복수의 하부 전극들(LE) 상에 상기 제1 금속 원소를 포함하는 제1 예비막(L1, 도 6c 참조) 및 상기 제2 금속 원소를 포함하는 제2 예비막(L2, 도 6c 참조)을 차례로 증착한 뒤 열처리 공정을 통해 형성된 확산층들이기 때문일 수 있다.
제1 예비막(L1)은 특정 식각 조건에서 제2 예비막(L2)보다 식각율이 높은 물질을 포함할 수 있다. 예를 들어, 제1 예비막(L1)은 TiO를 포함하고, 제2 예비막(L2)은 NbO를 포함할 수 있다. 또한, 제1 막(IF1)은 예를 들어 TiNbN이고, 제2 막(IF2)은 예를 들어 TiNbO일 수 있다.
제2 막(IF2)은 상기 열처리 공정을 통해 제1 예비막(L1)의 상기 제1 금속 원소를 제2 예비막(L2)으로 확산시켜 형성된 층일 수 있다. 제2 막(IF2)은 특정 식각 조건에서 제2 예비막(L2)보다 식각율이 높은 물질을 포함할 수 있다. 이에 따라, 후속 식각 공정에서, 적어도 하나의 서포터층들(S1, S2) 각각의 상, 하면 상에 배치되거나 식각 정지층(ES)의 상면 상에 배치되는 계면막을 선택적으로 제거할 수 있다. 이에 따라, 복수의 하부 전극들(LE) 간의 누설 전류를 억제하여 전기적 특성이 향상된 반도체 장치(1)가 제공될 수 있다.
도 4a는 인가되는 전압(V)에 따라 커패시터의 정전 용량(Cs)의 크기를 나타내는 그래프이며, 도 4b는 정전 용량의 역수(1/Cs)와 누설 전류 등의 BD(Bridge Disturb) 불량 발생률 간의 상관관계를 도시하는 그래프이다.
도 4a를 참조하면, 상유전체를 포함하는 유전막에 관한 비교예와 관련하여, 인가되는 전압(V)이 증가함에 따라 정전 용량(Cs)이 증가하는 것을 확인할 수 있다. 반면, 강유전체 또는 반강유전체를 포함하는 유전막에 관한 실시예와 관련하여, 인가되는 전압(V)이 증가함에 따라 정전 용량(Cs)이 감소하는 구간 및 정전 용량(Cs)이 증가하는 구간을 갖는 것을 확인할 수 있다.
이에 따라, 강유전체 또는 반강유전체 물질을 포함하는 유전막(DL)을 갖는 반도체 장치에서는, 누설 전류를 최소화하여 인가되는 전압(V)을 미세하게 제어할 필요가 있다. 예시적인 실시예들에 따른 반도체 장치(1)에서, 복수의 계면막들(IF)을 이용하여, 복수의 하부 전극들(LE)과 유전막(DL) 사이의 정전 용량(Cs)을 향상시키거나 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES) 상의 계면막들을 효율적으로 제거함으로써 누설 전류를 방지할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 장치(1)가 제공될 수 있다.
도 4b를 참조하면, 정전 용량(Cs)이 증가될수록 상유전체를 포함하는 유전막보다 강유전체 또는 반강유전체를 포함하는 유전막의 BD 불량 발생률이 증가하는 것을 확인할 수 있다.
즉, 강유전체 또는 반강유전체를 포함하는 유전막(DL)을 갖는 본 실시예들에 따른 반도체 장치(1)에서는, BD 불량 발생률이 상대적으로 높으므로 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES) 상의 더미 계면막들을 최소할 필요가 있다. 본 실시예들에 따른 반도체 장치(1)에서는 열처리 공정을 통해 복수의 계면막들(IF)을 형성함에 따라 후속 식각 공정에서 효율적으로 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES) 상에 형성되는 더미 계면막들을 제거하여 BD 불량 발생률이 개선된 반도체 장치(1)를 제공할 수 있다.
예시적인 실시예에서, 제1 막(IF1)의 제1 두께(t1)는 제2 막(IF2)의 제2 두께(t2)보다 클 수 있다. 이는, 제1 막(IF1)은 열처리 공정을 통해 복수의 하부 전극들(LE) 내로 상기 제1 금속 원소 또는 상기 제2 금속 원소의 일부가 확산되어 형성되기 때문일 수 있다. 예를 들어, 제1 두께(t1)는 약 1Å 내지 20Å의 범위이고, 제2 두께(t2)는 약 1Å내지 10Å의 범위일 수 있다. 상기 열처리 공정 후 수행되는 식각 공정(예를 들어, 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES) 상에 형성된 더미 계면막들을 제거하기 위한 식각 공정)에서, 제2 막(IF2)도 일부 제거되어 제2 막(IF2)의 제2 두께(t2)는 제1 막(IF1)의 제1 두께(t1)보다 작을 수 있다. 도 3을 참조하면, 설명의 편의상 복수의 계면막들(IF) 구성을 상대적으로 크게 도시하였으나, 유전막(DL)은 복수의 계면막들(IF) 각각의 두께보다 큰 두께를 가질 수 있다. 예를 들어, 유전막(DL)의 상기 두께는 제1 막(IF1)의 두께의 두 배 이상일 수 있다.
예시적인 실시예에서, 제1 막(IF1)은 수직 방향(Z)에서 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES)과 중첩되지 않고, 제2 막(IF2)은 수직 방향(Z)에서 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES)과 중첩될 수 있다. 복수의 하부 전극들(LE) 각각은 적어도 하나의 서포터층들(S1, S2)이 배치되는 레벨에서의 폭 또는 식각 정지층(ES)이 배치되는 레벨에서의 폭이 나머지 레벨에서의 폭 보다 클 수 있다. 이는, 제1 막(IF1)이 복수의 하부 전극들(LE) 내로 상기 제1 금속 원소 또는 상기 제2 금속 원소의 일부가 확산되어 형성되는 층이기 때문일 수 있다.
도 5a 내지 도 5e는 예시적인 실시예들에 따른 반도체 장치들의 변형예를 설명하기 위한 도면들이다. 도 5a 내지 도 5e는 도 2의 'A' 영역에 대응되는 영역을 도시하는 부분 확대도들이다.
도 5a를 참조하면, 반도체 장치(1a)에서, 제1 막(IF1a)의 수직 방향(Z)으로의 길이는 제2 막(IF2)의 길이와 다를 수 있다. 제1 막(IF1a)은 적어도 하나의 서포터층들(S1, S2)의 측면 일부를 덮을 수 있다. 즉, 제1 막(IF1a)은 제2 막(IF2)의 측면으로부터 연장되어 적어도 하나의 서포터층들(S1, S2)의 측면의 적어도 일부를 덮을 수 있다. 제1 막(IF1a)은 도 3과 비교하여 적어도 하나의 서포터층들(S1, S2)의 측면을 덮는 복수의 하부 전극들(LE)의 일 영역 내로 연장되는 구조를 가질 수 있다. 이는, 제1 막(IF1a)이 열처리 공정을 통해 형성되는 확산층이기 때문일 수 있다.
도 5b를 참조하면, 반도체 장치(1b)에서, 제1 막(IF1b) 및 제2 막(IF2b) 각각은 적어도 하나의 서포터층들(S1, S2)을 향하거나 식각 정지층(ES)을 향할수록 폭이 감소하는 부분을 포함할 수 있다.
예시적인 실시예에서, 제1 막(IF1b)의 상기 폭이 감소하는 부분은 제2 막(IF2b)으로부터 복수의 하부 전극들(LE)을 향하는 방향으로 볼록한 형상을 가질 수 있다.
예시적인 실시예에서, 제2 막(IF2b)의 상기 폭이 감소하는 부분은 제1 막(IF1b)으로부터 유전막(DL)을 향하여 볼록한 형상을 가질 수 있다.
이는, 제1 막(IF1b)의 상기 폭이 감소하는 부분은 확산에 의한 구조이며, 제2 막(IF2b)의 상기 폭이 감소하는 부분은 식각 공정에 의한 구조이기 때문일 수 있다.
도 5c를 참조하면, 반도체 장치(1c)에서 복수의 계면막들(IFc)은 제1 막(IF1c) 및 제2 막(IF2c) 사이에 배치되는 제3 막(IF3c)을 더 포함할 수 있다.
제3 막(IF3c)은 제1 막(IF1c) 및 제2 막(IF2c)의 원소들이 확산되어 형성된 계면막일 수 있다. 이에 따라, 제3 막(IF3c)은 제1 막(IF1c) 및 제2 막(IF2c)의 원소를 모두 포함할 수 있다. 예시적인 실시예에서, 제3 막(IF3c)은 상기 제1 금속 원소, 상기 제2 금속 원소, 산소 원소, 및 질소 원소를 포함할 수 있다. 제3 막(IF3c)은 예를 들어, TiNbON일 수 있다.
제3 막(IF3c)은 제1 막(IF1c) 또는 제2 막(IF2c)보다 작은 두께를 가질 수 있다.
예시적인 실시예에서, 제3 막(IF3c)의 적어도 일부는 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES)과 수직 방향(Z)으로 중첩될 수 있다. 즉, 제3 막(IF3c)은 적어도 하나의 서포터층들(S1, S2)의 측면들 또는 식각 정지층(ES)의 측면들과 수직 방향(Z)으로 중첩되어 제1 막(IF1c) 및 제2 막(IF2c) 사이를 연장하는 부분을 포함할 수 있다.
도 5d를 참조하면, 반도체 장치(1d)에서, 복수의 계면막들(IFd)은 제2 막(IF2d) 및 유전막(DL)사이에 배치되는 제4 막(IF4d)을 더 포함할 수 있다.
제1 막(IF1d)은 상기 제1 금속 원소 및 상기 제2 금속 원소와 함께 상기 제1 금속 원소 및 상기 제2 금속 원소와 다른 제3 금속 원소를 포함할 수 있다.
제2 막(IF2d) 또한, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 상기 제3 금속 원소를 포함할 수 있다.
제4 막(IF4d)은 상기 제3 금속 원소를 포함할 수 있고, 제4 막(IF4d) 내의 상기 제3 금속 원소의 농도는 제2 막(IF2d)의 상기 제3 금속 원소의 농도보다 클 수 있다. 또한, 제2 막(IF2d)의 상기 제3 금속 원소의 농도는 제1 막(IF1d)의 상기 제3 금속 원소의 농도보다 클 수 있다. 이는, 제1 및 제2 예비막(L1, L2, 도 6c 참조)와 다른 금속 원소인 상기 제3 금속 원소를 갖는 별도의 예비막을 추가로 증착한 후 열처리 공정을 수행하기 때문일 수 있다. 상기 별도의 예비막 또는 제4 막(IF4d)의 물질 종류를 조절함에 따라 적어도 하나의 서포터층들(S1, S2) 또는 식각 정지층(ES) 상에 잔류하는 더미 계면막들을 효율적으로 제거하고 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 5e를 참조하면, 반도체 장치(1e)는 더미 계면막(DIF)을 더 포함할 수 있다.
더미 계면막(DIF)은 적어도 하나의 서포터층들(S1, S2)과 유전막(DL) 사이에 배치될 수 있다. 더미 계면막(DIF)은 적어도 하나의 서포터층들(S1, S2)의 상면 및 하면과 접촉할 수 있다. 예시적인 실시예에서, 더미 계면막(DIF)은 식각 정지층(ES)과 유전막(DL) 사이에도 배치될 수 있다. 이 경우, 더미 계면막(DIF)은 식각 정지층(ES)의 상면과 접촉할 수 있다.
더미 계면막(DIF)은 복수의 계면막들(IF) 내의 상기 제1 금속 원소 및/또는 상기 제2 금속 원소를 포함할 수 있다. 더미 계면막(DIF)은 제1 및 제2 예비막들(L1, L2)의 증착 공정, 열처리 공정, 및 후속 식각 공정에서 적어도 하나의 서포터층들(S1, S2) 내로 연장되어 형성되는 확산층이거나 적어도 하나의 서포터층들(S1, S2)의 물질이 제1 및 제2 예비막들(L1, L2) 내로 연장되어 형성되는 확산층일 수 있다.
복수의 계면막들(IF) 내의 상기 제1 금속 원소의 농도는 더미 계면막(DIF)의 상기 제1 금속 원소의 농도보다 크고, 복수의 계면막들(IF) 내의 상기 제2 금속 원소의 농도는 더미 계면막(DIF)의 상기 제2 금속 원소의 농도보다 클 수 있다. 예시적인 실시예에서, 더미 계면막(DIF)의 상기 제2 금속 원소의 함량 대비 복수의 계면막들(IF)의 상기 제2 금속 원소의 함량의 비율은 약 1000 내지 약 10000 이상일 수 있다. 즉, 복수의 계면막들(IF) 내의 상기 제2 금속 원소의 농도는 더미 계면막(DIF) 내의 상기 제2 금속 원소의 농도의 약 1000 배 내지 약 10000 배 이상일 수 있다. 본 명세서에서, 복수의 계면막들(IF) 내의 상기 제2 금속 원소의 농도는 제1 막(IF1) 및 제2 막(IF2) 내의 상기 제2 금속 원소의 농도의 평균값을 의미할 수 있다.
예시적인 실시예에서, 더미 계면막(DIF)의 두께는 제2 막(IF2)의 두께보다 작은 두께를 가질 수 있다.
도 6a 내지 도 6e는 예시적인 실시예들에 따른 반도체 장치(1)의 제조 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6e는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ'을 따른 단면들을 도시한다.
도 6a를 참조하면, 하부 구조물(10)을 형성하고, 하부 구조물(10) 상에 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')을 교대로 적층하고, 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')을 관통하는 복수의 하부 전극들(140)을 형성할 수 있다.
먼저, 반도체 기판 상에 활성 영역들을 형성하고, 상기 반도체 기판의 일부를 제거하여 형성된 트렌치들 내에 워드 라인 구조물을 형성하고, 상기 워드 라인 구조물 상에 상기 워드라인 구조물과 교차하는 비트라인 구조물을 형성하여 트랜지스터를 포함하는 회로 구조물(3)을 형성하고, 회로 구조물(3)과 전기적으로 연결되는 랜딩 패드들(5) 및 랜딩 패드들(5)의 측면을 덮는 하부 절연층(7)을 형성하여 하부 구조물(10)을 형성할 수 있다.
다음으로, 하부 구조물(10) 상에 식각 정지층(ES)을 컨포멀하게 형성하고, 식각 정지층(ES) 상에 몰드층들(29a, 29b)과 예비 서포터층들(S1', S2')을 교대로 적층할 수 있다. 식각 정지층(ES)은 몰드층들(29a, 29b)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질, 예를 들어 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')은 각각 2개의 층으로 이루어질 수 있으나, 예비 서포터층들(S1', S2')의 개수는 이에 한정되지 않는다. 예를 들어, 몰드층들(29a, 29b)은 실리콘 산화물을 포함하고, 예비 서포터층들(S1', S2')은 실리콘 질화물을 포함할 수 있다. 다만, 실시예들에 따라, 몰드층들(29a, 29b)은 서로 다른 물질을 포함할 수 있다.
다음으로, 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')을 관통하는 복수의 홀들을 형성하고, 상기 복수의 홀들 내에 도전성 물질을 채워 복수의 하부 전극들(LE)을 형성할 수 있다. 상기 복수의 홀들은 식각 정지층(ES)을 관통하여 랜딩 패드들(105)을 노출시킬 수 있다. 상기 복수의 홀들 내에 도전성 물질을 채우고 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정 등을 수행하여 복수의 하부 전극들(LE)을 형성할 수 있다. 상기 도전성 물질은 예를 들어 TiN일 수 있다.
다음으로, 최상부에 배치된 예비 서포터층(S2') 상에 제1 및 제2 마스크들(M1, M2)을 형성할 수 있다. 제2 마스크(M2)는 도 1 또는 도 6b의 홀(H) 영역과 대응되는 위치 또는 이를 포함하는 영역에 대응되는 위치를 노출시키는 복수의 홀 모양의 개구부들을 포함하는 구조일 수 있다.
도 6b를 참조하면, 제1 및 제2 마스크(M1, M2)를 이용하여 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')의 적어도 일부를 제거하여 서포터층들(S1, S2)을 형성하고, 잔존하는 몰드층들(29a, 29b)을 제거할 수 있다.
제1 및 제2 마스크들(M1, M2)은 서포터층들(S1, S2)을 형성하기 위한 마스크일 수 있다. 제2 마스크(M2)를 이용하여 제2 마스크(M2)와 Z 방향으로 중첩하지 않는 몰드층들(29a, 29b) 및 예비 서포터층들(S1', S2')의 부분들에 대하여 식각 공정을 수행하여 서포터층들(S1, S2)을 형성할 수 있다. 서포터층들(S1, S2)의 각각은 제2 마스크(M2) 구조에 따라 패터닝되어 복수의 개구부들을 갖는 형태를 가질 수 있다. 상기 식각 공정 상에서 복수의 하부 전극들(LE) 중 상면이 노출된 부분의 적어도 일부가 함께 식각될 수 있다. 서포터층들(S1, S2)은 인접한 복수의 하부 전극들(LE)을 연결할 수 있다. 잔존하는 몰드층들(29a, 29b)은 서포터층들(S1, S2)에 대하여 선택적으로 제거될 수 있다. 예시적인 실시예에서, 제2 예비 서포터층(S2')을 이방성 식각 공정으로 식각하여 제2 서포터층(S2)을 형성하고, 제1 예비 서포터층(S1')을 식각하기 전에 등방성 식각 공정으로 제2 몰드층(29b)을 제거할 수 있다. 이와 유사하게, 제1 예비 서포터층(S1')을 이방성 식각 공정으로 식각하여 제1 서포터층(S1)을 형성한 뒤 등방성 식각 공정으로 제1 몰드층(29a)을 제거할 수 있다.
도 6c를 참조하면, 제1 예비막(L1) 및 제2 예비막(L2)을 차례로 증착할 수 있다.
식각 정지층(ES), 서포터층들(S1, S2), 및 복수의 하부 전극들(LE)의 노출된 표면을 컨포멀하게 덮는 제1 예비막(L1)을 증착하고, 제1 예비막(L1) 상에 제2 예비막(L2)을 증착할 수 있다. 상기 증착 공정은 ALD, CVD 또는PVD을 이용하여 수행될 수 있고, 실시예들에 따라 상기 증착 공정 대신 이온 주입 공정을 수행하여 제1 및 제2 예비막들(L1, L2)이 형성될 수도 있다.
제1 예비막(L1)은 복수의 하부 전극들(LE)의 측면들 및 상면들과 함께 식각 정지층(ES)의 상면, 서포터층들(S1, S2)의 상, 하면들을 덮을 수 있다. 예시적인 실시예에서, 제1 예비막(L1)은 제1 금속 원소와 산소를 포함하는 금속 산화막일 수 있다. 상기 제1 금속 원소는 주석(Sn), 몰리브덴(Mo), 나이오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 인듐(In), 니켈(Ni), 코발트(Co), 텅스텐(W), 및 루테늄(Ru) 중 하나일 수 있다. 상기 제1 금속 원소는 예를 들어 복수의 하부 전극들(LE)의 중심 금속 원소와 동일한 금속 원소일 수 있으나, 이에 한정되는 것은 아니다.
제2 예비막(L2)은 제1 예비막(L1)을 컨포멀하게 덮을 수 있다. 제2 예비막(L2)은 상기 제1 금속 원소와 다른 제2 금속 원소와 산소를 포함하는 금속 산화막일 수 있다. 상기 제2 금속 원소는 주석(Sn), 몰리브덴(Mo), 나이오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 인듐(In), 니켈(Ni), 코발트(Co), 텅스텐(W), 및 루테늄(Ru) 중 하나일 수 있다.
실시예들에 따라, 제2 예비막(L2) 상에 제3 예비막을 추가로 증착할 수도 있다.
도 6d를 참조하면, 제1 및 제2 막들(IF1, IF2)을 포함하는 복수의 계면막들(IF)을 형성할 수 있다.
제1 예비막(L1) 및 제2 예비막(L2)에 대하여 열처리 공정을 수행하여 복수의 하부 전극들(LE), 제1 예비막(L1), 및 제2 예비막(L2) 내의 물질들의 확산시킨 후 선택적 식각 공정(selective etch process)을 수행하여 복수의 계면막들(IF)을 형성할 수 있다.
실시예들에 따라, 상기 제1 금속 원소 및 상기 제2 금속 원소를 확산하기 위하여 열 에너지를 이용한 상기 열처리 공정 이외에 다른 에너지원이 이용될 수도 있다. 상기 에너지원은 예를 들어, 전기 에너지, 이온 에너지, 플라즈마, 오존, 및 UV 중 적어도 하나를 포함할 수 있다.
도 6c 및 도 6d를 참조할 때, 제1 및 제2 막들(IF1, IF2)은, 제1 예비막(L1) 및 제2 예비막(L2)을 차례로 증착한 후 에너지를 가하는 Ex-situ 공정을 통해 형성될 수 있으나, 이와 달리 제1 예비막(L1)을 증착하면서 동시에 에너지를 가하여 확산시키는 In-situ 방식으로 형성될 수도 있다.
상기 선택적 식각 공정은 식각 정지층(ES)의 상면 상에 배치되거나 서포터층들(S1, S2)의 상, 하면들 상에 배치되는 더미 계면막들을 제거하는 공정일 수 있다. 이에 따라, 더미 계면막들에 의해 복수의 하부 전극들(LE) 간 발생할 수 있는 누설 전류가 방지될 수 있다. 상기 선택적 식각 공정에서, 제1 예비막(L1) 및 제2 예비막(L2)을 이용한 증착 및 열처리 공정을 수행하여 복수의 계면막들(IF) 및 상기 더미 계면막들을 형성함에 따라, 상기 더미 계면막들이 상대적으로 쉽게 제거될 수 있다. 이는, 상기 제2 금속 원소를 포함하는 제2 예비막(L2)과 비교하여, 상기 제1 금속 원소가 추가적으로 확산되어 형성되는 상기 더미 계면막들의 식각 속도가 더 높기 때문일 수 있다. 즉, 다중층 구조를 갖는 계면막을 이용하여, 복수의 하부 전극들(LE) 상의 복수의 계면막들(IF)은 잔존시키면서 서포터층들(S1, S2)의 상, 하면들 상에 배치되는 상기 더미 계면막들은 제거함으로써, 전기적 특성이 향상된 반도체 장치를 형성할 수 있다.
본 단계에서, 상기 선택적 식각 공정에 의해 상기 더미 계면막들이 일부 잔존하여 도 5e의 반도체 장치(1e)가 제공될 수 있으나, 이 경우에도 상기 더미 계면막들의 상기 제2 금속 원소의 농도는 복수의 계면막들(IF)의 상기 제2 금속 원소의 농도의 약 1/1000 내지 약 1/10000 이하이므로, 누설 전류가 방지될 수 있다.
도 6e를 참조하면, 유전막(DL)을 형성할 수 있다.
강유전체 또는 반강유전체 물질을 포함하는 유전 물질층을 증착하여 유전막(DL)을 형성할 수 있다. 예를 들어, 유전막(DL)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 적어도 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물일 수도 있다. 실시예들에 따라 유전막(DL)은 복수의 층들로 구성될 수도 있다.
강유전체 또는 반강유전체 물질을 포함하는 유전막(DL)은 다중층 구조의 제1 및 제2 예비막들(L1, L2)을 이용한 공정을 통해 BD 불량을 최소화하여 전기적 특성이 개선된 반도체 장치를 제공할 수 있다.
다음으로, 도 2를 참조하면, 유전막(DL)을 덮는 도전성 물질을 증착하고 패터닝 공정을 수행하여 상부 전극(UE)을 형성할 수 있다. 상기 도전성 물질은 불순물이 도핑된 다결정 실리콘 등의 반도체 물질, 티타늄 질화물(TiN) 등의 금속 질화물, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등의 금속 물질 중 적어도 하나를 포함할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8은 도 7의 반도체 장치를 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따른 단면들을 도시한다.
도 7 및 도 8을 참조하면, 반도체 장치(1000)는 활성 영역들(102)을 포함하는 기판(101), 기판(101) 내에서 활성 영역들(102)을 한정하는 소자 분리 영역(103), 기판(101) 내에 매립되어 연장되며 워드 라인(WL1)을 포함하는 워드 라인 구조물(WLS), 및 기판(101) 상에서 워드 라인 구조물(WLS)과 교차하여 연장되며 비트 라인(BL1, BL2, BL3)을 포함하는 비트 라인 구조물(BLS), 및 비트라인 구조물(BLS) 상에 배치되는 커패시터 구조물(CS)을 포함할 수 있다.
반도체 장치(1000)는, 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 예를 들어, 비트 라인(BL)은 활성 영역들(102) 중 제1 불순물 영역(102a)과 연결되고, 커패시터 구조물(CS)은 활성 영역들(102) 중 제2 불순물 영역(102b)과 전기적으로 연결되며, 커패시터 구조물(CS)에 데이터가 저장될 수 있다. 커패시터 구조물(CS)은 도 2의 커패시터 구조물(CS)과 동일하거나 유사한 특징을 가지므로 중복되는 설명은 생략한다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(102)은 소자 분리 영역(103)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역(102)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 활성 영역들(102)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(102a, 102b)을 가질 수 있다. 제1 및 제2 불순물 영역들(102a, 102b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(102a, 102b)은 워드 라인(WL1)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(102a, 120b)의 깊이가 서로 다를 수도 있다.
소자 분리 영역(103)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(103)은 활성 영역들(102)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(103)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(103)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다.
워드 라인 구조물(WLS)은, 워드 라인(WL1), 게이트 유전층(WL2), 및 게이트 캡핑층(WL3)을 포함할 수 있다. 워드 라인(WL1)은 활성 영역들(102)을 가로질러 제1 수평 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL1)이 하나의 활성 영역(102)을 가로지르도록 배치될 수 있다. 워드 라인(WL1)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 워드 라인(WL1)은 기판(101)의 상면 상에 배치되는 형태를 갖는 것도 가능할 수 있다. 워드 라인(WL1)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 워드 라인(WL1)은 서로 다른 물질로 형성되는 다중층 구조를 가질 수도 있다.
게이트 유전층(WL2)은 워드 라인(WL1)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 게이트 유전층(WL2)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(WL2)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다.
게이트 캡핑층(WL3)은 워드 라인(WL1)의 상부에 배치될 수 있다. 게이트 캡핑층(WL3)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL1)과 수직한 제2 수평 방향, 예를 들어 Y 방향으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL1, BL2, BL3) 및 비트 라인(BL1, BL2, BL3) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다.
비트 라인(BL1, BL2, BL3)은 차례로 적층된 제1 도전 패턴(BL1), 제2 도전 패턴(BL2), 및 제3 도전 패턴(BL3)을 포함할 수 있다. 제1 도전 패턴(BL1)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 도전 패턴(BL2)은 금속-반도체 화합물을 포함할 수 있다. 제3 도전 패턴(BL3)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 다만, 실시예들에 따라, 비트 라인을 이루는 도전 패턴의 개수 및 두께는 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 비트 라인(BL1, BL2, BL3) 상에 배치될 수 있다. 비트 라인 캡핑 패턴(BC)은 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 실시예들에 따라, 비트 라인 캡핑 패턴(BC)은 복수 개의 캡핑 패턴층을 포함할 수 있고, 서로 다른 물질로 이루어질 수 있다. 즉, 비트 라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
예시적인 실시예에서, 비트 라인 구조물(BLS)은 워드 라인 구조물(WLS) 상에 배치될 수 있고, 비트 라인 구조물(BLS)과 워드 라인 구조물(WLS) 사이에 버퍼 절연층(105)이 배치될 수 있다.
예시적인 실시예에서, 반도체 장치(1000)는 제1 도전 패턴(BL1)을 관통하여 활성 영역들(102)의 제1 불순물 영역(102a)과 접촉하는 비트 라인 콘택 패턴(DC)을 더 포함할 수 있다. 비트 라인 콘택 패턴(DC)은 비트 라인 구조물(BLS)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 워드 라인(WL1)의 상면보다 높은 레벨에 위치할 수 있다. 실시예들에 따라, 비트 라인 콘택 패턴(DC)은 제1 도전 패턴(BL1)과 일체로 형성될 수 있다.
예시적인 실시예에서, 반도체 장치(1000)는 하부 전극 콘택 패턴(104), 랜딩 패드들(LP), 및 하부 절연층(109)을 더 포함할 수 있다.
하부 전극 콘택 패턴(104)은 활성 영역들(102)의 일 영역, 예를 들어, 제2 불순물 영역(102b)에 연결될 수 있다. 하부 전극 콘택 패턴(104)은 비트 라인들(BL1, BL2, BL3)의 사이 및 워드 라인들(WL1)의 사이에 배치될 수 있다. 하부 전극 콘택 패턴(104)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다. 하부 전극 콘택 패턴(104)은 스페이서(SP)에 의해 비트 라인 콘택 패턴(DC)과 절연될 수 있다. 스페이서(SP)는 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있으며, 에어 갭(AG)을 정의하여 에어 갭(AG)과 함께 스페이서의 역할을 수행할 수도 있다. 다만, 스페이서(SP)를 이루는 물질 및 층의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다. 하부 전극 콘택 패턴(104)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 하부 전극 콘택 패턴(104)은 반도체층(104-1) 및 반도체층(104-1) 상의 금속-반도체 화합물층(104-2)이 배치될 수 있다. 금속 반도체 화합물층(104-2)은 반도체층(104-1)의 일부를 실리사이드화한 층일 수 있고, 예를 들어, 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 하부 전극 콘택 패턴(104)을 이루는 층의 개수 및 물질은 다양하게 변경될 수 있다.
랜딩 패드들(LP)은 하부 전극 콘택 패턴(104) 상에 배치된 도전 패턴일 수 있다. 랜딩 패드들(LP)은 복수의 하부 전극들(LE)과 하부 전극 콘택 패턴(104)을 전기적으로 연결할 수 있다. 각각의 랜딩 패드들(LP)은 하부 절연층(109)에 의해 물리적으로 이격될 수 있다.
예시적인 실시예에서, 랜딩 패드들(LP) 각각은 패드층(LPa) 및 배리어층(LPb)을 포함할 수 있다. 패드층(LPa)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 배리어층(LPb)은 패드층(LPa)의 하면 및 측면들을 덮는 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
DL: 유전막 ES: 식각 정지층
IF: 복수의 계면막들 LE: 복수의 하부 전극들
L1, L2: 예비 막들 S1, S2: 서포터층들
UE: 상부 전극

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상에 배치되는 복수의 하부 전극들;
    상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극;
    상기 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막; 및
    상기 복수의 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고,
    상기 복수의 계면막들은,
    상기 복수의 하부 전극들과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막; 및
    상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하며,
    상기 제1 막의 상기 제2 금속 원소의 농도는 상기 제2 막의 상기 제2 금속 원소의 농도보다 낮은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 막의 상기 제1 금속 원소의 농도는 상기 제2 막의 상기 제1 금속 원소의 농도보다 높은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 금속 원소 및 상기 제2 금속 원소 각각은 주석(Sn), 몰리브덴(Mo), 나이오븀(Nb), 탄탈륨(Ta), 티타늄(Ti), 인듐(In), 니켈(Ni), 코발트(Co), 텅스텐(W), 및 루테늄(Ru) 중 하나인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 막의 제1 두께는 상기 제2 막의 제2 두께보다 큰 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 두께는 1Å 내지 20Å의 범위이고,
    상기 제2 두께는 1Å 내지 10Å의 범위인 반도체 장치.
  6. 제1 항에 있어서,
    상기 복수의 하부 전극들과 접촉하며 상기 하부 구조물의 상면과 평행한 방향으로 연장되는 적어도 하나의 서포터층들을 더 포함하고,
    상기 적어도 하나의 서포터층들의 상, 하면들은 상기 유전막과 접촉하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 막은 수직 방향에서 상기 적어도 하나의 서포터층들과 중첩되지 않고,
    상기 제2 막은 상기 수직 방향에서 상기 적어도 하나의 서포터층들과 중첩되며,
    상기 수직 방향은 상기 하부 구조물의 상면과 수직한 방향인 반도체 장치.
  8. 트랜지스터를 포함하는 하부 구조물; 및
    상기 하부 구조물 상에 배치되고, 상기 트랜지스터와 전기적으로 연결되는 커패시터 구조물 및 적어도 하나의 서포터층들을 포함하는 상부 구조물을 포함하고,
    상기 커패시터 구조물은,
    상기 트랜지스터와 전기적으로 연결되고, 서로 물리적으로 이격되어 배치되는 복수의 하부 전극들;
    상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극;
    상기 복수의 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막; 및
    상기 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고,
    상기 적어도 하나의 서포터층들은 상기 복수의 하부 전극들과 접촉하며 상기 하부 구조물의 상면과 평행한 방향으로 연장되고,
    상기 유전막은 상기 상부 전극 및 상기 적어도 하나의 서포터층들 사이로 연장되고,
    상기 복수의 계면막들은,
    상기 하부 전극과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막; 및
    상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하고,
    상기 제1 막의 상기 제1 금속 원소의 농도는 상기 제2 막의 상기 제1 금속 원소의 농도보다 높고,
    상기 제1 막의 상기 제2 금속 원소의 농도는 상기 제2 막의 상기 제2 금속 원소의 농도보다 낮은 반도체 장치.
  9. 제8 항에 있어서,
    상기 유전막 및 상기 적어도 하나의 서포터층들 사이에 배치되는 더미 계면막을 더 포함하며,
    상기 더미 계면막은 상기 제1 금속 원소 및 상기 제2 금속 원소를 포함하고,
    상기 복수의 계면막들의 상기 제1 금속 원소의 농도는 상기 더미 계면막의 상기 제1 금속 원소의 농도보다 크고,
    상기 복수의 계면막들의 상기 제2 금속 원소의 농도는 상기 더미 계면막의 상기 제2 금속 원소의 농도보다 큰 반도체 장치.
  10. 트랜지스터를 포함하는 하부 구조물; 및
    상기 하부 구조물 상에 배치되고, 식각 정지층 및 상기 트랜지스터와 전기적으로 연결되는 커패시터 구조물을 포함하는 상부 구조물을 포함하고,
    상기 커패시터 구조물은,
    상기 식각 정지층을 관통하여 상기 트랜지스터와 전기적으로 연결되고, 서로 물리적으로 이격되어 배치되는 복수의 하부 전극들;
    상기 하부 구조물 상에서 상기 복수의 하부 전극들을 덮는 상부 전극;
    상기 복수의 하부 전극들 및 상기 상부 전극 사이에 배치되고, 강유전체층 및 반강유전체층 중 적어도 하나를 포함하는 유전막; 및
    상기 하부 전극들 및 상기 유전막 사이의 복수의 계면막들을 포함하고,
    상기 복수의 계면막들은,
    상기 하부 전극과 접촉하고, 제1 금속 원소, 상기 제1 금속 원소와 다른 제2 금속 원소, 및 질소 원소를 포함하는 제1 막; 및
    상기 제1 막과 상기 유전막 사이에 배치되고, 상기 제1 금속 원소, 상기 제2 금속 원소, 및 산소 원소를 포함하는 제2 막을 포함하고,
    상기 제1 막은 수직 방향에서 상기 식각 정지층과 중첩되지 않고,
    상기 제2 막은 수직 방향에서 상기 식각 정지층과 중첩되며,
    상기 수직 방향은 상기 하부 구조물의 상면과 수직인 방향인 반도체 장치.
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