CN117440683A - 半导体器件 - Google Patents

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CN117440683A CN202310866072.3A CN202310866072A CN117440683A CN 117440683 A CN117440683 A CN 117440683A CN 202310866072 A CN202310866072 A CN 202310866072A CN 117440683 A CN117440683 A CN 117440683A
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申东珉
林佑燮
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Abstract

一种半导体器件包括：下部结构；多个下部电极，所述多个下部电极在所述下部结构上；上部电极，所述上部电极在所述多个下部电极上；电介质层，所述电介质层在所述多个下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及多个界面层，所述多个界面层在所述多个下部电极与所述电介质层之间，其中，所述多个界面层包括：第一层，所述第一层接触所述多个下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，其中，所述第一层中的所述第二金属元素的浓度低于所述第二层中的所述第二金属元素的浓度。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年7月21日在韩国知识产权局提交的韩国专利申请No.10-2022-0090352的优先权的权益，该韩国专利申请的公开内容以引用的方式全部并入本文。
背景技术
本发明构思涉及一种半导体器件。
根据电子工业的发展和用户的需要，电子装置变得尺寸更小并且性能更高。因此，在电子装置中使用的半导体器件也需要具有高集成度和高性能。在DRAM存储器件中，需要一种用于形成具有改善的电特性和高集成度的电容器的技术。
发明内容
本发明构思的一方面在于提供一种具有改善的电特性和高集成度的半导体器件。
根据本发明构思的一方面，一种半导体器件包括：下部结构；多个下部电极，所述多个下部电极在所述下部结构上；上部电极，所述上部电极在所述多个下部电极上；电介质层，所述电介质层在所述多个下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及多个界面层，所述多个界面层在所述多个下部电极与所述电介质层之间，其中，所述多个界面层包括：第一层，所述第一层接触所述多个下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，其中，所述第一层中的所述第二金属元素的浓度低于所述第二层中的所述第二金属元素的浓度。
根据本发明构思的一方面，一种半导体器件包括：下部结构，所述下部结构包括晶体管；以及上部结构，所述上部结构在所述下部结构上，并且所述上部结构包括支撑层和电容器结构，所述电容器结构电连接到所述晶体管，其中，所述电容器结构包括：下部电极，所述下部电极在所述下部结构上，所述下部电极电连接到所述晶体管；上部电极，所述上部电极在所述下部电极上；电介质层，所述电介质层在所述下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及多个界面层，所述多个界面层在所述下部电极与所述电介质层之间，其中，所述支撑层与所述下部电极接触，并且在与所述下部结构的上表面平行的方向上延伸，其中，所述电介质层在所述上部电极与所述支撑层之间延伸，其中，所述多个界面层包括：第一层，所述第一层接触所述下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，其中，所述第一层中的所述第一金属元素的浓度高于所述第二层中的所述第一金属元素的浓度，其中，所述第一层中的所述第二金属元素的浓度低于所述第二层中的所述第二金属元素的浓度。
根据本发明构思的一方面，一种半导体器件包括：下部结构，所述下部结构包括晶体管；以及上部结构，所述上部结构在所述下部结构上，并且包括蚀刻停止层和电容器结构，所述电容器结构电连接到所述晶体管，其中，所述电容器结构包括：多个下部电极，所述多个下部电极穿过所述蚀刻停止层，电连接到所述晶体管，并且彼此物理地间隔开；上部电极，所述上部电极在所述下部结构上的所述多个下部电极上；电介质层，所述电介质层在所述多个下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及多个界面层，所述多个界面层在所述多个下部电极与所述电介质层之间，其中，所述多个界面层包括：第一层，所述第一层接触所述多个下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，其中，所述第一层在与所述下部结构的上表面垂直的垂直方向上不与所述蚀刻停止层交叠，其中，所述第二层在所述垂直方向上与所述蚀刻停止层交叠。
附图说明
根据下面结合附图的具体描述，本发明构思的上述以及其他方面、特征和优点将被更清楚地理解，其中：
图1是根据示例实施例的半导体器件的示意性平面图。
图2是根据示例实施例的半导体器件的示意性截面图。
图3是根据示例实施例的半导体器件的局部放大截面图。
图4A和图4B是示出根据示例实施例的半导体器件的电介质层的特性的曲线图。
图5A至图5E是根据示例实施例的半导体器件的示意性局部放大图。
图6A至图6E是示出根据示例实施例的制造半导体器件的方法的截面图。
图7是根据示例实施例的半导体器件的示意性平面图。
图8是根据示例实施例的半导体器件的示意性截面图。图8示出了沿着线II-II'和III-III'截取的图7的半导体器件的截面。
具体实施方式
在下文中，将参考附图描述本发明构思的实施例。
图1是根据示例实施例的半导体器件的示意性平面图。
图2是根据示例实施例的半导体器件的示意性截面图。图2示出了沿着线I-I'截取的图1的半导体器件的截面图。
图3是根据示例实施例的半导体器件的局部放大截面图。图3示出了与图2的部分“A”对应的局部放大截面。
图4A和图4B是示出根据示例实施例的半导体器件的电介质层的特性的曲线图。
参考图1至图4B，半导体器件1可以包括下部结构10和上部结构20，下部结构10包括晶体管，上部结构20设置在下部结构10上并且包括信息存储结构。半导体器件1可以是包括晶体管中的一个晶体管和信息存储结构中的一个信息存储结构的存储器件的组件，但是构成存储器件的晶体管的数量和信息存储结构的数量不限于此。存储器件可以是动态随机存取存储器(DRAM)或铁电存储器(FeRAM)，但是本发明构思不限于此。
下部结构10可以包括：包括晶体管的电路结构3、位于电路结构3上的电连接到电路结构3的着陆焊盘(landing pad)5以及位于电路结构3上的着陆焊盘5的侧表面上(覆盖该侧表面)的下部绝缘层7。在平面上，着陆焊盘5可以布置在与下部电极LE相同或相似的位置，如图1所示。着陆焊盘5可以包括诸如多晶硅等的半导体材料、金属-半导体化合物、金属氮化物或金属中的至少一种。
上部结构20可以包括位于下部结构10上的蚀刻停止层ES、电容器结构CS和至少一个支撑层(S1和S2)。
蚀刻停止层ES可以设置在下部结构10上，并且可以具有基本上均匀的厚度。蚀刻停止层ES可以设置在(覆盖)下部结构10的至少一部分上，并且可以暴露着陆焊盘5的上表面。蚀刻停止层ES可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅中的至少一种。
电容器结构CS可以包括多个下部电极LE、电介质层(dielectric layer)DL、多个界面层(interfacial layer)IF和上部电极UE。
多个下部电极LE可以在水平方向上彼此物理地间隔开。在平面上，多个下部电极LE可以以Z字形(zigzag)图案布置。多个下部电极LE可以具有柱形形状或圆柱形状，但是本发明构思不限于此。多个下部电极LE中的每一个下部电极可以穿过蚀刻停止层ES以电连接到每个着陆焊盘5。多个下部电极LE可以电连接到晶体管。
多个下部电极LE可以包括导电材料。导电材料可以包括半导体材料(诸如，掺杂有杂质的多晶硅)、金属氮化物(诸如，氮化钛(TiN)等)、金属材料(诸如，钛(Ti)、钴(Co)、镍(Ni)、钨(W)、钼(Mo)等)中的至少一种。导电材料可以包括例如氮化钛(TiN)。
至少一个支撑层(S1和S2)可以设置在电容器结构CS中。至少一个支撑层(S1和S2)可以被设置为在垂直于下部结构10的上表面的Z方向上彼此间隔开，并且可以在垂直于Z方向的水平方向上延伸。至少一个支撑层(S1和S2)可以与多个下部电极LE接触，并且可以连接多个相邻下部电极LE的侧壁。至少一个支撑层(S1和S2)的上表面和下表面可以与电介质层DL接触。至少一个支撑层(S1和S2)可以是支撑具有高纵横比的多个下部电极LE的结构。
至少一个支撑层(S1和S2)可以包括绝缘材料。绝缘材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。绝缘材料可以包括例如氮化硅(SiN)。
在示例实施例中，至少一个支撑层(S1，S2)可以包括顺序堆叠的第一支撑层S1和设置在第一支撑层S1上的第二支撑层S2。第一支撑层S1的厚度可以小于第二支撑层S2的厚度。下部结构10与第一支撑层S1的下表面之间的距离可以大于第一支撑层S1的上表面与第二支撑层S2的下表面之间的距离。支撑层的数量、厚度和布置关系不限于此，并且可以不同地改变。
电介质层DL可以设置(覆盖)在下部结构10上的蚀刻停止层ES、多个下部电极LE和至少一支撑层(S1和S2)上。电介质层DL可以共形地设置(覆盖)在多个下部电极LE的上表面和侧表面、蚀刻停止层ES的上表面和至少一支撑层(S1和S2)的暴露表面上。电介质层DL可以在上部电极UE与至少一个支撑层(S1和S2)之间延伸。在示例实施例中，至少一个支撑层(S1和S2)中的每一个支撑层的上表面和下表面可以与电介质层DL接触。一个支撑层(S1和S2)中的每一个支撑层的上表面和下表面可以不与第一层IF1接触。电介质层DL可以在上部电极UE与蚀刻停止层ES之间延伸。在示例实施例中，蚀刻停止层ES的上表面可以与电介质层DL接触。蚀刻停止层ES的上表面可以不与第一层IF1接触。
在示例实施例中，电介质层DL可以包括包含铪(Hf)、铝(Al)、锆(Zr)或镧(La)中的至少一种的氧化物、氮化物、硅化物、氮氧化物或硅化氮氧化物。
在示例实施例中，电介质层DL可以包括铁电层或反铁电层中的至少一个。因此，电介质层DL可以具有正交晶相(orthorhombic phase)或四方晶相(tetragonal phase)。
在示例实施例中，电介质层DL可以包括Hf基化合物、Zr基化合物和/或Hf-Zr基化合物。例如，Hf基化合物可以是HfO基铁电材料或HfO基反铁电材料，Zr基化合物可以包括ZrO基铁电材料或ZrO基反铁电材料，并且Hf-Zr基化合物可以包括氧化铪锆(HZO)基铁电材料或HZO基反铁电材料。
电介质层DL可以包括掺杂有诸如C、Si、Mg、Al、Y、N、Ge、Sn、Gd、La、Sc或Sr中的至少一种的杂质的铁电材料。例如，电介质层DL的铁电层可以由如下材料形成：在该材料中，诸如C、Si、Mg、Al、Y、N、Ge、Sn、Gd、La、Sc或Sr中的至少一种的杂质被掺杂到HfO2、ZrO2或HZO中的至少一种中。
上部电极UE可以具有设置在(覆盖)多个下部电极LE、至少一个支撑层(S1和S2)和电介质层DL上的结构。上部电极UE可以具有填充多个下部电极LE之间的空间和至少一个支撑层(S1和S2)之间的空间的结构。
上部电极UE可以包括导电材料。导电材料可以包括半导体材料(诸如，掺杂有杂质的多晶硅等)、金属氮化物(诸如，氮化钛(TiN)等)或金属材料(诸如，钛(Ti)、钴(Co)、镍(Ni)、钨(W)、钼(Mo)等)中的至少一种。
多个界面层IF可以设置在多个下部电极LE与电介质层DL之间。多个界面层IF可以是用于提高电容器结构CS的电容的结构。多个界面层IF可以不延伸到至少一个支撑层(S1和S2)中的每一个支撑层的上表面和下表面上。此外，多个界面层IF可以不延伸到蚀刻停止层ES的上表面上。例如，多个界面层IF可以在多个相邻的下部电极LE上彼此物理地间隔开，并且可以电分离多个相邻的下部电极LE。因此，可以抑制诸如多个下部电极LE之间的泄漏电流流动等的桥干扰(bridge disturbance(BD))现象。
在示例实施例中，多个界面层IF可以包括第一层IF1和第二层IF2。形成多个界面层IF的层的数量可以根据实施例不同地改变。
第一层IF1可以设置在多个下部电极LE的侧表面的至少一部分上(例如，不与至少一个支撑层(S1和S2)接触的部分)和/或多个下部电极LE的上表面上。
第一层IF1可以包括第一金属元素、不同于第一金属元素的第二金属元素、以及元素氮。第一金属元素和第二金属元素中的每一种元素可以是锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)、钴(Co)、钨(W)或钌(Ru)中的一种。第一金属元素可以是构成多个下部电极LE的金属元素，但是本发明构思不限于此。例如，第一金属元素可以是钛(Ti)，并且第二金属元素可以是铌(Nb)。
第二层IF2可以设置在第一层IF1与电介质层DL之间。
第二层IF2可以包括第一金属元素、第二金属元素和元素氧。
第一层IF1中的第一金属元素的浓度可以高于第二层IF2中的第一金属元素的浓度。第一层IF1中的第二金属元素的浓度可以低于第二层IF2中的第二金属元素的浓度。在这种情况下，这可能是因为第一层IF1和第二层IF2是通过在多个下部电极LE上顺序沉积包括第一金属元素的第一预备层L1(参考图6C)和包括第二金属元素的第二预备层L2(参考图6C)并且在其上执行热处理工艺而形成的扩散层。
第一预备层L1可以包括在特定蚀刻条件下蚀刻速率高于第二预备层L2的蚀刻速率的材料。例如，第一预备层L1可以包括TiO，并且第二预备层L2可以包括NbO。此外，第一层IF1可以是例如TiNbN，并且第二层IF2可以是例如TiNbO。
第二层IF2可以是通过热处理工艺将第一预备层L1的第一金属元素扩散到第二预备层L2中而形成的层。第二层IF2可以包括在特定蚀刻条件下蚀刻速率高于第二预备层L2的蚀刻速率的材料。因此，在随后的蚀刻工艺中，可以选择性地去除设置在至少一个支撑层(S1和S2)中的每一个支撑层的上表面和下表面上或蚀刻停止层ES的上表面上的界面层。因此，可以提供通过抑制多个下部电极LE之间的泄漏电流而具有改善的电特性的半导体器件1。
图4A是示出根据施加电压V的电容器的电容Cs的大小的曲线图，图4B是示出电容的倒数(1/Cs)与诸如泄漏电流等的桥干扰(BD)故障率之间的相关性的曲线图。
参考图4A，对于与包括顺电材料(paraelectric material)的电介质层相关的比较示例，可以看出，电容Cs随着施加电压V的增加而增加。对于与包括铁电或反铁电材料的电介质层相关的发明示例，可以看出，随着施加电压V增加，可以存在其中电容Cs减小的一个区段和其中电容Cs增加的另一区段。
因此，在具有包括铁电或反铁电材料的电介质层DL的半导体器件中，必须通过使泄漏电流最小化来精细地控制施加电压V。在根据示例实施例的半导体器件1中，可以通过其间的多个界面层IF来提高多个下部电极LE与电介质层DL之间的电容Cs，或者通过有效地去除至少一个支撑层(S1和S2)或蚀刻停止层ES上的界面层来减小(防止)泄漏电流。因此，可以提供具有改善的电特性的半导体器件1。
参考图4B，可以看出，与包括顺电材料的电介质层中BD缺陷的发生率相比，随着电容Cs的增加，包括铁电或反铁电材料的电介质层中BD缺陷的发生率增加。
例如，在根据本实施例的具有包括铁电或反铁电材料的电介质层DL的半导体器件1中，BD缺陷的发生率可能相对较高。因此，必须使至少一个支撑层(S1和S2)或蚀刻停止层ES上的虚设界面层最小化。在根据本实施例的半导体器件1中，由于通过热处理工艺形成多个界面层IF，因此可以去除形成在至少一个支撑层(S1和S2)或蚀刻停止层ES上的虚设界面层，以提供具有改善(降低)的BD缺陷的发生率的半导体器件1。
在示例实施例中，第一层IF1的第一厚度t1可以比第二层IF2的第二厚度t2厚。例如，第一厚度t1可以为约1埃的范围，并且第二厚度t2可以为约/>的范围。这可能是因为第一层IF1是通过经由热处理工艺将第一金属元素的一部分或第二金属元素的一部分扩散到多个下部电极LE中而形成的。在热处理工艺之后执行的蚀刻工艺(例如，用于去除形成在至少一个支撑层(S1和S2)或蚀刻停止层ES上的虚设界面层的蚀刻工艺)中，也可以部分地去除第二层IF2。因此，第二层IF2的第二厚度t2可以比第一层IF1的第一厚度t1薄。
在示例实施例中，第一层IF1可以在垂直方向Z上不与至少一个支撑层(S1和S2)和/或蚀刻停止层ES交叠，并且第二层IF2可以在垂直方向Z上与至少一个支撑层(S1和S2)和/或蚀刻停止层ES交叠。在多个下部电极LE的每一个下部电极中，在其上设置至少一个支撑层(S1和S2)的层级(level)上的宽度或在其上设置蚀刻停止层ES的层级上的宽度可以比在另一层级上的宽度宽。这可能是因为第一层IF1是通过将第一金属元素的一部分或第二金属元素的一部分扩散到多个下部电极LE中形成的层。
图5A至图5E是根据示例实施例的半导体器件的示意性局部放大图。图5A至图5E是示出与图2的部分“A”相对应的区域的局部放大图。
参考图5A，在半导体器件1a中，在垂直方向Z上，多个界面层IFa中的第一层IF1a的长度可以不同于第二层IF2a的长度。第一层IF1a可以设置在(覆盖)至少一个支撑层(S1和S2)的侧表面的一部分上。例如，第一层IF1a可以从第二层IF2a的侧表面延伸，以覆盖至少一个支撑层(S1和S2)的侧表面的至少一部分。与图3相比，第一层IF1a可以具有延伸到多个下部电极LE的覆盖至少一个支撑层(S1和S2)的侧表面的一个区域中的结构。这可能是因为第一层IF1a是通过热处理工艺形成的扩散层。
参考图5B，在半导体器件1b中，多个界面层IFb中的第一层IF1b和第二层IF2b可以包括宽度分别朝向至少一个支撑层(S1和S2)或蚀刻停止层ES减小的部分。
在示例实施例中，第一层IF1b的宽度减小的部分可以在从第二层IF2b朝向多个下部电极LE的方向上具有凸形形状。
在示例实施例中，第二层IF2b的宽度减小的部分可以在从第一层IF1b朝向电介质层DL的方向上具有凸形形状。
这可能是因为第一层IF1b的宽度减小的部分是由于扩散形成的结构，而第二层IF2b的宽度减小的部分是由蚀刻工艺形成的结构。
参考图5C，在半导体器件1c中，多个界面层IFc还可以包括设置在第一层IF1c与第二层IF2c之间的第三层IF3c。
第三层IF3c可以是通过第一层IF1c和第二层IF2c的元素的扩散形成的界面层。因此，第三层IF3c可以包括第一层IF1c和第二层IF2c二者的元素。在示例实施例中，第三层IF3c可以包括第一金属元素、第二金属元素、元素氧和元素氮。第三层IF3c可以是例如TiNbON。
第三层IF3c可以具有比第一层IF1c或第二层IF2c更小的厚度。
在示例实施例中，第三层IF3c的至少一部分可以在垂直方向Z上与至少一个支撑层(S1和S2)或蚀刻停止层ES交叠。例如，第三层IF3c可以在垂直方向Z上与至少一个支撑层(S1和S2)的侧表面或蚀刻停止层ES的侧表面交叠，以包括在第一层IF1c与第二层IF2c之间延伸的部分。
参考图5D，在半导体器件1d中，多个界面层IFd还可以包括设置在第二层IF2d与电介质层DL之间的第四层IF4d。
第一层IF1d可以包括第一金属元素和第二金属元素以及与第一金属元素和第二金属元素不同的第三金属元素。
第二层IF2d也可以包括第一金属元素、第二金属元素和第三金属元素。
第四层IF4d可以包括第三金属元素，并且第四层IF4d中的第三金属元素的浓度可以高于第二层IF2d中的第三金属元素的浓度。此外，第二层IF2d中的第三金属元素的浓度可以高于第一层IF1d中的第三金属元素的浓度。这可能是因为在另外沉积具有第三金属元素的单独预备层之后执行热处理工艺，该单独预备层不同于第一预备层L1和第二预备层L2(参考图6C)。单独预备层或第四层IF4d的材料类型可以被控制为有效地去除保留在至少一个支撑层(S1和S2)或蚀刻停止层ES上的虚设界面层，从而提供具有改善的电特性的半导体器件。
参考图5E，半导体器件1e还可以包括虚设界面层DIF。
虚设界面层DIF可以设置在至少一个支撑层(S1和S2)与电介质层DL之间。虚设界面层DIF可以与至少一个支撑层(S1和S2)的上表面和下表面接触。在示例实施例中，虚设界面层DIF还可以设置在刻蚀停止层ES与电介质层DL之间。在这种情况下，虚设界面层DIF可以与蚀刻停止层ES的上表面接触。
虚设界面层DIF可以包括多个界面层IF中的第一金属元素和/或第二金属元素。虚设界面层DIF可以是延伸到在第一预备层L1和第二预备层L2的沉积工艺、热处理工艺和后续蚀刻工艺期间形成的至少一个支撑层(S1和S2)中的扩散层，或者可以是由延伸到第一预备层L1和第二预备层L2中的至少一个支撑层(S1和S2)的材料形成的扩散层。
多个界面层IF中的第一金属元素的浓度可以高于虚设界面层DIF中的第一金属元素的浓度，并且多个界面层IF中的第二金属元素的浓度可以高于虚设界面层DIF中的第二金属元素的浓度。在示例实施例中，多个界面层IF中每单位的第二金属元素的量与虚设界面层DIF中每单位的第二金属元素的量的比率可以是约1000至约10000(或更多)。例如，多个界面层IF中的第二金属元素的浓度可以是虚设界面层DIF中的第二金属元素的浓度的约1000倍至约10000倍或更多。在本说明书中，多个界面层IF中的第二金属元素的浓度可以指第一层IF1和第二层IF2中的第二金属元素的浓度的平均值。
在示例实施例中，虚设界面层DIF的厚度可以比第二层IF2的厚度薄。
图6A至图6E是示出根据示例实施例的制造半导体器件的方法的截面图。图6A至图6E对应于沿着线I-I截取的图1的半导体器件的截面图。
参考图6A，下部结构10可以被形成，模制层(mold layer)29a和29b和预备支撑层S1'和S2'可以交替地堆叠在下部结构10上，并且穿过模制层29a和29b以及预备支撑层S1'和S2'的多个下部电极LE可以被形成。
首先，可以在半导体衬底(参考图8中的101)上形成有源区(参考图7和图8中的102)，可以在通过去除半导体衬底的一部分而形成的沟槽中形成字线结构(参见图7和图8中的WLS)，并且可以在字线结构上形成与字线结构交叉的位线结构(参考图7和图8中的BLS)。可以形成包括晶体管的电路结构3，并且可以形成电连接到电路结构3的着陆焊盘5和设置在(覆盖)着陆焊盘5的侧表面上的下部绝缘层7，以制备下部结构10。
接下来，可以在下部结构10上共形地形成蚀刻停止层ES，并且可以在蚀刻停止层ES上交替堆叠模制层29a和29b以及预备支撑层S1'和S2'。蚀刻停止层ES可以包括在特定蚀刻条件下对模制层29a和29b具有蚀刻选择性的绝缘材料，例如，氮化硅(SiN)或碳氮化硅(SiCN)中的至少一种。在示例实施例中，模制层29a和29b以及预备支撑层S1'和S2'可以分别形成为两层，但是模制层29a和29b的数量以及预备支撑层S1'和S2'的数量不限于此。例如，模制层29a和29b可以包括氧化硅，并且预备支撑层S1'和S2'可以包括氮化硅。根据实施例，模制层29a和29b可以包括不同的材料。
接下来，可以形成穿过模制层29a和29b以及预备支撑层S1'和S2'的多个孔，并且可以将导电材料填充在多个孔中以形成多个下部电极LE。多个孔可以穿过蚀刻停止层ES以暴露着陆焊盘5。可以通过用导电材料填充多个孔并且执行化学机械抛光(CMP)工艺来形成多个下部电极LE。导电材料可以是例如TiN。
接下来，可以在最上面的预备支撑层(例如，S2')上形成掩模M，即，第一掩模M1和第二掩模M2。第二掩模M2可以具有包括多个孔形开口的结构，多个孔形开口暴露与图1或图6B的孔H的区域相对应的位置或与包括孔H的区域相对应的位置。
参考图6B，可以使用第一掩模M1和第二掩模M2去除模制层29a和29b的至少一部分以及预备支撑层S1'和S2'的至少一部分，以形成支撑层S1和S2，并且可以去除模制层29a和29b的剩余部分。
第一掩模M1和第二掩模M2可以是用于形成支撑层S1和S2的掩模。可以对在Z方向上不与第二掩模M2交叠的、模制层29a和29b的部分以及预备支撑层S1'和S2'的部分执行蚀刻工艺，以形成支撑层S1和S2。支撑层S1和S2中的每一个支撑层可以根据第二掩模M2的结构被图案化，以具有包括多个开口的形状。在蚀刻工艺中，多个下部电极LE的暴露的上表面的至少一部分可以被一起蚀刻。支撑层S1和S2可以连接多个相邻的下部电极LE。可以相对于支撑层S1和S2选择性地去除模制层29a和29b的剩余部分。在示例实施例中，在蚀刻第一预备支撑层S1'之前，可以通过各向异性蚀刻工艺蚀刻第二预备支撑层S2'以形成第二支撑层S2，并且可以通过各向同性蚀刻工艺去除第二模制层29b。类似地，在通过使用各向异性蚀刻工艺蚀刻第一预备支撑层S1'形成第一支撑层S1之后，可以通过各向同性蚀刻工艺来去除第一模制层29a。
参考图6C，可以顺序沉积第一预备层L1和第二预备层L2。
可以沉积共形地设置在(覆盖)蚀刻停止层ES、支撑层S1和S2以及多个下部电极LE的暴露表面上的第一预备层L1，并且可以将第二预备层L2沉积在第一预备层L1上。可以使用ALD、CVD或PVD来执行沉积工艺，并且根据实施例，可以通过执行离子注入工艺而不是沉积工艺来形成第一预备层L1和第二预备层L2。
第一预备层L1可以设置(覆盖)在蚀刻停止层ES的上表面和支撑层S1和S2的上表面和下表面以及多个下部电极LE的侧表面和上表面上。在示例实施例中，第一预备层L1可以是包括第一金属元素和氧的金属氧化物层。第一金属元素可以是锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)、钴(Co)、钨(W)或钌(Ru)中的一种。第一金属元素可以是例如与多个下部电极LE的主要金属元素相同的金属元素，但是本发明构思不限于此。
第二预备层L2可以共形地设置在(覆盖)第一预备层L1上。第二预备层L2可以是包括氧和不同于第一金属元素的第二金属元素的金属氧化物层。第二金属元素可以是锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)、钴(Co)、钨(W)或钌(Ru)中的一种。
根据实施例，可以在第二预备层L2上另外地沉积第三预备层。
参考图6D，可以形成包括第一层IF1和第二层IF2的多个界面层IF。
可以对第一预备层L1和第二预备层L2执行热处理工艺以使材料扩散在多个下部电极LE、第一预备层L1和第二预备层L2中，然后可以执行选择性蚀刻工艺以形成多个界面层IF。
根据实施例，除了使用热能的热处理工艺之外，能量源可以用于扩散第一金属元素和第二金属元素。能量源可以包括例如电能、离子能、等离子体、臭氧或UV中的至少一种，但不限于此。
参考图6C和图6D，第一层IF1和第二层IF2可以在第一预备层L1和第二预备层L2被顺序沉积之后通过能量被施加的非原位工艺来形成，或者可以在第一预备层L1被沉积的同时通过能量被施加和扩散的原位方法来形成。
选择性蚀刻工艺可以是去除设置在蚀刻停止层ES的上表面上的或者设置在支撑层S1和S2的上表面和下表面上的虚设界面层的工艺。因此，可以防止可能由于虚设界面层在多个下部电极LE之间发生的泄漏电流。在选择性蚀刻工艺中，当执行使用第一预备层L1和第二预备层L2的沉积和热处理工艺以形成多个界面层IF和虚设界面层时，可以相对容易地去除虚设界面层。这可以是因为与包括第二金属元素的第二预备层L2的蚀刻速率相比，通过第一金属元素的附加扩散形成的虚设界面层的蚀刻速率更高。例如，通过使用具有多层结构的界面层，可以保留多个下部电极LE上的多个界面层IF，并且可以去除支撑层S1和S2的上表面和下表面上的虚设界面层，以形成具有改善的电特性的半导体器件。
在该操作中，通过选择性蚀刻工艺可以保留虚设界面层的一部分，以提供图5E的半导体器件1e。即使在这种情况下，由于虚设界面层中第二金属元素的浓度为界面层IF中第二金属元素浓度的约1/1000至约1/10000或更小，所以可以防止泄漏电流。
参考图6E，可以形成电介质层DL。
可以通过沉积包括铁电或反铁电材料的电介质材料层来形成电介质层DL。例如，电介质层DL可以是包含铪(Hf)、铝(Al)、锆(Zr)或镧(La)中的至少一种的氧化物、氮化物、硅化物、氮氧化物或硅化氮氧化物。根据实施例，电介质层DL可以由多个层形成。
包括铁电或反铁电材料的电介质层DL可以通过使用具有多层结构的第一预备层L1和第二预备层L2的工艺来减少(最小化)BD缺陷的发生，从而提供具有改善的电特性的半导体器件。
接下来，参考图2，可以通过沉积覆盖电介质层DL的导电材料并且执行图案化工艺来形成上部电极UE。导电材料可以包括半导体材料(诸如，掺杂有杂质的多晶硅等)、金属氮化物(诸如，氮化钛(TiN)等)、或金属材料(诸如，钛(Ti)、钴(Co)、镍(Ni)、钨(W)、钼(Mo)等)中的至少一种。
图7是根据示例实施例的半导体器件的示意性平面图。
图8是根据示例实施例的半导体器件的示意性截面图。图8示出了沿着线II-II'和III-III'截取的图7的半导体器件的截面。
参考图7和图8，半导体器件1000可以包括：包括有源区102的衬底101；在衬底101中限定有源区102的器件隔离区103；嵌入在衬底101中并且延伸并包括字线WL1的字线结构WLS；与衬底101上的字线结构WLS交叉并且延伸并包括位线BL1、BL2和BL3的位线结构BLS；以及设置在位线结构BLS上的电容器结构CS。
半导体器件1000可以包括例如动态随机存取存储器(DRAM)的单元阵列。例如，位线BL(例如，BL1、BL2或BL3)可以电连接到有源区102的第一杂质区102a，电容器结构CS可以电连接到有源区102的第二杂质区102b，并且数据可以存储在电容器结构CS中。由于电容器结构CS具有与图2的电容器结构CS相同或相似的特性，因此将省略重复的描述。
衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101还可以包括杂质。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或包括外延层的衬底。
可以在衬底101中由器件隔离区103限定有源区102。有源区102可以具有条形(bar)形状，并且可以以在一个方向(例如，W方向)上延伸的岛状(island)形状设置在衬底101中。有源区102可以具有距离衬底101的上表面具有预定深度的第一杂质区102a和第二杂质区102b。第一杂质区102a和第二杂质区102b可以彼此间隔开。第一杂质区102a和第二杂质区102b可以用作由字线WL1形成的晶体管的源极区/漏极区。在示例实施例中，第一杂质区102a和第二杂质区120b在源极区和漏极区中的深度可以彼此不同。
器件隔离区103可以通过浅沟槽隔离(STI)工艺形成。器件隔离区103可以围绕有源区102并且将有源区102彼此电隔离。器件隔离区103可以由绝缘材料(例如，氧化硅、氮化硅或其组合)形成。器件隔离区103可以包括根据从其蚀刻衬底101的沟槽的宽度而具有不同下端深度的多个区。
字线结构WLS可以包括字线WL1、栅极电介质层WL2和栅极盖层(gate cappinglayer)WL3。字线WL1可以被设置为与有源区102交叉并且在第一水平方向X上延伸。例如，一对相邻字线WL1可以被设置为与一个有源区102交叉。字线WL1可以构成掩埋式沟道阵列晶体管(BCAT)的栅极，但本发明构思不限于此。根据实施例，字线WL1可以具有设置在衬底101的上表面上的形状。字线WL1可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)中的至少一种。根据实施例，字线WL1可以具有由不同材料形成的多层结构。
栅极电介质层WL2可以共形地设置在(覆盖)字线WL1的侧表面和底表面上。栅极电介质层WL2可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。栅极电介质层WL2可以是例如氧化硅层或具有高介电常数的绝缘层。
栅极盖层WL3可以设置在字线WL1上。栅极盖层WL3可以由绝缘材料(例如，氮化硅)形成。
位线结构BLS可以在垂直于字线WL1的第二水平方向(例如，Y方向)上延伸。位线结构BLS可以包括位线BL1、BL2和BL3以及位线BL1、BL2和BL3上的位线盖图案BC。
位线BL1、BL2和BL3可以包括顺序堆叠的第一导电图案BL1、第二导电图案BL2和第三导电图案BL3。第一导电图案BL1可以包括诸如多晶硅的半导体材料。第二导电图案BL2可以包括金属-半导体化合物。第三导电图案BL3可以包括金属材料，诸如，钛(Ti)、钽(Ta)、钨(W)或铝(Al)。根据实施例，构成位线的导电图案的数量和厚度可以不同地改变。
位线盖图案BC可以设置在位线BL1、BL2和BL3上。位线盖图案BC可以包括绝缘材料，例如，氮化硅层。根据实施例，位线盖图案BC可以包括多个盖图案层，并且可以由不同的材料形成。例如，可以根据实施例不同地改变盖图案的数量和/或构成位线盖图案BC的材料的类型。
在示例实施例中，位线结构BLS可以设置在字线结构WLS上，并且缓冲绝缘层105可以设置在位线结构BLS与字线结构WLS之间。
在示例实施例中，半导体器件1000还可以包括位线接触图案DC，位线接触图案DC穿过第一导电图案BL1以接触有源区102的第一杂质区102a。位线接触图案DC可以电连接到位线结构BLS。位线接触图案DC的下表面可以位于比字线WL1的上表面高的水平上。根据实施例，位线接触图案DC可以与第一导电图案BL1一体地形成。
在示例实施例中，半导体器件1000还可以包括下部电极接触图案104、着陆焊盘LP和下部绝缘层109。
下部电极接触图案104可以连接到有源区102中的一个区(例如，第二杂质区102b)。下部电极接触图案104可以设置在位线BL1、BL2和BL3之间以及字线WL1之间。下部电极接触图案104的下表面可以位于比有源区102的上表面低的水平上，并且可以位于比位线接触图案DC的下表面高的水平上。下部电极接触图案104可以通过间隔体(spacer)SP与位线接触图案DC绝缘。间隔体SP可以包括绝缘材料(诸如，氧化硅、氮化硅等)，并且可以限定气隙AG以与气隙AG一起用作间隔体。构成间隔体SP的材料和构成间隔体SP的层数不限于此，可以进行各种改变。下部电极接触图案104可以由导电材料形成，并且可以包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铝(Al)中的至少一种。在示例实施例中，在下部电极接触图案104中，可以设置半导体层104a和在半导体层104a上的金属-半导体化合物层104b。金属-半导体化合物层104b可以是其中半导体层104a的一部分被硅化的层，并且可以包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。根据实施例，形成下部电极接触图案104的层的数量和材料可以不同地改变。
着陆焊盘LP可以是设置在下部电极接触图案104上的导电图案。着陆焊盘LP可以电连接多个下部电极LE和下部电极接触图案104。着陆焊盘LP可以通过下部绝缘层109彼此物理地间隔开。
在示例实施例中，每个着陆焊盘LP可以包括焊盘层LPa和阻挡层LPb。焊盘层LPa可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)中的至少一种。阻挡层LPb可以包括覆盖焊盘层LPa的下表面和侧表面的金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)中的至少一种。
根据本发明构思的实施例，可以提供一种半导体器件，该半导体器件通过在电容器结构中使用铁电材料在下部电极与电介质层之间形成多个界面层而具有改善的电特性，诸如，泄漏电流减小、电容增加等。
本发明构思的各种优点和效果不限于上述内容，并且在描述本发明构思的具体实施例的过程中将被更容易理解。
尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
本文中，下侧、下部部分、下表面等用于指相对于附图的截面朝向下部结构或衬底的方向，而上侧、上部部分、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不受如上所述定义的方向的特别限制。
在说明书中，部件与另一部件的“连接”的含义包括通过中间层的间接连接以及在两个部件之间具有或不具有中间层或中间部件的直接连接。另外，“电连接”概念上包括物理连接和物理断开。可以理解，当用诸如“第一”和“第二”的术语来指代元件时，该元件不限于此。它们可以仅用于将一个元件与其他元件区分开的目的，并且可以不限制元件的顺序或重要性。在一些情况下，在不脱离本文阐述的权利要求的范围的情况下，第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
本文使用的术语“示例实施例”不表示相同的示例实施例，并且被提供来强调与另一示例实施例不同的特定特征或特性。然而，本文提供的示例实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非提供相反或矛盾的描述，否则在特定示例实施例中描述的一个元件，即使其没有在另一示例实施例中描述，也可以被理解为与另一示例实施例相关的描述，。
本文所使用的术语仅用于描述示例实施例而不是限制本公开。在这种情况下，除非在上下文中另有解释，否则单数形式包括复数形式。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
下部结构；
多个下部电极，所述多个下部电极在所述下部结构上；
上部电极，所述上部电极在所述多个下部电极上；
电介质层，所述电介质层在所述多个下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及
多个界面层，所述多个界面层在所述多个下部电极与所述电介质层之间，
其中，所述多个界面层包括：
第一层，所述第一层接触所述多个下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及
第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，并且
其中，所述第一层中的所述第二金属元素的浓度低于所述第二层中的所述第二金属元素的浓度。
2.根据权利要求1所述的半导体器件，其中，所述第一层中的所述第一金属元素的浓度高于所述第二层中的所述第一金属元素的浓度。
3.根据权利要求1所述的半导体器件，其中，所述第一层的第一厚度大于所述第二层的第二厚度。
4.根据权利要求3所述的半导体器件，其中，所述第一厚度在1埃至20埃的范围内，并且
所述第二厚度在1埃至10埃的范围内。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括支撑层，所述支撑层接触所述多个下部电极并且在与所述下部结构的上表面平行的方向上延伸，
其中，所述支撑层的上表面和下表面与所述电介质层接触。
6.根据权利要求5所述的半导体器件，其中，所述第一层在与所述下部结构的所述上表面垂直的垂直方向上不与所述支撑层交叠，并且
所述第二层在所述垂直方向上与所述支撑层交叠。
7.根据权利要求5所述的半导体器件，其中，所述第一层在所述支撑层的侧表面的一部分和所述第二层的侧表面上延伸。
8.根据权利要求5所述的半导体器件，其中，所述第二层包括朝向所述支撑层的、宽度比所述第二层的其他部分的宽度窄的部分。
9.根据权利要求5所述的半导体器件，其中，所述第一层包括在从所述第二层朝向所述多个下部电极的方向上的凸形部分，并且
所述第二层包括在从所述第一层朝向所述电介质层的方向上的凸形部分。
10.根据权利要求5所述的半导体器件，其中，所述多个界面层还包括设置在所述第一层与所述第二层之间的第三层，
其中，所述第三层包括所述第一金属元素、所述第二金属元素、元素氮和元素氧。
11.根据权利要求10所述的半导体器件，其中，在与所述下部结构的所述上表面垂直的垂直方向上，所述第三层的一部分与所述支撑层交叠。
12.根据权利要求1所述的半导体器件，所述半导体器件还包括：
支撑层，所述支撑层接触所述多个下部电极，并且在与所述下部结构的上表面平行的方向上延伸；以及
虚设界面层，所述虚设界面层在所述支撑层与所述电介质层之间，
其中，所述虚设界面层包括所述第二金属元素，并且
所述多个界面层中每单位的所述第二金属元素的量与所述虚设界面层中每单位的所述第二金属元素的量的比率为1000至10000。
13.一种半导体器件，所述半导体器件包括：
下部结构，所述下部结构包括晶体管；以及
上部结构，所述上部结构在所述下部结构上，并且所述上部结构包括支撑层和电容器结构，所述电容器结构电连接到所述晶体管，
其中，所述电容器结构包括：
下部电极，所述下部电极在所述下部结构上，所述下部电极电连接到所述晶体管；
上部电极，所述上部电极在所述下部电极上；
电介质层，所述电介质层在所述下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及
多个界面层，所述多个界面层在所述下部电极与所述电介质层之间，
其中，所述支撑层与所述下部电极接触，并且在与所述下部结构的上表面平行的方向上延伸，
其中，所述电介质层在所述上部电极与所述支撑层之间延伸，
其中，所述多个界面层包括：
第一层，所述第一层接触所述下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及
第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，
其中，所述第一层中的所述第一金属元素的浓度高于所述第二层中的所述第一金属元素的浓度，并且
其中，所述第一层中的所述第二金属元素的浓度低于所述第二层中的所述第二金属元素的浓度。
14.根据权利要求13所述的半导体器件，其中，所述支撑层的上表面和下表面与所述电介质层接触，并且不与所述第一层接触。
15.根据权利要求13所述的半导体器件，所述半导体器件还包括虚设界面层，所述虚设界面层在所述电介质层与所述支撑层之间，
其中，所述虚设界面层包括所述第一金属元素和所述第二金属元素，并且
所述多个界面层中的所述第一金属元素的浓度高于所述虚设界面层中的所述第一金属元素的浓度，并且
所述多个界面层中的所述第二金属元素的浓度高于所述虚设界面层中的所述第二金属元素的浓度。
16.根据权利要求15所述的半导体器件，其中，所述多个界面层中的所述第二金属元素的所述浓度是所述虚设界面层中的所述第二金属元素的所述浓度的1000倍。
17.根据权利要求15所述的半导体器件，其中，所述虚设界面层的厚度比所述第二层的厚度薄。
18.一种半导体器件，所述半导体器件包括：
下部结构，所述下部结构包括晶体管；以及
上部结构，所述上部结构在所述下部结构上，并且包括蚀刻停止层和电容器结构，所述电容器结构电连接到所述晶体管，
其中，所述电容器结构包括：
多个下部电极，所述多个下部电极穿过所述蚀刻停止层，电连接到所述晶体管，并且彼此物理地间隔开；
上部电极，所述上部电极在所述下部结构上的所述多个下部电极上；
电介质层，所述电介质层在所述多个下部电极与所述上部电极之间，并且包括铁电层或反铁电层；以及
多个界面层，所述多个界面层在所述多个下部电极与所述电介质层之间，
其中，所述多个界面层包括：
第一层，所述第一层接触所述多个下部电极，并且包括第一金属元素、不同于所述第一金属元素的第二金属元素和元素氮；以及
第二层，所述第二层在所述第一层与所述电介质层之间，并且包括所述第一金属元素、所述第二金属元素和元素氧，
其中，所述第一层在与所述下部结构的上表面垂直的垂直方向上不与所述蚀刻停止层交叠，并且
其中，所述第二层在所述垂直方向上与所述蚀刻停止层交叠。
19.根据权利要求18所述的半导体器件，其中，所述电介质层在所述上部电极与所述蚀刻停止层之间延伸。
20.根据权利要求18所述的半导体器件，所述半导体器件还包括虚设界面层，所述虚设界面层在所述电介质层与所述蚀刻停止层之间，
其中，所述虚设界面层包括所述第一金属元素和所述第二金属元素，并且
所述虚设界面层中每单位的所述第二金属元素的量与所述多个界面层中每单位的所述第二金属元素的量的比率为1000至10000。
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