KR20110113054A - 가변 저항 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 소자 및 그 제조 방법을 제공한다. 기판 상에 오프닝을 포함하는 제 1 층간 절연막을 형성하고, 상기 오프닝의 측벽 상에 전극 보호 패턴을 형성하고, 상기 오프닝을 채우는 하부 전극을 형성하고, 상기 제 1 층간 절연막 상에, 상기 하부 전극의 상면을 노출하는 리세스 영역을 포함하는 제 2 층간 절연막을 형성한다. 상기 리세스 영역 내에 가변 저항 물질막을 형성한다. 상기 하부 전극의 상면은 상기 리세스 영역에 의하여 노출되는 상기 제 1 층간 절연막의 상면 보다 높다.

Description

가변 저항 메모리 소자 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들은 기억 소자 및 논리 소자로 구분될 수 있다. 기억 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 가변 저항 메모리 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 오프닝을 포함하는 제 1 층간 절연막을 형성하는 것, 상기 오프닝의 측벽 상에 전극 보호 패턴을 형성하는 것, 상기 오프닝을 채우는 하부 전극을 형성하는 것, 상기 제 1 층간 절연막 상에, 상기 하부 전극의 상면을 노출하는 리세스 영역을 포함하는 제 2 층간 절연막을 형성하는 것, 및 상기 리세스 영역 내에 가변 저항 물질막을 형성하는 것을 포함하고, 상기 하부 전극의 상면은 상기 리세스 영역에 의하여 노출되는 상기 제 1 층간 절연막의 상면 보다 높은 것을 특징으로 한다.
일 실시예에 있어서, 상기 전극 보호 패턴은 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막과 식각 선택도를 갖는다.
일 실시예에 있어서, 상기 리세스 영역을 형성하는 것은 상기 제 1 층간 절연막의 노출된 상면의 일부를 제거하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 전극 보호 패턴은 스페이서 공정에 의하여 형성될 수 있다.
일 실시예에 있어서, 상기 가변 저항 물질막은 상기 전극 보호 패턴의 상부 측벽을 덮도록 형성될 수 있다.
다른 실시예에 있어서, 기판 상에 오프닝을 포함하는 제 1 층간 절연막을 형성하는 것, 상기 오프닝 내에 하부 전극을 형성하는 것, 상기 제 1 층간 절연막을 리세스하여 상기 하부 전극의 상부 측벽을 노출하는 것, 상기 제 1 층간 절연막 상에 상기 노출된 하부 전극의 측벽을 덮는 전극 보호막을 형성하는 것, 상기 전극 보호막 상에 제 2 층간 절연막을 형성하는 것, 및 상기 제 2 층간 절연막을 패터닝하여 상기 하부 전극의 상면을 노출하는 리세스 영역을 형성하는 것을 포함하고, 상기 전극 보호막은 상기 제 2 층간 절연막에 대하여 식각 선택도를 갖는다.
다른 실시예에 있어서, 상기 패터닝 공정시, 상기 전극 보호막을 함께 패터닝하여 상기 하부 전극의 상부 측벽을 덮는 스페이서 형태의 전극 보호 패턴을 형성하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 리세스 영역은 제 1 층간 절연막의 상면의 일부를 노출하도록 형성되고, 상기 노출된 제 1 층간 절연막의 상면은 상기 하부 전극의 상면 보다 낮은 것을 특징으로 한다.
다른 실시예에 있어서, 상기 하부 전극 상에 상기 오프닝을 채우는 절연 패턴을 형성하는 것을 더 포함하고, 상기 절연 패턴은 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막과 식각 선택도를 갖는다.
다른 실시예에 있어서, 상기 전극 보호막을 평탄화하여 상기 하부 전극의 상면을 노출하는 전극 보호 패턴을 형성하는 것을 더 포함할 수 있다.
다른 실시예에 있어서, 상기 제 1 층간 절연막을 리세스하는 것은 상기 제 1 층간 절연막을 선택적으로 식각하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 하부 전극을 형성하는 것은 상기 오프닝의 측벽 및 하면 상에 하부 전극층을 형성하는 것, 상기 오프닝을 채우는 제 3 절연막을 형성하는 것, 및 상기 하부 전극층 및 상기 제 3 절연막을 평탄화하여 상기 제 1 층간 절연막을 노출하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 하부 전극의 상면의 일부를 덮는 마스크막을 형성하는 것, 상기 마스크막에 의하여 노출된 상기 하부 전극의 상면의 일부를 제거하는 것, 및 상기 제거된 부분에 제 4 절연막을 형성하는 것을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 가변 저항 메모리 소자가 제공된다. 기판 상에 제공되고 오프닝을 포함하는 제 1 층간 절연막, 상기 오프닝 내의 하부 전극, 상기 제 1 층간 절연막 상에 제공되고, 상기 하부 전극을 노출하는 리세스 영역을 포함하는 제 2 층간 절연막, 상기 하부 전극의 측벽 상에 제공되고 상기 제 2 층간 절연막에 대해 식각 선택도를 갖는 전극 보호 패턴, 및 상기 리세스 영역 내의 가변 저항 물질막을 포함하고, 상기 하부 전극의 상부면은 상기 리세스 영역에 의해 노출되는 상기 제 1 층간 절연막의 상면 보다 높은 것을 특징으로 한다.
일 실시예에 있어서, 상기 전극 보호 패턴은 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 대해 식각 선택도를 갖는다.
일 실시예에 있어서, 상기 전극 보호 패턴은 상기 오프닝의 내측벽 상에 제공될 수 있다.
일 실시예에 있어서, 상기 전극 보호 패턴의 상면은 상기 하부 전극의 상면과 공면을 이룰 수 있다.
일 실시예에 있어서, 상기 전극 보호 패턴은 상기 제 1 층간 절연막 상에 제공될 수 있다.
일 실시예에 있어서, 상기 전극 보호 패턴은 스페이서 형태일 수 있다.
일 실시예에 있어서, 상기 전극 보호 패턴의 상면은 상기 하부 전극의 상면과 공면을 이룰 수 있다.
하부 전극에 전극 보호 패턴을 형성하여 이후 제 2 절연막의 패터닝 시 하부 전극의 측벽이 노출되는 것을 방지할 수 있다. 하부 전극과 가변 저항 물질막과의 접촉 면적이 증가하는 현상을 방지할 수 있다.
도 1 은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이를 도시하는 평면도이다.
도 2a 내지 도 7a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 X-X'선에 따른 단면도들이다.
도 2b 내지 도 7b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 Y-Y'선에 따른 단면도들이다.
도 8a 내지 도 13a은 본 발명의 제 2 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 X-X'선에 따른 단면도들이다.
도 8b 내지 도 13b는 본 발명의 제 2 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 Y-Y'선에 따른 단면도들이다.
도 14a 내지 도 17a은 본 발명의 제 3 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 X-X'선에 따른 단면도들이다.
도 14b 내지 도 17b는 본 발명의 제 3 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 Y-Y'선에 따른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀 어레이를 도시하는 평면도이다. 복수 개의 워드라인들(105)과 대체로 직교하는 복수 개의 비트라인들(145)이 제공된다. 상기 복수 개의 워드라인들(105)과 복수개의 비트라인들(145)이 교차하는 부분에 메모리 셀들이 제공될 수 있다. 상기 메모리 셀들은 오프닝(111) 내에 제공될 수 있다. 상기 메모리 셀들은 상기 메모리 셀들은 메모리 요소로서 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 그것에 인가되는 신호, 예를 들어 전압 또는 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선에 의해서 그것의 결정 상태가 가역적으로 변할 수 있는 물질, 예컨대 GST와 같은 상변화 물질막을 포함할 수 있다. 상기 메모리 셀들을 덮는 가변 저항 물질막(135)이 상기 워드라인들(103)과 교차하며 연장될 수 있다.
도 2a 내지 도 7a는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 X-X'선에 따른 단면도들이다. 도 2b 내지 도 7b는 본 발명의 제 1 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법을 도시한 도면들로, 도 1의 Y-Y'선에 따른 단면도들이다.
도 2a 및 도 2b를 참조하여, 기판(100)을 제공하고 기판(100)을 가공하여 활성 영역을 정의하는 소자분리막(101)을 형성할 수 있다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 기반 구조를 가리킬 수 있다. 이와 같은 반도체 기판 구조는 예를 들여 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택셜층 등이 포함될 수 있다. 본 발명의 제 1 실시예에서 상기 기판(100)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다. 상기 소자 분리막(101)은 가령 쉘로우 트랜치 아이솔레이션(Shallow Trench Isolation:STI) 공정 기술에 의해 형성될 수 있다.
상기 기판(100) 상에 복수 개의 워드라인들(105)을 형성할 수 있다. 상기 워드라인(105)은 상기 기판(100)의 활성 영역에 불순물 이온을 주입하는 것에 의해 형성될 수 있다. 예를 들어, 상기 기판(100)이 P형 실리콘 기판인 경우 상기 워드라인(105)은 N형 불순물 이온을 주입하여 형성할 수 있다. 이와는 다르게, 워드라인(105)은 여러가지 다른 방법들에 의해 형성될 수 있다. 예컨대, 상기 워드라인(105)은 반도체 기판(100) 상에 복수개의 평행한 에피택셜 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 또는 에피택셜 반도체층의 형성과 함께 불순물을 도핑하여 형성될 수 있다. 또 다른 예로서, 상기 워드라인들(105)은 금속성 박막으로 형성될 수 있다.
상기 기판(100) 상에 오프닝(111)을 포함하는 제 1 층간 절연막(110)을 형성할 수 있다. 상기 제 1 층간 절연막(110)은 산화막일 수 있다. 상기 오프닝(111)의 하부에 선택 소자가 제공될 수 있다. 일 예로 상기 선택 소자는 다이오드(112)일 수 있다. 상기 다이오드(112)는 오프닝(111) 내에 에피층(미도시)을 형성한 후, 에치백(etch-back)하여 형성할 수 있다. 상기 에치백 공정 후, 상기 에피층에 불순물 원소를 도핑하여 다이오드(112)을 형성할 수 있다. 상기 불순물 원소는 n형 또는 p형 불순물일 수 있다.
도 3a 및 도 3b를 참조하여, 상기 오프닝(111)의 측벽 상에 전극 보호 패턴(161)을 형성할 수 있다. 상기 전극 보호 패턴(161)은 상기 다이오드(112) 상에 스페이서 공정으로 형성될 수 있다. 즉, 상기 다이오드(112) 및 상기 제 1 층간 절연막(110) 상에 전극 보호막을 형성한 후, 에치백 공정에 의하여 형성될 수 있다. 상기 전극 보호 패턴(161)은 상기 제 1 층간 절연막(110) 및 이하 설명될 제 2 층간 절연막과 식각 선택도를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(110)이 실리콘 산화막인 경우, 상기 전극 보호 패턴(161)은 실리콘 질화막으로 형성될 수 있다. 상기 전극 보호 패턴(161)은 상기 다이오드(112)의 상면을 노출하도록 형성될 수 있다. 상기 노출된 다이오드(112) 상에 실리사이드층(115)이 형성될 수 있다. 상기 실리사이드층(115)은 상기 다이오드(112)와 이하 설명될 하부 전극 사이의 접촉 저항을 감소시킬 수 있다. 상기 실리사이드층(115)은 예를 들어 코발트 실리사이드, 니켈 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 도 3a 및 도 3b에는 상기 실리사이드층(115)이 상기 전극 보호 패턴(161)의 형성 후에 형성되나, 이와는 다르게 상기 전극 보호 패턴(161)이 형성되기 전에 형성될 수 있다.
도 4a 및 도 4b를 참조하여, 상기 오프닝(111)을 채우는 하부 전극막(120)이 형성될 수 있다. 상기 하부 전극막(120)은 상기 오프닝(111) 내에서 상기 전극 보호 패턴(161)에 의하여 둘러싸일 수 있다. 상기 하부 전극막(120)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 하부 전극막(120)은 스퍼터링(Sputtering) 또는 플라즈마강화-화학기상증착(Plasma-Enhanced Chemical Vapor Deposition:PECVD)으로 형성될 수 있다.
도 5a 및 도 5b를 참조하여, 상기 하부 전극막(120)이 평탄화되어 하부 전극(121)이 형성될 수 있다. 상기 평탄화 공정에 의하여 상기 전극 보호 패턴(161)의 상면이 노출될 수 있다. 상기 평탄화 공정은 화학적 기계적 평탄화(Chemical Mechanical Polishing: CMP) 또는 에치백 공정일 수 있다. 상기 제 1 층간 절연막(110) 및 상기 하부 전극(121) 상에 제 2 층간 절연막(130)이 형성될 수 있다. 상기 제 2 층간 절연막(130)은 상기 제 1 층간 절연막(110)과 동일한 물질 및 방법으로 형성될 수 있다. 상기 하부 전극(121)의 형태는 이에 제한되지 않으며 링형, 반 링형(half ring type) 또는 라인형일 수 있다.
도 6a 및 도 6b를 참조하여, 상기 제 2 층간 절연막(130)을 패터닝하여 상기 하부 전극(121)의 상면을 노출하는 리세스 영역(132)을 형성할 수 있다. 상기 리세스 영역(132)은 도 1의 Y-Y' 방향으로 연장되는 트렌치일 수 있다. 상기 패터닝은 건식 또는 습식 식각에 의하여 수행될 수 있다. 상기 제 1 층간 절연막(110)과 상기 제 2 층간 절연막(130)이 식각 선택도가 없을 경우, 상기 패터닝 공정에 의하여 상기 제 1 층간 절연막(110)의 노출된 상면이 식각될 수 있다. 따라서 상기 제 1 층간 절연막(110)의 상면과 상기 하부 전극(121)의 상면 사이에 소정의 단차(S1)가 형성될 수 있다. 상기 전극 보호 패턴(161)이 제공되지 않는 경우, 이와 같은 단차(S1)에 의하여 상기 하부 전극(121)의 상부 측벽이 노출된다. 따라서 이하 설명될 가변 저항 물질막과의 접촉 면적이 증가되어 리셋 전류(Ireset)가 증가하게 된다. 상기 리셋 전류가 큰 경우, 전류의 효율적인 공급이 어려울 수 있다. 본 발명의 제 1 실시예에 따르면, 상기 제 1 층간 절연막(110) 및 상기 제 2 층간 절연막(130)과 식각 선택도를 갖는 상기 전극 보호 패턴(161)이 상기 하부 전극(121)의 측벽 상에 제공될 수 있다. 상기 전극 보호 패턴(161)에 의해, 제 2 층간 절연막(130)의 패터닝시 발생할 수 있는 상기 하부 전극(121)의 상부 측벽의 노출을 방지할 수 있다. 따라서 리셋 전류의 증가를 방지할 수 있다.
도 7a 및 도 7b를 참조하여, 상기 리세스 영역(132) 내에 가변 저항 물질막(135)을 형성할 수 있다. 상기 가변 저항 물질막(135)은 도 1에 도시된 바와 같이 Y-Y'를 따라 연장될 수 있다. 상기 가변 저항 물질막(135)은 상기 전극 보호 패턴(161)의 상부 측벽을 덮도록 형성될 수 있다. 일 예로, 상기 가변 저항 물질막(13)은 상변화 물질막일 수 있다. 상기 상변화 물질막을 용융온도(Tm) 보다 높은 온도에서 일정 시간 가열한 후에 냉각시키면, 상기 상변화 물질막은 비정질 상태로 변한다. 상기 상변화 물질막을 상기 용융온도(Tm) 보다 낮고 결정화온도(Tc) 보다 높은 온도에서 일정시간 동안 가열한 후에 냉각시키면, 상기 상변화 물질막은 결정상태로 변한다. 여기서 비정질 상태를 갖는 상기 상변화 물질막의 비저항은 결정질 상태를 갖는 상기 상변화 물질막의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질막을 통하여 흐르는 전류를 감지함으로써 상기 상변화 물질막에 저장된 정보가 논리"1"인지 또는 논리"0"인지를 판별할 수 있다. 상기 비정질 상태로 가열하기 위한 전류를 리셋전류(Ireset)라 한다. 상기 상변화 물질막은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
상기 가변 저항 물질막(135) 상에 상부 전극(140) 및 비트 라인(145)이 형성될 수 있다. 상기 상부 전극(140)은 상기 하부 전극(121)과 같은 물질일 수 있다. 상기 비트 라인(145)은 금속성 박막으로 형성될 수 있다. 상기 비트 라인(145)은 스퍼터링 방법으로 형성될 수 있다.
본 발명의 제 1 실시예에 있어서, 상기 가변 저항 물질막(135)과 상기 하부 전극(121)의 접촉 면적 증가에 의한 리셋 전류 증가를 방지할 수 있다.
이하, 본 발명의 제 2 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법이 설명된다.
전극 보호 패턴과 하부 전극의 형태를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 8a 및 도 8b를 참조하여, 도 2a 및 도 2b를 참조하여 설명된 제 1 층간 절연막(110)을 덮는 하부 전극막(123)이 형성될 수 있다. 상기 하부 전극막(123)과 다이오드(112) 사이에 실리사이드층(115)이 제공될 수 있다. 상기 하부 전극막(123)은 상기 오프닝(111)의 측벽 및 상기 실리사이드층(115) 상에 형성되며, 상기 오프닝(111)을 완전히 채우지 않는다. 상기 하부 전극막(123)은 전이금속, 도전성 전이금속질화물 및 도전성 삼원계 질화물 중에 선택된 적어도 하나로 형성될 수 있다. 상기 하부 전극막(120)은 스퍼터링(Sputtering) 또는 플라즈마강화-화학기상증착(Plasma-Enhanced Chemical Vapor Deposition:PECVD)으로 형성될 수 있다. 상기 하부 전극막(123) 상에 제 3 절연막(151)이 형성될 수 있다. 상기 제 3 절연막(151)은 상기 오프닝(111)을 완전히 채울 수 있다. 상기 제 3 절연막(151)은 상기 제 1 층간 절연막(110)과 식각 선택도를 갖는 물질일 수 있다. 일 예로, 상기 제 3 절연막(151)은 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 9a 및 도 9b를 참조하여, 상기 절연막(151) 및 상기 하부 전극막(123)이 평탄화되어 상기 오프닝(111) 내에 절연 패턴(152) 및 하부 전극(124)이 형성될 수 있다. 상기 평탄화 공정은 CMP 또는 에치백일 수 있다.
도 10a 및 도 10b를 참조하여, 상기 제 1 층간 절연막(110)의 노출된 상면이 리세스될 수 있다. 상기 리세스 공정에 의하여 상기 하부 전극(124)의 상부 측벽이 노출될 수 있다. 상기 리세스 공정에 의하여 상기 제 1 층간 절연막(110)의 상면과 상기 하부 전극(124)의 상면 사이에 단차(S2)가 형성될 수 있다. 상기 리세스 공정은 건식 또는 습식의 선택적 식각 공정일 수 있다.
도 11a 및 도 11b를 참조하여, 상기 제 1 층간 절연막(110) 및 상기 하부 전극(124) 상에 전극 보호막(162)이 형성될 수 있다. 상기 전극 보호막(162)은 상기 제 1 층간 절연막(110) 및 이하 설명될 제 2 층간 절연막과 식각 선택도를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(110)이 실리콘 산화막인 경우, 상기 전극 보호막(162)은 실리콘 질화막으로 형성될 수 있다. 상기 전극 보호막(162) 상에 제 2 층간 절연막(130)이 형성될 수 있다. 상기 제 2 층간 절연막(130)은 상기 제 1 층간 절연막(110)과 같은 물질로 형성될 수 있다.
도 12a 및 도 12b를 참조하여, 상기 제 2 층간 절연막(130)을 패터닝하여 상기 하부 전극(124)의 상면을 노출하는 리세스 영역(132)을 형성할 수 있다. 상기 리세스 영역(132)은 도 1의 Y-Y' 방향으로 연장되는 트렌치일 수 있다. 상기 패터닝은 건식 또는 습식 식각에 의하여 수행될 수 있다. 상기 패터닝 시, 상기 전극 보호막(162)이 함께 패터닝되어 전극 보호 패턴(163)이 형성될 수 있다. 상기 리세스 영역(132)에 의하여 노출된 상기 전극 보호 패턴(163)은 상기 하부 전극(124)의 상부 측벽 상에 스페이서 형태로 제공될 수 있다. 즉, 상기 패터닝 시, 상기 단차에 의하여 상기 전극 보호막(162)의 일부가 상기 하부 전극(124)의 상부 측벽 상에 잔류하여 상기 전극 보호 패턴(163)을 형성할 수 있다. 상기 패터닝에 의하여 상기 제 1 층간 절연막(110)의 상면이 노출될 수 있다. 상기 노출된 제 1 층간 절연막(110)의 상면은 상기 하부 전극(124)의 상면 보다 낮을 수 있다.
도 13a 및 도 13b를 참조하여, 상기 리세스 영역(132) 내에 가변 저항 물질막(135)을 형성할 수 있다. 상기 가변 저항 물질막(135)은 도 1에 도시된 바와 같이 Y-Y'방향으로 연장될 수 있다. 상기 가변 저항 물질막(135)은 상기 전극 보호 패턴(163)의 상부 측벽을 덮도록 형성될 수 있다. 일 예로, 상기 가변 저항 물질막(135)은 상변화 물질막일 수 있다. 상기 전극 보호 패턴(163)에 의하여 상기 하부 전극(124)의 상부 측벽과 상기 가변 저항 물질막(135)이 접촉하는 것을 방지할 수 있다. 따라서 리셋 전류를 줄일 수 있다.
상기 가변 저항 물질막(135) 상에 상부 전극(140) 및 비트 라인(145)이 형성될 수 있다. 상기 상부 전극(140)은 상기 하부 전극(124)과 같은 물질일 수 있다. 상기 비트 라인(145)은 금속성 박막으로 형성될 수 있다. 상기 비트 라인(145)은 스퍼터링 방법으로 형성될 수 있다.
본 발명의 제 2 실시예에 있어서, 상기 가변 저항 물질막(135)과 상기 하부 전극(124)의 접촉 면적을 줄여 리셋 전류를 감소시킬 수 있다.
이하, 본 발명의 제 3 실시예에 따른 가변 저항 메모리 소자 및 그 제조 방법이 설명된다.
전극 보호 패턴과 하부 전극의 형태를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 14a 내지 도 14c를 참조하여, 도 2a 및 도 2b를 참조하여 설명된 오프닝(111) 내에 하부 전극(125)이 제공될 수 있다. 상기 하부 전극(125)과 다이오드층(112) 사이에 실리사이드층(115)이 형성될 수 있다. 상기 하부 전극(125)은 반 링형(half-ring type)일 수 있다. 일 예로, 상기 하부 전극(125)은 도 9a 및 도 9b의 하부 전극(124)의 일부를 덮는 마스크막을 형성하고, 상기 마스크막에 의하여 노출된 상기 하부 전극(124)의 일부를 제거한 후, 제 4 절연막(미도시)으로 제거된 부분을 채워 형성될 수 있다. 상기 하부 전극(125) 상에 상기 오프닝(111)을 채우는 절연 패턴(152)이 제공될 수 있다.
도 15a 및 도 15b를 참조하여, 제 1 층간 절연막(110)의 상부가 리세스 될 수 있다. 상기 리세스 공정은 건식 또는 습식의 선택적 식각일 수 있다. 상기 리세스 공정에 의하여 상기 제 1 층간 절연막(110)의 상면과 상기 하부 전극(125)의 상면 사이에 단차(S3)가 형성될 수 있다. 상기 단차(S3)에 의하여 상기 하부 전극(125)의 상부 측벽이 노출될 수 있다.
도 16a 및 도 16b를 참조하여, 상기 제 1 층간 절연막(110) 상에 전극 보호 패턴(164)이 형성될 수 있다. 상기 전극 보호 패턴(164)은 상기 제 1 층간 절연막(110) 및 상기 하부 전극(125) 상에 전극 보호막(미도시)을 형성한 후, 상기 하부 전극(125)의 상면이 노출되도록 평탄화하여 형성될 수 있다. 상기 전극 보호 패턴(164)은 이하 설명될 제 2 층간 절연막(130)과 식각 선택도를 갖는 물질일 수 있다. 일 예로 상기 제 2 층간 절연막(130)이 실리콘 산화막일 경우 상기 전극 보호 패턴(164)은 실리콘 질화막일 수 있다.
도 17a 및 도 17b를 참조하여, 상기 하부 전극(125) 상에 제 2 층간 절연막(130)이 형성될 수 있다. 상기 제 2 층간 절연막(130)을 패터닝하여 상기 하부 전극(125)의 상면을 노출하는 리세스 영역(132)을 형성할 수 있다. 상기 리세스 영역(132)은 도 1의 Y-Y' 방향으로 연장되는 트렌치일 수 있다. 상기 패터닝은 건식 또는 습식 식각에 의하여 수행될 수 있다. 상기 패터닝 시, 상기 전극 보호 패턴(164)이 상기 하부 전극(125)의 상부 측벽이 노출되는 것을 방지할 수 있다. 상기 리세스 영역(132) 내에 가변 저항 물질막(135)을 형성할 수 있다. 상기 가변 저항 물질막(135)은 도 1에 도시된 바와 같이 Y-Y'로 연장될 수 있다. 일 예로, 상기 가변 저항 물질막(135)은 상변화 물질막일 수 있다. 상기 전극 보호 패턴(164)에 의하여 상기 하부 전극(125)의 상부 측벽과 상기 가변 저항 물질막(135)이 접촉하는 것을 방지할 수 있다. 따라서 리셋 전류를 줄일 수 있다.
상기 가변 저항 물질막(135) 상에 상부 전극(140) 및 비트 라인(145)이 형성될 수 있다. 상기 상부 전극(140)은 상기 하부 전극(125)과 같은 물질일 수 있다. 상기 비트 라인(145)은 금속성 박막으로 형성될 수 있다. 상기 비트 라인(145)은 스퍼터링 방법으로 형성될 수 있다.
본 발명의 제 3 실시예에 있어서, 상기 가변 저항 물질막(135)과 상기 하부 전극(125)의 접촉 면적을 줄여 리셋 전류를 감소시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 18을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 가변 저항 메모리 장치(1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
가변 저항 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 가변 저항 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112: 다이오드
115: 실리사이드 121,124,125: 하부 전극
161, 163, 164: 전극 보호 패턴 135: 가변 저항 물질막
140: 상부 전극 145: 비트 라인

Claims (10)

  1. 기판 상에 오프닝을 포함하는 제 1 층간 절연막을 형성하는 것;
    상기 오프닝의 측벽 상에 전극 보호 패턴을 형성하는 것;
    상기 오프닝을 채우는 하부 전극을 형성하는 것;
    상기 제 1 층간 절연막 상에, 상기 하부 전극의 상면을 노출하는 리세스 영역을 포함하는 제 2 층간 절연막을 형성하는 것; 및
    상기 리세스 영역 내에 가변 저항 물질막을 형성하는 것을 포함하고,
    상기 하부 전극의 상면은 상기 리세스 영역에 의하여 노출되는 상기 제 1 층간 절연막의 상면보다 높은 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 전극 보호 패턴은 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막과 식각 선택도를 갖는 가변 저항 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 리세스 영역을 형성하는 것은 상기 제 1 층간 절연막의 노출된 상면의 일부를 제거하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 전극 보호 패턴은 스페이서 공정에 의하여 형성되는 가변 저항 메모리 소자의 제조 방법.
  5. 기판 상에 오프닝을 포함하는 제 1 층간 절연막을 형성하는 것;
    상기 오프닝 내에 하부 전극을 형성하는 것;
    상기 제 1 층간 절연막을 리세스하여 상기 하부 전극의 상부 측벽을 노출하는 것;
    상기 제 1 층간 절연막 상에 상기 노출된 하부 전극의 측벽을 덮는 전극 보호막을 형성하는 것;
    상기 전극 보호막 상에 제 2 층간 절연막을 형성하는 것; 및
    상기 제 2 층간 절연막을 패터닝하여 상기 하부 전극의 상면을 노출하는 리세스 영역을 형성하는 것을 포함하고,
    상기 전극 보호막은 상기 제 2 층간 절연막에 대하여 식각 선택도를 갖는 가변 저항 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 패터닝 공정시, 상기 전극 보호막을 함께 패터닝하여 상기 하부 전극의 상부 측벽을 덮는 스페이서 형태의 전극 보호 패턴을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 전극 보호막을 평탄화하여 상기 하부 전극의 상면을 노출하는 전극 보호 패턴을 형성하는 것을 더 포함하는 가변 저항 메모리 소자의 제조 방법.
  8. 기판 상에 제공되고 오프닝을 포함하는 제 1 층간 절연막;
    상기 오프닝 내의 하부 전극;
    상기 제 1 층간 절연막 상에 제공되고, 상기 하부 전극을 노출하는 리세스 영역을 포함하는 제 2 층간 절연막;
    상기 하부 전극의 측벽 상에 제공되고 상기 제 2 층간 절연막에 대해 식각 선택도를 갖는 전극 보호 패턴; 및
    상기 리세스 영역 내의 가변 저항 물질막을 포함하고,
    상기 하부 전극의 상부면은 상기 리세스 영역에 의해 노출되는 상기 제 1 층간 절연막의 상면보다 높은 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 제 8 항에 있어서, 상기 전극 보호 패턴은 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 대해 식각 선택도를 갖는 가변 저항 메모리 소자.
  10. 제 8 항에 있어서, 상기 전극 보호 패턴은 상기 오프닝의 내측벽 상에 제공되는 가변 저항 메모리 소자.
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