KR20100036450A - 상변화 기억 소자의 제조방법 - Google Patents

상변화 기억 소자의 제조방법 Download PDF

Info

Publication number
KR20100036450A
KR20100036450A KR1020080095689A KR20080095689A KR20100036450A KR 20100036450 A KR20100036450 A KR 20100036450A KR 1020080095689 A KR1020080095689 A KR 1020080095689A KR 20080095689 A KR20080095689 A KR 20080095689A KR 20100036450 A KR20100036450 A KR 20100036450A
Authority
KR
South Korea
Prior art keywords
silicon
phase change
type
film
single crystal
Prior art date
Application number
KR1020080095689A
Other languages
English (en)
Other versions
KR101069284B1 (ko
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080095689A priority Critical patent/KR101069284B1/ko
Publication of KR20100036450A publication Critical patent/KR20100036450A/ko
Application granted granted Critical
Publication of KR101069284B1 publication Critical patent/KR101069284B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명은 주변 지역 트랜지스터의 특성 열화를 방지할 수 있는 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 반도체 기판의 상기 주변 지역 상에 트랜지스터를 형성하는 단계; 상기 주변 지역에 트랜지스터가 형성된 반도체 기판의 셀 지역 표면 내에 N+ 베이스 영역을 형성하는 단계; 상기 N+ 베이스 영역 및 트랜지스터가 형성된 반도체 기판의 전면 상에 셀 지역에 형성된 부분에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 제1홀의 저면부에 단결정 실리콘을 성장시키는 단계; 상기 단결정 실리콘이 성장된 제1홀을 매립하도록 상기 제1절연막 상에 N형의 불순물 농도를 갖는 비정질 실리콘을 증착하는 단계; 상기 비정질 실리콘이 증착된 반도체 기판의 결과물을 어닐링해서 상기 비정질 실리콘과 단결정 실리콘을 N형의 불순물 농도를 갖는 에피-실리콘으로 변경시키는 단계: 상기 제1절연막 상의 에피-실리콘을 제거해서 상기 제1홀을 매립하는 N형 실리콘막을 형성하는 단계; 상기 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함한다.

Description

상변화 기억 소자의 제조방법{Method for manufacturing phase change memory device}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 주변 지역 트랜지스터의 특성 열화를 방지할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자에 있어서, 셀 스위치 소자로는 NMOS 트랜지스터, PNP-BJT 및 수직형 PN 다이오드가 이용될 수 있으며, 이 중에서 상기 수직형 PN 다이오드는 전류 흐름이 높을 뿐만 아니라 셀 크기를 작게 할 수 있기 때문에 고용량화되는 상변화 기억 소자에 적합하다.
그러나, 도시하고 설명하지는 않았지만, 셀 스위칭 소자로서 수직형 PN 다이오드를 이용하는 상변화 기억 소자는 상기 수직형 PN 다이오드를 형성하는 과정에서 주변 지역에 형성한 트랜지스터의 특성이 열화되는 문제가 있다.
자세하게, 상기 수직형 PN 다이오드를 이용한 상변화 기억 소자를 제조하기 위해, 종래에는 반도체 기판의 주변 지역 상에 게이트 및 접합영역을 포함하는 트랜지스터를 형성한 상태에서, 상기 반도체 기판의 셀 지역 상에 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하, "SEG"라 칭함) 공정에 따라 에피-실리콘을 성장시킨 후, 상기 에피-실리콘에 N형 및 P형 불순물을 이온주입하여 N형 실리콘막과 P형 실리콘막이 적층된 수직형 PN 다이오드를 형성하고 있다.
그런데, 성장시켜야 할 에피-실리콘의 두께는 4000∼5000℃ 정도이고, 주지된 바와 같이, 상기 SEG 공정은 850℃ 이상의 고온으로 진행되므로, 상기 에피-실리콘을 성장시키는 과정에서 주변 지역 트랜지스터의 접합영역에 이온주입된 불순물의 원치않는 확산이 일어나게 되며, 이 결과, 주변 지역 트랜지스터의 특성 열화가 일어나게 된다. 다시말해, 셀 지역의 셀 스위칭 소자는 주변 지역 트랜지스터를 형성한 후에 형성하게 되므로, 상기 주변 지역 트랜지스터의 특성 열화가 후속의 열공정에 의해 일어나게 된다.
한편, 이와 같은 문제는 SEG 공정의 온도를 낮추면 해결될 수 있지만, 이 경우에는 에피-실리콘의 성장이 제대로 되지 않거나 불균일하게 이루어져, 셀 스위칭 소자들간 특성 차이가 심하게 나타나는 등 상변화 기억 소자의 특성이 확보되지 못한다.
본 발명의 실시예들은 수직형 PN 다이오드의 형성에 기인하는 주변 지역 트랜지스터의 특성 열화를 방지할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 셀 스위칭 소자들간 특성 차이를 방지할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
게다가, 본 발명의 실시예들은 주변 지역 트랜지스터의 특성 열화를 방지함으로써 소자 전체 특성을 확보할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
일 실시예에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 반도체 기판의 상기 주변 지역 상에 트랜지스터를 형성하는 단계; 상기 주변 지역에 트랜지스터가 형성된 반도체 기판의 셀 지역 표면 내에 N+ 베이스 영역을 형성하는 단계; 상기 N+ 베이스 영역 및 트랜지스터가 형성된 반도체 기판의 전면 상에 셀 지역에 형성된 부분에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 제1홀의 저면부에 단결정 실리콘을 성장시키는 단계; 상기 단결정 실리콘이 성장된 제1홀을 매립하도록 상기 제1절연막 상에 N형의 불순물 농도를 갖는 비정질 실리콘을 증착하는 단계; 상기 비정질 실리콘이 증착된 반도체 기판의 결과물을 어닐링해서 상기 비정질 실리콘과 단결정 실리콘을 N형의 불순물 농도를 갖는 에피-실리콘으로 변경시키는 단계: 상기 제1절연막 상의 에피-실리콘을 제거해서 상기 제1홀을 매립하는 N형 실리콘막을 형성하는 단계; 상기 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함한다.
상기 N+ 베이스 영역은 N형 불순물을 10∼50keV의 에너지로 이온주입하고, N형 불순물이 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도를 갖도록 형성한다.
상기 단결정 실리콘을 성장시키는 단계는 선택적 에피택셜 성장 공정을 통해 500∼1000Å 두께로 성장시킨다.
상기 비정질 실리콘은 500∼700℃의 온도에서 SiH4와 H2 및 PH3 가스를 플로 우시켜 증착하며, PH3 가스의 플로우 량을 조절해서 불순물 농도를 조절한다. 바람직하게, 상기 비정질 실리콘은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 증착한다.
상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 500∼700℃의 온도에서 N2를 플로우시키면서 10∼120분 동안 어닐링하는 방식으로 수행한다.
상기 제1절연막 상의 에피-실리콘 제거는 CMP 공정으로 수행한다.
상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 이온주입하며, 1ⅹ1020∼1ⅹ1022 이온/㎤의 P형 불순물 농도를 갖도록 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 수직형 PN 다이오드를 형성하는 단계 후, 상기 수직형 PN 다이오드를 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제2홀을 형성하는 단계; 상기 제2홀 내에 히터를 형성하는 단계; 및 상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 더 포함한다.
상기 히터는 TiN, TiAlN 및 TiW 중 어느 하나로 형성하며, 500∼1500Å의 높이로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하며, 바람직하게, 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하 나 이상을 이온주입해서 형성한다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성한다.
다른 실시예에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 반도체 기판의 상기 주변 지역 상에 트랜지스터를 형성하는 단계; 상기 주변 지역에 트랜지스터가 형성된 반도체 기판의 셀 지역 표면 내에 N+ 베이스 영역을 형성하는 단계; 상기 N+ 베이스 영역 및 트랜지스터가 형성된 반도체 기판의 전면 상에 셀 지역에 형성된 부분에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 제1홀의 저면부에 단결정 실리콘을 성장시키는 단계; 상기 단결정 실리콘이 성장된 제1홀을 매립하도록 상기 제1절연막 상에 비도핑된 비정질 실리콘을 증착하는 단계; 상기 비정질 실리콘이 증착된 반도체 기판의 결과물을 어닐링해서 상기 비정질 실리콘과 단결정 실리콘을 에피-실리콘으로 변경시키는 단계: 상기 제1절연막 상의 에피-실리콘을 제거해서 상기 제1홀을 매립하는 실리콘막을 형성하는 단계; 상기 실리콘막의 하측부 및 상측부 각각에 N형 불순물 및 P형 불순물을 각각 이온주입하여 N형 실리콘막과 P형 실리콘막의 적층 구조로 이루어진 수직형 PN 다이오드를 형성하는 단계;를 포함한다.
상기 N+ 베이스 영역은 N형 불순물을 10∼50keV의 에너지로 이온주입하며, N형 불순물이 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도를 갖도록 형성한다.
상기 단결정 실리콘을 성장시키는 단계는 선택적 에피택셜 성장 공정을 통해 500∼1000Å 두께로 성장시킨다.
상기 비정질 실리콘을 증착하는 단계는 500∼700℃의 온도에서 SiH4와 H2 및 PH3 가스를 플로우시켜 증착하며, 상기 PH3 가스의 플로우 량을 조절해서 불순물 농도를 조절한다. 바람직하게, 상기 비정질 실리콘은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 증착한다.
상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 500∼700℃의 온도에서 N2를 플로우시키면서 10∼120분 동안 어닐링하는 방식으로 수행한다.
상기 제1절연막 상의 에피-실리콘 제거는 CMP 공정으로 수행한다.
상기 N형 실리콘막은 N형 불순물을 50∼100keV의 에너지로 이온주입하며, 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 형성한다.
상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 이온주입하며, 1ⅹ1020∼1ⅹ1022 이온/㎤의 P형 불순물 농도를 갖도록 형성한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 수직형 PN 다이오드를 형성하는 단계 후, 상기 수직형 PN 다이오드를 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제2홀을 형성하는 단계; 상기 제2홀 내에 히터를 형성하는 단계; 및 상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 더 포함한다.
상기 히터는 TiN, TiAlN 및 TiW 중 어느 하나로 형성하며, 500∼1500Å의 높이로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하되, 바람직하게, 상기의 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성한다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성한다.
본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 수직형 PN 다이오드를 형성하기 위한 에피-실리콘의 형성을 고상 에피택시(Solid Phase Epitaxy; 이하, "SPE"라 칭함) 공정을 이용해서 진행하며, 상기 SPE 공정 중의 단결정 실리콘 성장은 SEG 공정으로 진행하되 그 성장 두께를 4000∼5000Å 정도가 아닌 500∼1000Å 정도로 한다.
이 경우, 상기 SPE 공정은 써멀 버짓(thermal budget), 즉, 주변 지역 트랜지스터의 접합영역에 이온주입된 불순물이 확산되지 않거나, 또는, 그 확산이 억제되는 500∼700℃의 저온에서 진행되기 때문에 에피-실리콘을 형성하는 과정에서 주변 지역 트랜지스터의 특성 열화를 방지할 수 있다.
또한, 상기 단결정 실리콘의 성장시, 비록, SEG 공정을 이용하기는 하지만, 그 성장 두께를 종래의 1/4 수준으로 낮추기 때문에 주변 지역 트랜지스터의 특성 열화가 일어나는 것을 최소화시킬 수 있다.
그러므로, 본 발명은 수직형 PN 다이오드를 형성하는 과정에서 주변 지역 트랜지스터의 특성 열화를 방지할 수 있으므로, 상변화 기억 소자 전체의 특성을 확보할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 지역 및 주변 지역을 갖는 반도체 기판(100)의 상기 주변 지역에 공지의 공정에 따라 게이트절연막(102), 게이트도전막(104) 및 하드마스크막(106)의 적층 구조로 이루어진 게이트(110)를 형성한 후, 상기 게이트(110)의 양 측벽에 게이트 스페이서(112)를 형성한다. 상기 게이트 스페이서(112)를 포함한 게이트(110) 양측의 주변 지역 반도체 기판(100) 부분 내에 접합영역(도시안됨)을 형성하고, 이를 통해, 상기 반도체 기판(100)의 주변 지역에 구동회로인 트랜지스터를 형성한다.
도 1b를 참조하면, 상기 주변 지역에 트랜지스터가 형성된 반도체 기판(100)의 셀 지역에 P-웰(122)을 형성한 후, P 또는 As와 같은 N형 불순물을 10∼50keV의 에너지를 가지고 1ⅹ1020∼1ⅹ1022 이온/㎤의 고농도로 이온주입해서 상기 P-웰(122)의 표면 내에 N+ 베이스 영역(124)을 형성한다. 상기 N+ 베이스 영역(124)은 이후에 형성될 셀 스위칭 소자와 워드라인을 전기적으로 연결하기 위해 형성해주는 것 이다.
도 1c를 참조하면, 상기 N+ 베이스 영역(124)이 형성된 셀 지역 및 상기 트랜지스터가 형성된 주변 지역을 포함한 반도체 기판(100)의 전면 상에 제1절연막(130)을 형성한다. 그런 다음, 상기 제1절연막(130)을 식각하여 셀 지역에 다수의 제1홀(H1)을 형성한다. 상기 제1홀(H1)은 셀 스위칭 소자가 형성될 영역에 각각 형성된다.
도 1d를 참조하면, 제1홀(H1)을 매립시키지 않는 두께로 상기 제1홀(H1)의 저면부에 단결정 실리콘(132)을 성장시킨다. 상기 단결정 실리콘(132)은 SEG 공정을 통해 100∼1000Å 두께로 성장시키며, 불순물을 도핑시킨 상태 또는 도핑시키지 않은 상태 모두로 성장시킬 수 있다.
여기서, 본 발명은 상기 단결정 실리콘(132)의 성장을 SEG 공정으로 진행하되, 그 성장 두께를 종래의 1/4 수준으로 낮추기 때문에 종래와 비교해서 고온의 열공정 시간을 줄일 수 있으며, 이에 따라, 상기 단결정 실리콘(132)을 성장시키는 과정에서 주변 지역에 형성된 트랜지스터의 열화가 일어나는 것을 억제 또는 최소화시킬 수 있다.
도 1e를 참조하면, 상기 제1홀(H1)을 완전히 매립시키는 두께로 상기 단결정 실리콘(132)이 성장된 제1홀(H1)을 포함한 상기 제1절연막(130) 상에 비정질 실리콘(134)을 증착한다. 상기 비정질 실리콘(134)은 500∼700℃의 온도에서 SiH4와 H2 및 PH3 가스를 플로우시켜 증착한다. 이때, 상기 비정질 실리콘(134)은 PH3 가스의 플로우 량을 조절해서 N형의 불순물 농도를 갖도록 증착한다. 예를 들어, 상기 비 정질 실리콘(132)은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 증착한다.
여기서, 상기 비정질 실리콘(134)의 증착 공정은 500∼700℃의 비교적 낮은 온도에서 진행되기 때문에 이 과정에서 주변 지역 트랜지스터의 특성 열화는 억제 또는 최소화된다.
도 1f를 참조하면, 상기 비정질 실리콘이 증착된 반도체 기판(100)의 결과물을 500∼700℃의 온도에서 불활성 가스인 N2를 플로우시키면서 10∼120분 동안 어닐링하여 상기 비정질 실리콘과 단결정 실리콘을 에피-실리콘(136)으로 변경시킨다. 이때, 상기 에피-실리콘(136)은 상기 단결정 실리콘이 씨드(seed)로 작용하여 형성된다. 또한, 상기 에피-실리콘(136)은 N형의 불순물 농도를 갖는 비정질 실리콘이 변경되어 형성된 것이므로, 마찬가지로 N형의 불순물 농도를 갖는다.
여기서, 상기 에피-실리콘(136)을 형성하기 위한 어닐링은 상기 비정질 실리콘의 증착 공정 시와 마찬가지로 500∼700℃의 비교적 낮은 온도에서 진행되기 때문에 이 과정에서 주변 지역 트랜지스터의 특성 열화는 억제 또는 최소화된다.
도 1g를 참조하면, CMP 공정을 통해 상기 제1절연막(130) 상에 형성된 에피-실리콘 부분을 제거하고, 이를 통해, 상기 제1홀(H1) 내에 상기 N형의 불순물을 농도를 갖는 에피-실리콘으로 이루어진 N형 실리콘막(136a)을 형성한다.
도 1h를 참조하면, 상기 반도체 기판(100)의 주변 지역을 가리는 이온주입 마스크(도시안됨)를 형성한 상태에서, 상기 이온주입 마스크로부터 노출된 셀 지역 의 N형 실리콘막에 P형 불순물을 이온주입하고, 이를 통해, 상기 N형 실리콘막(136a)의 상측부를 P형 실리콘막(136b)으로 변경시켜서 셀 지역의 제1홀(H1) 내에 셀 스위칭 소자로서 N형 실리콘막(136a)과 P형 실리콘막(136b)의 적층 구조로 이루어진 수직형 PN 다이오드(140)를 형성한다. 상기 P형 실리콘막(136b)을 형성하기 위한 이온주입은 B 또는 BF2와 같은 P형 불순물을 10∼100keV의 에너지를 가지고 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 수행한다.
도 1i를 참조하면, 상기 수직형 PN 다이오드(140)를 포함한 제1절연막(130) 상에 제2절연막(142)을 형성한다. 그런 다음, 상기 제2절연막(142)을 식각하여 각 수직형 PN 다이오드(140)를 노출시키는 제2홀(H2)들을 형성한 후, 각 제2홀(H2) 내에 도전막, 예를 들어, TiN, TiAlN 및 TiW 중 어느 하나를 매립시켜 히터(144)를 형성한다. 여기서, 상기 히터(144)의 높이는 500∼1500Å 정도로 하여 이후에 형성될 상변화막의 급속냉각(quenching)시에 열전달이 히터 영역으로 빠르게 전달될 수 있도록 함이 바람직하다. 따라서, 상기 절연막(142)의 형성 두께는 500∼1500Å 정도로 함이 바람직하다.
상기 히터(144)를 포함한 제2절연막(142) 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한 후, 이들을 패터닝하여 상기 히터(144) 및 이에 인접한 제2절연막(142) 부분 상에 상변화막(146)과 상부전극(148)의 적층 패턴을 형성한다. 상기 상변화막(146)과 상부전극(148)의 적층 패턴은 상기 N+ 베이스 영역(124)의 연장 방향과 수직하는 방향을 따라 연장하는 라인 형태로 형성한다. 상기 상변화 막(146)은 캘코제나이드(Chalcogenide) 물질인 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하며, 또한, 상기 상변화막(146)은 상기의 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 불순물로 도핑시켜 형성한다. 상기 상부전극(132)은 TiAlN, TiN, WN 및 AlN 중 어느 하나로 형성한다.
이후, 도시하지는 않았으나, 상기 상변화막(146)과 상부전극(148)의 적층 패턴을 덮도록 제3절연막을 형성한 후, 상기 제3절연막 상에 상기 상부전극(148)과 연결되는 비트라인을 형성한다. 그런 다음, 상기 비트라인을 덮도록 제4절연막을 형성한 후, 상기 제4절연막 상에 N+ 베이스 영역(124)과 전기적으로 연결되는 워드라인을 형성한다. 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 단결정 실리콘 및 비정질 실리콘을 형성한 후, 이들을 어닐링해서 에피-실리콘을 형성하며, 상기 단결정 실리콘의 형성 두께를 종래의 1/4 수준으로 낮추어 그 형성에 필요한 공정 시간을 줄인다. 또한, 본 발명은 상기 비정질 실리콘의 형성 온도 및 에피-실리콘을 형성하기 위한 상기 단결정 실리콘 및 비정질 실리콘의 어닐링 온도를 트랜지스터에 영향을 미치지 않거나 영향이 최소화되는 500∼700℃의 온도로 진행한다.
이에 따라, 본 발명은 상기 에피-실리콘의 형성시 주변 지역 트랜지스터의 특성 열화를 억제 또는 최소화시킬 수 있으며, 따라서, 본 발명은 제조 완료된 상변화 기억 소자의 특성을 확보할 수 있다.
한편, 전술한 본 발명의 실시예에서는 N형의 불순물 농도를 갖는 비정질 실 리콘을 변경시켜 에피-실리콘이 N형의 불순물 농도를 갖도록 형성하고, 이후, 상기 N형의 불순물 농도를 갖는 에피-실리콘의 상측부에 P형 불순물을 이온주입하여 수직형 PN 다이오드를 형성하였지만, 본 발명의 다른 실시예로서 상기 비정질 실리콘을 불순물을 도핑시키지 않은 상태로 형성하여 에피-실리콘이 특정 도전형의 불순물 농도를 갖지 않도록 한 후, 상기 에피-실리콘의 하측부에는 N형 불순물을 이온주입하고, 그리고, 상기 에피-실리콘의 상측부에는 P형 불순물을 이온주입하는 것에 의해 N형 실리콘막과 P형 실리콘막의 적층 구조로 이루어진 수직형 PN 다이오드를 형성하는 것도 가능하다.
이 경우, 상기 N형 불순물은 50∼100keV의 에너지로 이온주입하며, 또한, N형 실리콘막이 1ⅹ1018∼1ⅹ1020 이온/㎤의 불순물 농도를 갖도록 이온주입한다. 그리고, 상기 P형 불순물은 10∼100keV의 에너지로 이온주입하며, 또한, P형 실리콘막이 1ⅹ1020∼1ⅹ1022 이온/㎤의 불순물 농도를 갖도록 이온주입한다.
그 밖에, 본 발명의 다른 실시예에 따른 상변화 기억 소자에서의 다른 구성들은 이전 실시예의 그것들과 동일한 방법으로 형성하며, 여기서, 그 구체적인 설명은 생략하도록 한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (44)

  1. 셀 지역 및 주변 지역을 갖는 반도체 기판의 상기 주변 지역 상에 트랜지스터를 형성하는 단계;
    상기 주변 지역에 트랜지스터가 형성된 반도체 기판의 셀 지역 표면 내에 N+ 베이스 영역을 형성하는 단계;
    상기 N+ 베이스 영역 및 트랜지스터가 형성된 반도체 기판의 전면 상에 셀 지역에 형성된 부분에 제1홀을 갖는 제1절연막을 형성하는 단계;
    상기 제1홀의 저면부에 단결정 실리콘을 성장시키는 단계;
    상기 단결정 실리콘이 성장된 제1홀을 매립하도록 상기 제1절연막 상에 N형의 불순물 농도를 갖는 비정질 실리콘을 증착하는 단계;
    상기 비정질 실리콘이 증착된 반도체 기판의 결과물을 어닐링해서 상기 비정질 실리콘과 단결정 실리콘을 N형의 불순물 농도를 갖는 에피-실리콘으로 변경시키는 단계:
    상기 제1절연막 상의 에피-실리콘을 제거해서 상기 제1홀을 매립하는 N형 실리콘막을 형성하는 단계;
    상기 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 N+ 베이스 영역은 N형 불순물이 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 N+ 베이스 영역은 N형 불순물을 10∼50keV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 단결정 실리콘을 성장시키는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법
  5. 제 1 항에 있어서,
    상기 단결정 실리콘은 500∼1000Å 두께로 성장시키는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 비정질 실리콘을 증착하는 단계는 500∼700℃의 온도로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 비정질 실리콘은 SiH4와 H2 및 PH3 가스를 플로우시켜 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 비정질 실리콘은 PH3 가스의 플로우 량을 조절해서 불순물 농도를 조절하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 비정질 실리콘은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 500∼700℃의 온도로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 N2를 플로우시키면서 10∼120분 동안 어닐링하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제1절연막 상의 에피-실리콘 제거는 CMP 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 P형 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 수직형 PN 다이오드를 형성하는 단계 후,
    상기 수직형 PN 다이오드를 포함한 제1절연막 상에 제2절연막을 형성하는 단 계;
    상기 제2절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제2홀을 형성하는 단계;
    상기 제2홀 내에 히터를 형성하는 단계; 및
    상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 히터는 TiN, TiAlN 및 TiW 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 히터는 500∼1500Å의 높이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상변화막은 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 15 항에 있어서, 상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 셀 지역 및 주변 지역을 갖는 반도체 기판의 상기 주변 지역 상에 트랜지스터를 형성하는 단계;
    상기 주변 지역에 트랜지스터가 형성된 반도체 기판의 셀 지역 표면 내에 N+ 베이스 영역을 형성하는 단계;
    상기 N+ 베이스 영역 및 트랜지스터가 형성된 반도체 기판의 전면 상에 셀 지역에 형성된 부분에 제1홀을 갖는 제1절연막을 형성하는 단계;
    상기 제1홀의 저면부에 단결정 실리콘을 성장시키는 단계;
    상기 단결정 실리콘이 성장된 제1홀을 매립하도록 상기 제1절연막 상에 비도핑된 비정질 실리콘을 증착하는 단계;
    상기 비정질 실리콘이 증착된 반도체 기판의 결과물을 어닐링해서 상기 비정질 실리콘과 단결정 실리콘을 에피-실리콘으로 변경시키는 단계:
    상기 제1절연막 상의 에피-실리콘을 제거해서 상기 제1홀을 매립하는 실리콘막을 형성하는 단계;
    상기 실리콘막의 하측부 및 상측부 각각에 N형 불순물 및 P형 불순물을 각각 이온주입하여 N형 실리콘막과 P형 실리콘막의 적층 구조로 이루어진 수직형 PN 다이오드를 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 N+ 베이스 영역은 N형 불순물이 1ⅹ1020∼1ⅹ1022 이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 N+ 베이스 영역은 N형 불순물을 10∼50keV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 22 항에 있어서,
    상기 단결정 실리콘을 성장시키는 단계는 선택적 에피택셜 성장 공정으로 수 행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법
  26. 제 22 항에 있어서,
    상기 단결정 실리콘은 500∼1000Å 두께로 성장시키는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 22 항에 있어서,
    상기 비정질 실리콘을 증착하는 단계는 500∼700℃의 온도로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 22 항에 있어서,
    상기 비정질 실리콘은 SiH4와 H2 및 PH3 가스를 플로우시켜 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 22 항에 있어서,
    상기 비정질 실리콘은 PH3 가스의 플로우 량을 조절해서 불순물 농도를 조절하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 비정질 실리콘은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 22 항에 있어서,
    상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 500∼700℃의 온도로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 22 항에 있어서,
    상기 단결정 실리콘 및 비정질 실리콘을 에피-실리콘으로 변경시키는 단계는 N2를 플로우시키면서 10∼120분 동안 어닐링하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 22 항에 있어서,
    상기 제1절연막 상의 에피-실리콘 제거는 CMP 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 22 항에 있어서,
    상기 N형 실리콘막은 N형 불순물을 50∼100keV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 22 항에 있어서,
    상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 N형 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 22 항에 있어서,
    상기 P형 실리콘막은 P형 불순물을 10∼100keV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 22 항에 있어서,
    상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 P형 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 제 22 항에 있어서,
    상기 수직형 PN 다이오드를 형성하는 단계 후,
    상기 수직형 PN 다이오드를 포함한 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제2홀을 형성하는 단계;
    상기 제2홀 내에 히터를 형성하는 단계; 및
    상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 히터는 TiN, TiAlN 및 TiW 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  40. 제 38 항에 있어서,
    상기 히터는 500∼1500Å의 높이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  41. 제 38 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  42. 제 41 항에 있어서,
    상기 상변화막은 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  43. 제 38 항에 있어서, 상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  44. 제 38 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
KR1020080095689A 2008-09-30 2008-09-30 상변화 기억 소자의 제조방법 KR101069284B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080095689A KR101069284B1 (ko) 2008-09-30 2008-09-30 상변화 기억 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080095689A KR101069284B1 (ko) 2008-09-30 2008-09-30 상변화 기억 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20100036450A true KR20100036450A (ko) 2010-04-08
KR101069284B1 KR101069284B1 (ko) 2011-10-04

Family

ID=42213946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080095689A KR101069284B1 (ko) 2008-09-30 2008-09-30 상변화 기억 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101069284B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113054A (ko) * 2010-04-08 2011-10-14 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR20110118356A (ko) * 2010-04-23 2011-10-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR20140112682A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same
US9202844B2 (en) 2012-12-06 2015-12-01 Samsung Electronics Co., Ltd. Semiconductor devices having blocking layers and methods of forming the same
US9368508B2 (en) 2014-06-24 2016-06-14 Samsung Electronics Co., Ltd. Memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110113054A (ko) * 2010-04-08 2011-10-14 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR20110118356A (ko) * 2010-04-23 2011-10-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US9202844B2 (en) 2012-12-06 2015-12-01 Samsung Electronics Co., Ltd. Semiconductor devices having blocking layers and methods of forming the same
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same
KR20140112682A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9368508B2 (en) 2014-06-24 2016-06-14 Samsung Electronics Co., Ltd. Memory device

Also Published As

Publication number Publication date
KR101069284B1 (ko) 2011-10-04

Similar Documents

Publication Publication Date Title
KR101069645B1 (ko) 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
KR100675279B1 (ko) 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR101038314B1 (ko) 상변화 기억 소자 및 그의 제조방법
US20100117046A1 (en) Phase change memory device having reduced programming current and method for manufacturing the same
KR100973279B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101069284B1 (ko) 상변화 기억 소자의 제조방법
KR20100032580A (ko) 상변화 기억 소자 및 그 제조방법
US7910433B2 (en) Methods of fabricating multi-layer nonvolatile memory devices
KR100973278B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR20090036384A (ko) 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
KR20090088007A (ko) 상변화 기억 소자 및 그의 제조방법
KR100973274B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR20100052310A (ko) 상변화 기억 소자 및 그의 제조방법
KR100972075B1 (ko) 상변화 기억 소자의 제조방법
KR101019702B1 (ko) 상변화 기억 소자의 제조방법
KR20090026674A (ko) 수직형 피엔 다이오드의 형성방법
KR100951660B1 (ko) 상변화 메모리 장치 및 그 제조방법
KR100939774B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20100032583A (ko) 상변화 기억 소자의 제조방법
KR20090088008A (ko) 상변화 기억 소자의 제조방법
KR20090026679A (ko) 상변화 기억 소자의 제조방법
KR20090026676A (ko) 상변화 기억 소자의 제조방법
KR20090114154A (ko) 상변화 기억 소자의 제조방법
KR101085520B1 (ko) 메모리 소자 및 그 제조방법
KR20090113675A (ko) 상변환 기억 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee