KR20090088007A - 상변화 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 스위칭 소자의 안정성을 개선하고 동작 전압을 낮출 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 홈을 구비한 반도체 기판, 상기 반도체 기판의 홈 내에 형성되며, 불순물이 도핑된 실리콘층과 금속 실리사이드막의 적층 구조를 포함하는 쇼트키(Schottky) 다이오드 및 상기 쇼트키 다이오드 상에 형성된 상변화 기억 셀을 포함한다.
Description
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 스위칭 소자의 안정성을 개선하고 동작 전압을 낮출 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 512Mb급 이상의 상변화 기억 소자의 제조시 스위칭 소자로서 수직형 PN 다이오드를 적용하는 방법이 제안된 바 있다. 상기 수직형 PN 다이오드를 적용하는 경우에는 셀 사이즈를 6F2 이하로 줄일 수 있다는 장점이 있다.
그러나, 전술한 PN 다이오드를 적요하는 종래 기술의 경우에는 상기 PN 다이오드의 단면적에 대한 의존도가 크기 때문에, 상기 단면적에 따라 전류 값이 크게 변하며, 이로 인해, 스위칭 소자의 안정성이 저하된다. 또한, 종래 기술은 동작 전압이 0.8V 정도로 높은 편이다.
본 발명은 스위칭 소자의 안정성을 개선할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 동작 전압을 낮출 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 홈을 구비한 반도체 기판, 상기 반도체 기판의 홈 내에 형성되며, 불순물이 도핑된 실리콘층과 금속 실리사이드막의 적층 구조를 포함하는 쇼트키(Schottky) 다이오드 및 상기 쇼트키 다이오드 상에 형성된 상변화 기억 셀을 포함한다.
상기 반도체 기판의 표면 내에 배치되며, 상기 쇼트키 다이오드와 콘택하도록 형성된 불순물 영역을 더 포함한다.
상기 쇼트키 다이오드의 실리콘층 내에 도핑된 불순물과 상기 불순물 영역 내에 도핑된 불순물은 동일한 종류의 불순물이다.
상기 쇼트키 다이오드의 금속 실리사이드막은 Ta, Ti, W 및 Co 중 어느 하나의 금속의 실리사이드막을 포함한다.
상기 쇼트키 다이오드의 측벽에 형성된 스페이서를 더 포함한다.
상기 스페이서는 절연막을 포함한다.
상기 상변화 기억 셀은, 상기 쇼트키 다이오드 상에 형성된 하부 전극, 상기 하부 전극 상에 형성되며, 상기 하부 전극의 일부분을 노출시키는 콘택홀을 구비한 절연막, 상기 콘택홀을 포함한 절연막 상에 형성된 상변화막 및 상기 상변화막 상에 형성된 상부 전극을 포함한다.
상기 하부 전극은 SiGe막을 포함한다.
상기 콘택홀은 측벽에서 경사면을 갖는다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판을 식각하여 홈을 형성하는 단계, 상기 홈 내에 불순물이 도핑된 실리콘층과 금속 실리사이드막의 적층 구조를 포함하는 쇼트키 다이오드를 형성하는 단계 및 상기 쇼트키 다이오드 상에 상변화 기억 셀을 형성하는 단계를 포함한다.
상기 홈을 형성하는 단계 전, 상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 쇼트키 다이오드의 실리콘층 내에 도핑된 불순물과 상기 불순물 영역 내에 도핑된 불순물은 동일한 종류의 불순물이다.
상기 쇼트키 다이오드의 실리콘층은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식으로 형성한다.
상기 에피 실리콘층은 SEG(Selective Epitaxial Growth), 또는, SPE(Solid Phase Epitaxy) 방식으로 형성한다.
상기 쇼트키 다이오드의 금속 실리사이드막은, 상기 불순물이 도핑된 실리콘층 상에 상기 홈을 매립하도록 금속막을 형성하는 단계 및 상기 금속막이 금속 실리사이드막으로 변환되도록 열처리하는 단계를 통해 형성한다.
상기 금속막은 Ta, Ti, W 및 Co 중 어느 하나의 금속막을 포함한다.
상기 홈을 형성하는 단계 후, 그리고, 상기 쇼트키 다이오드를 형성하는 단계 전, 상기 홈의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 절연막을 포함한다.
상기 상변화 기억 셀을 형성하는 단계는, 상기 쇼트키 다이오드 상에 하부 전극용 도전막을 형성하는 단계, 상기 하부 전극용 도전막 상에 상기 하부 전극용 도전막 부분을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계, 상기 콘택홀을 포함한 절연막 상에 상변화막을 형성하는 단계, 상기 상변화막, 절연막 및 하부 전극용 도전막을 식각하여 상기 쇼트키 다이오드 상에 하부 전극을 형성함과 아울러 상기 하부 전극과 콘택하는 상변화막 패턴을 형성하는 단계 및 상기 상변화막 패턴 상에 상부 전극을 형성하는 단계를 포함한다.
상기 하부 전극은 SiGe막을 포함한다.
상기 콘택홀은 측벽에서 경사면을 갖도록 형성한다.
본 발명은 상변화 기억 소자의 스위칭 소자로서 종래보다 낮은 동작 전압을 갖는 쇼트키(Schottky) 다이오드를 적용함으로써, 상기 스위칭 소자의 안정성을 개선할 뿐 아니라 동작 전압을 낮출 수 있다.
또한, 본 발명은 상기 쇼트키 다이오드의 측벽에 스페이서를 형성함으로써, 리버스(Reverse) 바이어스(Bias)의 인가시 상기 쇼트키 다이오드의 가장자리 부분에 자기장이 집중되는 현상을 억제할 수 있으며, 이를 통해, 쇼트키 다이오드의 방 전 전압(Breakdown Voltage)이 열화되는 것을 방지할 수 있다.
게다가, 본 발명은 상변화막을 측벽에서 경사면을 갖는 콘택홀 내에 형성함으로써, 상기 상변화막과 하부 전극 간의 접촉 면적을 감소시킬 수 있으며, 이를 통해, 리셋 전류를 감소시킬 수 있다. 아울러, 본 발명은 상기 하부 전극용 도전막을 SiGe막으로 형성함으로써, 상기 리셋 전류를 더욱 효과적으로 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 표면 내에 불순물, 예컨대, N형 불순물 영역(102)이 형성되어 있으며, 상기 N형 불순물 영역(102)을 포함한 반도체 기판(100)에 홈이 형성되어 있다. 상기 반도체 기판(100)의 홈(H) 내에 쇼트키(Schottky) 다이오드(SD)가 형성되어 있으며, 상기 쇼트키 다이오드(SD)는 불순물, 예컨대, N형 불순물이 도핑된 실리콘층(108)과 금속 실리사이드막(110)의 적층 구조를 포함한다. 여기서, 상기 금속 실리사이드막(110)은 Ta, Ti, W 및 Co 중 어느 하나의 금속의 실리사이드막을 포함한다.
한편, 상기 쇼트키 다이오드(SD)의 실리콘층(108)은 상기 N형 불순물 영역(102)과 콘택되며, 상기 N형 불순물 영역(102)과 동일한 종류의 불순물이 도핑되 어 있다. 예를 들어, 상기 불순물 영역이 N형 불순물 영역(102)인 경우에는 상기 실리콘층(108) 내에 N형 불순물이 도핑되어 있으며, 상기 불순물 영역이 P형 불순물 영역인 경우에는 상기 실리콘층(108) 내에 P형 불순물이 도핑되어 있다. 그리고, 상기 쇼트키 다이오드(SD)의 측벽에 스페이서(106)가 형성되어 있다. 상기 스페이서(106)는, 바람직하게, 절연막을 포함한다.
상기 쇼트키 다이오드(SD) 상에 상변화 기억 셀이 형성되어 있다. 상기 상변화 기억 셀은, 상기 쇼트키 다이오드(SD) 상에 적층된 하부 전극(112), 하부 전극 콘택(115), 상변화막(116), 상부 전극 콘택(120) 및 상부 전극(122)을 포함한다. 도 1의 미설명된 도면부호 104는, 제1절연막을, 111은 층간절연막을, 114는 제2절연막을, 그리고, 118은 제3절연막을 각각 의미한다.
여기서, 본 발명의 일 실시예에 따른 상변화 기억 소자는 스위칭 소자로서 쇼트키 다이오드(SD)를 적용하며, 상기 쇼트키 다이오드(SD)의 측벽에 절연막 재질의 스페이서(106)를 구비한다. 이에 따라, 본 발명은 동작 전압을 낮추고 스위칭 소자의 안정성을 개선할 수 있으며, 상기 쇼트키 다이오드(SD)의 가장자리 부분에 전기장이 집중되는 것을 억제하여 방전 전압의 열화를 방지할 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 스위칭 소자로서 상기 쇼트키 다이오드(SD)를 적용함으로써 스위칭 소자의 안정성을 개선하였으나, 본 발명의 다른 실시예로서, 상기 쇼트키 다이오드(SD) 상에 상변화막 패턴(116)과 하부 전극(112) 간의 콘택 면적이 감소된 상변화 기억 셀을 형성함으로써 스위칭 소자의 안정성을 개선함과 아울러 리셋 전류를 감소시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 상기 반도체 기판(100)의 표면 내에 불순물, 예컨대, N형 불순물 영역(102)이 형성되어 있으며, 상기 N형 불순물 영역(102)을 포함한 반도체 기판(100)에 홈이 형성되어 있다. 상기 반도체 기판(100)의 홈(H) 내에 쇼트키 다이오드(SD)가 형성되어 있으며, 상기 쇼트키 다이오드(SD)는 불순물, 예컨대, N형 불순물이 도핑된 실리콘층(108)과 금속 실리사이드막(110)의 적층 구조를 포함한다. 여기서, 상기 금속 실리사이드막(110)은 Ta, Ti, W 및 Co 중 어느 하나의 금속의 실리사이드막을 포함한다.
한편, 상기 쇼트키 다이오드(SD)의 실리콘층(108)은 상기 N형 불순물 영역(102)과 콘택되며, 상기 N형 불순물 영역(102)과 동일한 종류의 불순물이 도핑되어 있다. 예를 들어, 상기 불순물 영역이 N형 불순물 영역(102)인 경우에는 상기 실리콘층(108) 내에 N형 불순물이 도핑되어 있으며, 상기 불순물 영역이 P형 불순물 영역인 경우에는 상기 실리콘층(108) 내에 P형 불순물이 도핑되어 있다. 그리고, 상기 쇼트키 다이오드(SD)의 측벽에 스페이서(106)가 형성되어 있다. 상기 스페이서(106)는, 바람직하게, 절연막을 포함한다.
상기 쇼트키 다이오드(SD) 상에 상변화 기억 셀이 형성되어 있다. 상기 상변화 기억 셀은, 상기 쇼트키 다이오드(SD) 상에 형성된 하부 전극(112)과, 상기 하부 전극(112)의 일부분 상에 형성된 상변화막 패턴(116) 및 상기 상변화막 패턴(116)의 일부분 상에 형성된 상부 전극 콘택(120)을 포함하며, 상기 하부 전 극(112)은 SiGe막을 포함한다. 여기서, 상기 하부 전극(112)과 상기 상변화막 패턴(116)의 사이에는 상기 하부 전극(112)의 일부분을 노출시키는 콘택홀(CH)을 구비한 제2절연막(114)이 형성되어 있으며, 상기 상변화막 패턴(116)은 상기 콘택홀(CH)을 포함한 제2절연막(114) 상에 형성되어 있다. 상기 콘택홀(CH)은 측벽에서 경사면을 갖도록 형성된다.
이상에서와 같이, 본 발명의 실시예에 따른 상변화 기억 소자는 스위칭 소자로서 쇼트키 다이오드(SD)를 적용하며, 상기 쇼트키 다이오드(SD)의 측벽에 절연막 재질의 스페이서(106)를 구비한다. 이에 따라, 본 발명은 동작 전압을 낮추고 스위칭 소자의 안정성을 개선할 수 있으며, 상기 쇼트키 다이오드(SD)의 가장자리 부분에 전기장이 집중되는 것을 억제하여 방전 전압의 열화를 방지할 수 있다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면, 다음과 같다.
도 3a를 참조하면, 반도체 기판(100)의 표면 내에 불순물, 예컨대, N형 불순물 영역(102)을 형성한다. 상기 N형 불순물 영역(102)은, 바람직하게, 라인 타입으로 형성하며, 후속으로 형성되는 스위칭 소자와 워드 라인 콘택 플러그 간을 전기적으로 연결하는 배선 역할을 한다.
도 3b를 참조하면, 상기 N형 불순물 영역(102)이 형성된 반도체 기판(100) 상에 제1절연막(104)을 형성한다. 그런 다음, 상기 제1절연막(104) 부분 및 그 아래의 반도체 기판(100) 부분을 식각하여 홈(H)을 형성한 후, 상기 홈(H)의 측벽에 스페이서(106)를 형성한다. 상기 스페이서(106)는, 예컨대, 절연막을 포함한다.
도 3c를 참조하면, 상기 홈(H) 내에 불순물, 예컨대, N형 불순물이 도핑된 실리콘층(108)을 형성한다. 상기 실리콘층(108)은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식 등으로 형성하며, 상기 에피 실리콘층은 SEG(Selective Epitaxial Growth), 또는, SPE(Solid Phase Epitaxy) 방식으로 성장시킨다. 상기 에피 실리콘층을 성장시킨 후에, 예컨대, CMP(Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화한다.
한편, 상기 실리콘층(108)은 상기 N형 불순물 영역(102)과 콘택하도록 형성하며, 상기 N형 불순물 영역(102)과 동일한 종류의 불순물을 도핑한다. 예를 들어, 상기 불순물 영역이 N형 불순물 영역(102)인 경우에는 상기 실리콘층(108) 내에 N형 불순물을 도핑하며, 상기 불순물 영역이 P형 불순물 영역인 경우에는 상기 실리콘층(108) 내에 P형 불순물을 도핑한다.
도 3d를 참조하면, 상기 실리콘층(108) 상에 상기 홈(H)을 매립하도록 금속막을 형성한다. 상기 금속막은, 예컨대, Ta, Ti, W 및 Co 중 어느 하나의 금속막을 포함한다. 다음으로, 상기 금속막이 금속 실리사이드막(110)으로 변환되도록 열처리한다. 그 결과, 상기 홈(H) 내에 실리콘층(108)과 금속 실리사이드막(110)의 적층 구조를 포함하는 쇼트키 다이오드(SD)가 형성된다.
도 3e를 참조하면, 상기 쇼트키 다이오드(SD) 및 제1절연막(104) 상에 하부 전극용 도전막(112a), 바람직하게, SiGe막을 형성한다. 여기서, 본 발명은 상기 하부 전극용 도전막(112a)을 상기 SiGe막으로 형성함으로써, 후속으로 형성되는 상변화막의 리셋 전류를 감소시킬 수 있다.
도 3f를 참조하면, 상기 하부 전극용 도전막(112a) 상에 제2절연막(114)을 형성한 다음, 상기 제2절연막(114)을 식각하여 상기 쇼트키 다이오드(SD) 상의 하부 전극용 도전막(112a) 부분이 노출되도록 콘택홀(CH)을 형성한다. 상기 콘택홀(CH)은 측벽에서 경사면을 갖도록 형성한다.
도 2g를 참조하면, 상기 콘택홀을 포함한 제2절연막 상에 상변화막(116a)을 형성한다. 상기 상변화막(116a)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨대, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te) 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다.
도 2h를 참조하면, 상기 상변화막(116a)과 제2절연막(114) 및 하부 전극용 도전막(112a)을 식각하여 상기 쇼트키 다이오드(SD) 상에 하부 전극(112)을 형성함과 아울러, 상기 콘택홀(CH)을 통해 상기 하부 전극(112)의 부분과 콘택하는 상변화막 패턴(116)을 형성한다. (112a→112, 116a→116)
여기서, 상기 상변화막 패턴(116)은 상기 경사면을 갖는 콘택홀(CH)이 형성된 부분에서만 상기 하부 전극(112)과 콘택하므로, 상기 상변화막 패턴(116)과 상기 하부 전극(112) 간의 콘택 면적은 종래보다 감소하였으며, 이를 통해, 본 발명은 리셋 전류를 감소시킬 수 있다.
또한, 본 발명은 상기 상변화막(116a)과 하부 전극용 도전막(112a)을 함께 식각하여 하부 전극(112) 및 상기 하부 전극(112)과 콘택하는 상변화막 패턴(116)을 형성함으로써, 상기 하부 전극(112)과 상변화막 패턴(116) 간의 오정렬(Miss- Align)을 방지할 수 있다.
도 3i를 참조하면, 상기 상변화막 패턴(116) 및 하부 전극(112)이 형성된 반도체 기판(100) 상에 제3절연막(118)을 형성한 다음, 상기 제3절연막(118) 내에 상기 상변화막 패턴(116)과 일부분이 콘택하는 상부 전극 콘택(120)을 형성한다. 상기 상부 전극 콘택(120)은, 바람직하게, 상기 콘택홀(CH) 상부에 형성한다. 이어서, 상기 상부 전극 콘택(120) 상에 상부 전극(122)을 형성한다. 상기 상부 전극(122)은, 예컨대, 금속막을 포함한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 스위칭 소자로서 쇼트키 다이오드를 적용함으로써, 상기 스위칭 소자의 안정성을 개선하고 동작 전압을 0.3V 이하로 낮출 수 있다.
또한, 본 발명은 상기 쇼트키 다이오드의 측벽에 스페이서를 형성함으로써, 리버스 바이어스 인가시 상기 쇼트키 다이오드의 가장자리 부분에 전기장이 집중되는 것을 억제할 수 있으며, 이를 통해, 상기 전기장을 반도체 기판과 수직하는 방향으로 균등하게 분배할 수 있다. 그러므로, 본 발명은 상기 리버스 바이어스 인가시 쇼트키 다이오드의 방전 전압(Breakdown Voltage)이 열화되는 현상을 방지할 수 있다.
게다가, 본 발명은 하부 전극용 도전막과 상변화막을 함께 식각하여 상기 쇼트키 다이오드 상에 하부 전극 및 상변화막 패턴을 형성함으로써, 상기 하부 전극 과 상변화막 패턴 간의 오정렬을 방지하고 상기 하부 전극과 상변화막 패턴 간의 접촉 면적을 감소시켜 리셋 전류를 감소시킬 수 있다. 아울러, 본 발명은 상기 하부 전극을 SiGe막으로 형성함으로써, 상기 리셋 전류를 효과적으로 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 2는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : N형 불순물 영역
104 : 제1절연막 H : 홀
106 : 스페이서 108 : 실리콘층
110 : 금속 실리사이드막 SD : 쇼트키 다이오드
112 : 하부 전극 114 : 제2절연막
CH : 콘택홀 116 : 상변화막 패턴
118 : 제3절연막 120 : 상부 전극 콘택
122 : 상부 전극
Claims (21)
- 홈을 구비한 반도체 기판;상기 반도체 기판의 홈 내에 형성되며, 불순물이 도핑된 실리콘층과 금속 실리사이드막의 적층 구조를 포함하는 쇼트키(Schottky) 다이오드; 및상기 쇼트키 다이오드 상에 형성된 상변화 기억 셀;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 반도체 기판의 표면 내에 배치되며, 상기 쇼트키 다이오드와 콘택하도록 형성된 불순물 영역;을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항, 또는, 제 2 항에 있어서,상기 쇼트키 다이오드의 실리콘층 내에 도핑된 불순물과 상기 불순물 영역 내에 도핑된 불순물은 동일한 종류의 불순물인 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 쇼트키 다이오드의 금속 실리사이드막은 Ta, Ti, W 및 Co 중 어느 하나 의 금속의 실리사이드막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 쇼트키 다이오드의 측벽에 형성된 스페이서;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 5 항에 있어서,상기 스페이서는 절연막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 상변화 기억 셀은,상기 쇼트키 다이오드 상에 형성된 하부 전극;상기 하부 전극 상에 형성되며, 상기 하부 전극의 일부분을 노출시키는 콘택홀을 구비한 절연막;상기 콘택홀을 포함한 절연막 상에 형성된 상변화막; 및상기 상변화막 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 7 항에 있어서,상기 하부 전극은 SiGe막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 7 항에 있어서,상기 콘택홀은 측벽에서 경사면을 갖는 것을 특징으로 하는 상변화 기억 소자.
- 반도체 기판을 식각하여 홈을 형성하는 단계;상기 홈 내에 불순물이 도핑된 실리콘층과 금속 실리사이드막의 적층 구조를 포함하는 쇼트키 다이오드를 형성하는 단계; 및상기 쇼트키 다이오드 상에 상변화 기억 셀을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 홈을 형성하는 단계 전,상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 쇼트키 다이오드의 실리콘층 내에 도핑된 불순물과 상기 불순물 영역 내에 도핑된 불순물은 동일한 종류의 불순물인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 쇼트키 다이오드의 실리콘층은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 13 항에 있어서,상기 에피 실리콘층은 SEG(Selective Epitaxial Growth), 또는, SPE(Solid Phase Epitaxy) 방식으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 쇼트키 다이오드의 금속 실리사이드막은,상기 불순물이 도핑된 실리콘층 상에 상기 홈을 매립하도록 금속막을 형성하는 단계; 및상기 금속막이 금속 실리사이드막으로 변환되도록 열처리하는 단계;를 통해 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 금속막은 Ta, Ti, W 및 Co 중 어느 하나의 금속막을 포함하는 것을 특 징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 홈을 형성하는 단계 후, 그리고, 상기 쇼트키 다이오드를 형성하는 단계 전,상기 홈의 측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 17 항에 있어서,상기 스페이서는 절연막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 상변화 기억 셀을 형성하는 단계는,상기 쇼트키 다이오드 상에 하부 전극용 도전막을 형성하는 단계;상기 하부 전극용 도전막 상에 상기 하부 전극용 도전막 부분을 노출시키는 콘택홀을 구비한 절연막을 형성하는 단계;상기 콘택홀을 포함한 절연막 상에 상변화막을 형성하는 단계;상기 상변화막, 절연막 및 하부 전극용 도전막을 식각하여 상기 쇼트키 다이오드 상에 하부 전극을 형성함과 아울러 상기 하부 전극과 콘택하는 상변화막 패턴 을 형성하는 단계; 및상기 상변화막 패턴 상에 상부 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서,상기 하부 전극은 SiGe막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서,상기 콘택홀은 측벽에서 경사면을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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