TWI643277B - 自對準接觸結構及其形成方法 - Google Patents

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Abstract

本發明實施例提供一種自對準接觸結構的形成方法，包括：提供基板，其上形成有閘極結構；形成間隔物襯層於閘極結構及基板上；形成犧牲層於閘極結構之間及之上；形成介電插塞穿過閘極結構上方的犧牲層；移除犧牲層以形成閘極結構之間的接觸開口；順應性地形成抗蝕刻層覆蓋接觸開口的側壁及底部；以及形成接觸插塞於接觸開口之中。

Description

自對準接觸結構及其形成方法
本發明係有關於一種半導體技術，且特別有關於一種自對準接觸結構及其形成方法。
半導體積體電路產業經歷快速成長。積體電路設計與材料的科技發展生產了數世代的積體電路，其中每個世代具備比上個世代更小及更複雜的電路。在積體電路發展的進程中，幾何尺寸逐漸縮小。
隨著積體電路尺寸縮小，自對準接觸結構與閘極之間距離變小，因此短路產生漏電流的機率增加。傳統上製作自對準接觸結構時，閘極的側壁間隔物可能在形成自對準接觸結構時損耗。如此不完整的側壁間隔物可能無法有效隔離自對準接觸結構與閘極，而導致在循環操作(cycling)之後產生閘極至自對準接觸結構之間的漏電流。
雖然現有的自對準接觸結構對於原目的來說已經足夠，其並非在各個面向皆令人滿意。舉例來說，閘極至自對準接觸結構之間的漏電流仍需被改善。
本發明一些實施例提供一種自對準接觸結構的形 成方法，包括：提供基板，其上形成有閘極結構；形成間隔物襯層於閘極結構及基板上；形成犧牲層於閘極結構之間及之上；形成介電插塞穿過閘極結構上方的犧牲層；移除犧牲層以形成閘極結構之間的接觸開口；順應性地形成抗蝕刻層覆蓋接觸開口的側壁及底部；以及形成接觸插塞於接觸開口之中。
本發明另一些實施例提供一種自對準接觸結構，包括：閘極結構，位於基板之上；間隔物襯層，位於閘極結構上，且露出閘極結構的上部；介電插塞，位於閘極結構的上方；抗蝕刻層，順應性地(conformally)覆蓋於介電插塞之側壁及閘極結構之側壁上，抗蝕刻層覆蓋閘極結構的上部；以及接觸插塞，位於閘極結構之間的基板之上。
10‧‧‧方法
12、14、16、18、20、22、24‧‧‧步驟
100‧‧‧自對準接觸結構
102‧‧‧基板
104‧‧‧閘極結構
105‧‧‧閘極
106‧‧‧間隔物
108‧‧‧間隔物襯層
110‧‧‧犧牲層
112‧‧‧介電插塞
112a‧‧‧介電材料
114‧‧‧間隔物
115‧‧‧接觸開口
116‧‧‧抗蝕刻層
118‧‧‧熱製程
120‧‧‧阻障層
122‧‧‧接觸插塞
124‧‧‧位元線
200‧‧‧佈局圖
30‧‧‧方法
31‧‧‧步驟
315‧‧‧接觸開口
316‧‧‧抗蝕刻層
W‧‧‧寬度
S‧‧‧距離
H、Hg‧‧‧高度
PWL、PBL‧‧‧節距
X、Y‧‧‧方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據一些實施例繪示出自對準接觸結構之製造方法的流程圖。
第2-12圖係根據一些實施例繪示出自對準接觸結構之製造方法的各階段剖面示意圖。
第13圖係根據一些實施例繪示出具有自對準接觸結構的記憶體之佈局。
第14圖係根據另一些實施例繪示出自對準接觸結構之製造方法的流程圖。
第15-17圖係根據另一些實施例繪示出自對準接觸結構之製造方法的各階段剖面示意圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。「大抵垂直」之用語通常表示夾角在90°±10°之內，較佳是90°±5°之 內。給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的半導體元件結構可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。
本發明實施例係提供一種形成自對準接觸結構的方式，形成抗蝕刻層於接觸開口的側壁及底部，再以熱製程緻密化抗蝕刻層。抗蝕刻層提供有效的電性隔離，補償因形成自對準接觸結構時移除犧牲層而造成閘極結構上部側壁上受損害的間隔物襯層，因而避免了閘極結構與自對準接觸結構之間的漏電流。
第1圖係根據一些實施例繪示出自對準接觸結構100之製造方法10的流程圖。第2至12圖係根據一些實施例繪示出自對準接觸結構100之製造方法的各階段剖面示意圖。以下將第1圖之流程圖搭配第2至12圖之剖面示意圖說明本發明實施例。
如第1圖及第2圖所繪示，方法10以步驟12開始，提供基板102，其上形成有閘極結構104，閘極結構104包括閘極105及間隔物106。
在一些實施例中，第2圖中的基板102可為半導體 基板，其可包括元素半導體，例如矽(Si)、鍺(Ge)等；化合物半導體，例如氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)等；合金半導體，例如矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)、磷砷銦鎵合金(GaInAsP)、或上述材料之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator)。
接著，在基板102上形成閘極結構104，閘極結構104包括閘極105、及形成於閘極105相對側壁上的間隔物106。在一些實施例中，閘極105包括閘極介電層及閘極電極層(圖未示)。閘極介電層可包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、或氮氧化矽(silicon oxynitride)、高介電常數(high-k)(亦即介電常數大於3.9)之介電材料例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3、Al2O3、或上述之組合。閘極介電層可使用合適的氧化製程(例如乾氧化製程或濕氧化製程)、沉積製程(例如化學氣相沉積製程(chemical vapor deposition，CVD)或原子層沉積製程(atomic layer deposition，ALD))、其他合適的製程、或上述之組合形成。在一些實施例中，閘極介電層可使用熱氧化製程，在含氧或含氮(例如含NO或N2O)的環境下熱成長，在形成閘極電極層前形成閘極介電層。
在一些實施例中，在閘極介電層上形成閘極電極 層。閘極電極層可包括多晶矽、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑、其相似物、或以上之組合)、金屬合金、金屬氮化物(例如氮化鎢、氮化鉬、氮化鈦、氮化鉭、其相似物、或以上之組合)、金屬矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、其相似物、或以上之組合)、金屬氧化物(氧化釕、氧化銦錫、其相似物、或以上之組合)、其他適用的材料、或上述之組合。閘極電極層可使用化學氣相沉積製程(例如低壓化學氣相沉積製程(low pressure chemical vapor deposition，LPCVD)或電漿輔助化學氣相沉積製程(plasma enhanced chemical vapor deposition，PECVD))、物理氣相沉積製程(physical vapor deposition，PVD)(例如電阻加熱蒸鍍法、電子束蒸鍍法、或濺鍍法)、電鍍法、原子層沉積製程、其他合適的製程、或上述之組合於基板102上形成電極材料，再以微影與蝕刻製程將之圖案化形成閘極電極。
在一些實施例中，在閘極105相對側壁上形成間隔物106。間隔物106可為氧化物、氮化物、氮氧化物、高介電常數材料、低介電常數材料、或上述之組合。形成間隔物106的前驅材料或反應氣體可包括三乙氧矽烷(triethoxysilane，TRIES)、四乙氧基矽烷(tetraethoxysilane，TEOS)、雙第三丁基胺基矽烷(bis-tertbutylaminor silane，BTBAS)、O2、N2O、NO、其他氣體或材料、或上述之組合。在一些實施例中，可使用化學氣相沉積(例如高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)、低壓化學氣相沉積、或電漿輔助化學氣相沉積)、原子層沉積、其他適合技術、或上述之組合將間隔物材料順應性地沉積於閘極結構及基板之上，接著對間隔物材料進行非等向性的回蝕刻，而在閘極105之兩側留下間隔物106。在一些實施例中，上述回蝕刻製程可使用乾蝕刻，乾蝕刻製程可以含氧氣體、含氟氣體(例如CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如HBr及/或CHBR3)、含碘氣體、其他適合的氣體及/或電漿、及/或上述之組合實施。
如第1圖及第3圖所繪示，方法10接著進行步驟14，形成間隔物襯層108於閘極結構104及基板102上。在一些實施例中，間隔物襯層108可為氧化物、氮化物、氮氧化物、高介電常數材料、低介電常數材料、或上述之組合。形成間隔物襯層108的前驅材料或反應氣體可包括三乙氧矽烷、四乙氧基矽烷、雙第三丁基胺基矽烷、O2、N2O、NO、其他氣體或材料、或上述之組合。在一些實施例中，間隔物襯層108可使用化學氣相沉積(例如高密度電漿化學氣相沉積、大氣壓化學氣相沉積、低壓化學氣相沉積、或電漿輔助化學氣相沉積)、原子層沉積、其他適合技術、或上述之組合在閘極結構104及基板102上形成間隔物襯層108。在一些實施例中，間隔物襯層108與間隔物106之材料不同。在一些實施例中，間隔物襯層108完全覆蓋閘極結構104及基板102。
如第1圖及第4圖所繪示，方法10接著進行至步驟16，形成犧牲層110於閘極結構104之間及之上。在一些實施例 中，犧牲層110可包括多晶矽、富含矽的氧化物、氮氧化物、氧化鋁、或上述之組合。在一些實施例中，犧牲層110可使用化學氣相沉積(例如高密度電漿化學氣相沉積、大氣壓化學氣相沉積、低壓化學氣相沉積、或電漿輔助化學氣相沉積)、原子層沉積、物理氣相沉積製程、電鍍法、旋轉塗佈法(spin-on coating)、其他適合技術、或上述之組合在閘極結構104之間及之上形成犧牲層110。
如第1圖及第5及6圖所繪示，方法10接著進行至步驟18，形成介電插塞112穿過閘極結構104上方的犧牲層110。在一些實施例中，在形成介電插塞112之前，先以圖案化製程例如微影及蝕刻製程形成犧牲層110中閘極結構104上方的孔洞(圖未示)。圖案化製程可包括光阻塗佈(例如旋轉塗佈)、軟烤(soft baking)、罩幕對準、曝光圖案、曝光後烘烤、光阻顯影、清洗及乾燥(例如硬烤(hard baking))、其他合適的技術、或上述之組合。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻)、濕蝕刻製程、或上述之組合。在一些實施例中，在形成閘極結構104上方的孔洞後，在孔洞之側壁上形成間隔物114。在一些實施例中，間隔物114與間隔物襯層108之材料相同。在一些實施例中，可使用沉積製程將間隔物材料順應性地沉積於孔洞中及犧牲層110之上，接著對間隔物材料進行非等向性的回蝕刻，而在孔洞的兩側壁上留下間隔物114。用以形成間隔物114的沉積製程與蝕刻製程可與前述用以形成間隔物106者相同或相似，其詳細內容將不再贅述。
形成犧牲層110中閘極結構104上方的孔洞及其側 壁上的間隔物114之後，於犧牲層110中閘極結構104上方的孔洞中形成介電插塞112。首先，如第5圖所示，先將介電材料112a填充於孔洞中及犧牲層110上方。在一些實施例中，介電材料112a包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃borophosphosilicate glass，BPSG)、及/或其他適用的介電材料。可使用化學氣相沉積(例如高密度電漿化學氣相沉積、大氣壓化學氣相沉積、低壓化學氣相沉積、或電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、旋轉塗佈、其他適合技術、或上述之組合將介電材料112a填充於孔洞中及犧牲層110上方。
接著，如第6圖所示，進行平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)或回蝕製程以去除多餘的介電材料112a至露出犧牲層110而於閘極結構104上方的犧牲層110中形成介電插塞112。介電插塞112可保護閘極結構104，避免移動離子(mobile ion)影響元件可靠度。
在一些實施例中，犧牲層110將於後續製程中被移除並於其中形成自對準接觸結構。去除犧牲層110的過程中，可能損耗間隔襯層108，減少閘極結構104與自對準接觸結構之間的距離，造成閘極結構104與自對準接觸結構之間短路(將於後詳述)。
在一些實施例中，如第5圖所繪示，閘極結構104之間的犧牲層110的最大寬度W為閘極105之間距離S之40%至200%。若寬度W太大，則閘極105上方的孔洞太小，不易於填 入介電材料，形成介電插塞112。若寬度W太小，則後續形成自對準結構截面積太小，造成接點阻值上升。
在一些實施例中，如第5圖所繪示，閘極結構104之間犧牲層110突出於閘極結構104的高度H為閘極結構高度Hg之10%至100%。若高度H太大，則後續移除犧牲層110之蝕刻時間較長，容易損耗閘極104上部的間隔襯層108，造成後續形成的接觸插塞與閘極結構104短路。若高度H太小，則介電插塞112高度太小，不足以保護閘極結構104，移動離子(mobile ion)將影響元件可靠度。
如第1圖及第7圖所繪示，方法10接著進行至步驟20，移除犧牲層110，以形成閘極結構104之間的接觸開口115。在一些實施例中，犧牲層110以蝕刻製程移除。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻、及/或其他適合的製程。在一些實施例中，乾蝕刻製程可以含氧氣體、含氟氣體(例如CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如HBr及/或CHBR3)、含碘氣體、其他適合的氣體及/或電漿、及/或上述之組合實施。在一些實施例中，濕蝕刻製程可包括在稀氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(potassium hydroxide，KOH)溶液、氨水(ammonia)、含氫氟酸(hydrofluoric acid，HF)溶液、硝酸(nitric acid，HNO3)、及/或醋酸(acetic acid，CH3COOH)、或其他適合的濕蝕刻劑中蝕刻。在一些實施例中，如第7圖所示，犧牲層110移除之後，損耗位於閘極104上部側壁的間隔物襯層108，因而露出閘極結構104的上部。在一些實施例中，間隔物 襯層108與間隔物106的蝕刻選擇比不同，舉例而言，間隔物襯層108以例如氧化物形成，間隔物106以例如氮化物形成，因此，以例如含氯氣體、含溴氣體、含氟氣體、或其它適合的氣體調整蝕刻選擇比以去除犧牲層110時，損耗了部分間隔物襯層108，而露出閘極結構104(包括間隔物106)的上部。
如第1圖及第8圖所繪示，方法10接著進行至步驟22，順應性地形成抗蝕刻層116覆蓋接觸開口115的側壁及底部。在一些實施例中，抗蝕刻層116與間隔物襯層108以相同的材料形成，例如以氧化物形成。抗蝕刻層116可補償移除犧牲層110時間隔物襯層108所損耗的部分，亦可避免後續蝕刻製程中更進一步損耗閘極結構104側壁上部的間隔物襯層108。因此，後續於接觸開口115中所形成的自對準接觸結構可與閘極結構104保持適當距離，而避免因自對準接觸結構與閘極結構104過於接近而造成短路。此外，在一些實施例中，抗蝕刻層116於後續蝕刻製程中，與基板102上的材料(例如氮化物)(圖未示)具有高選擇比。因此不易於後續製程中被蝕刻而露出閘極結構104。在一些實施例中，抗蝕刻層116包括氧化物、氮化物、氮氧化物、高介電常數材料、或上述之組合。形成抗蝕刻層116的前驅材料或反應氣體可包括三乙氧矽烷、四乙氧基矽烷、雙第三丁基胺基矽烷、O2、N2O、NO、其他氣體或材料、或上述之組合。在一些實施例中，抗蝕刻層116可使用原子層沉積、化學氣相沉積(例如高密度電漿化學氣相沉積、大氣壓化學氣相沉積、低壓化學氣相沉積、或電漿輔助化學氣相沉積)、其他適合技術、或上述之組合在接觸開口115的側壁及底部順應 性地形成抗蝕刻層116。
接著，如第9圖所示，對抗蝕刻層116進行熱製程118以緻密化抗蝕刻層116。在一些實施例中，熱製程118可包括：快速熱製程(rapid thermal processing，RTP)、雷射退火(laser anneal)、爐管退火(furnace anneal)、及/或閃光燈退火(flash lamp anneal)。熱製程可在氧化環境中，為蒸氣環境及氧氣環境之組合，或於惰性氣體環境下進行。在一些實施例中，熱製程118溫度介於0℃至1000℃，時間介於0分鐘至100分鐘。若熱製程118溫度太高或時間太長，則接觸開口115殘留過厚氧化層，造成拔除不易，進而導致接點開路(contact open)，若熱製程118溫度太低或時間太短，則可能緻密化效果不足，無法有效降低閘極結構104與後續形成自對準接觸結構之間的漏電流。
如第1圖及第10至12圖所繪示，方法10接著進行至步驟24，形成接觸插塞122於接觸開口115中。在一些實施例中，如第10圖所示，蝕刻閘極結構104之間的抗蝕刻層116及間隔物襯層108，以露出基板102。在一些實施例中，蝕刻製程可包括非等向性的回蝕刻及/或其他適合的製程。在一些實施例中，蝕刻閘極結構104之間的抗蝕刻層116及間隔物襯層108時，亦蝕刻基板102，使位於閘極結構104之間的接觸開口115延伸至基板102中。在一些實施例中，此蝕刻製程之垂直蝕刻速率大於水平蝕刻速率，因而損耗介電插塞112上方的抗蝕刻層116，以致露出介電插塞112。若未形成抗蝕刻層116，則可能進一步損耗間隔物襯層108，露出更多閘極結構104，而使後續形成的自對準接觸結構與閘極結構104發生短路，產生漏電 流。
接著，如第11圖所示，順應性地形成阻障層120於接觸開口115的側壁及底部。阻障層120可防止後續形成的導電材料擴散至閘極結構104。阻障層120的材料可為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其他合適的材料、或上述之組合。阻障層120可使用物理氣相沉積製程(例如蒸鍍法或濺鍍法)、原子層沉積製程、電鍍法、其他合適的製程、或上述之組合沉積阻障層材料。
接著，如第12圖所示，以導電材料填充接觸開口115以形成接觸插塞122。接觸插塞122包括金屬材料(例如鎢、鋁、或銅)、金屬合金、多晶矽、其他合適的材料、或上述之組合。可使用物理氣相沉積製程(例如蒸鍍法或濺鍍法)、原子層沉積製程、電鍍法、其他合適的製程、或上述之組合沉積導電材料，並選擇性地進行化學機械研磨(chemical mechanical polishing，CMP)或回蝕以去除多餘的導電材料形成接觸插塞122。
在一些實施例中，如第1及第2至12圖所繪示，藉由在去除犧牲層110後順應性地形成抗蝕刻層116於閘極結構104的側壁上，可補償因移除犧牲層110而造成閘極結構104上部側壁上受損害的間隔物襯層108，避免接觸插塞122與閘極結構104短路，產生漏電流。以熱製程118緻密化抗蝕刻層116可更進一步改善抗蝕刻層116的品質，避免後續形成的接觸插塞122與閘極結構104之間的漏電流。
第13圖係根據一些實施例繪示出具有自對準接觸 結構的記憶體之佈局200。閘極結構104(亦即字元線)沿Y軸方向延伸設置，彼此相隔節距(pitch)為PWL，位元線124沿X軸方向設置，彼此相隔節距為PBL。X軸與Y軸相互垂直。在閘極結構104之間與位元線124交會之處即為接觸插塞122所在位置。在一些實施例中，節距PWL介於0.1μm至0.3μm之間，且節距PBL介於0.05μm至0.2μm之間。若節距PWL及PBL太小，則不易形成接觸插塞122。若節距PWL及PBL太大，則額外增加陣列(array)與晶片的面積。
第14至17圖係為前述實施例之變化例。第14圖係根據一些實施例繪示出自對準接觸結構300之製造方法30的流程圖。第15至16圖係接續第7圖，根據一些實施例繪示出自對準接觸結構300之製造方法的各階段剖面示意圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例不同之處在於，在移除犧牲層110後，進行步驟31，完全移除間隔物襯層108。如第15圖所示，閘極結構104之間的間隔物襯層108完全被移除，形成閘極結構104之間的接觸開口315。在一些實施例中，以蝕刻製程移除間隔物襯層108。蝕刻製程可包括濕蝕刻、乾蝕刻、反應離子蝕刻、及/或其他適合的製程。接著，如第16圖所示，順應性地形成抗蝕刻層316覆蓋接觸開口315的側壁及底部。
之後，接續第9圖之製程，進行熱製程118，並進行後續步驟，如第17圖所示，形成接觸插塞122於接觸開口315中，而形成自對準接觸結構300。
在一些實施例中，如第14及第15至17圖所繪示， 藉由完全移除間隔物襯層108，可改善側壁膜層的均勻度及品質，而不影響接觸開口315的選擇比(aspect ratio)，避免形成自對準接觸結構300的製程裕度降低，更可避免後續形成的接觸插塞122與閘極結構104之間的漏電流。
綜上所述，本發明實施例提供一種自對準接觸結構(self-aligned contact，SAC)的形成方法，在移除犧牲層後，形成接觸插塞之前，順應性地形成抗蝕刻層於接觸開口的側壁及底部，抗蝕刻層可提供接觸插塞與閘極結構之間的電性隔離，避免因閘極結構兩側間隔物襯層的損耗而造成的短路漏電流。以熱製程緻密化抗蝕刻層可更進一步改善抗蝕刻層的品質，避免穿過抗蝕刻層的漏電流。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (10)

  1. 一種自對準接觸結構(self-aligned contact，SAC)的形成方法，包括：提供一基板，其上形成有複數個閘極結構；形成一間隔物襯層於該些閘極結構及該基板上；形成一犧牲層於該些閘極結構之間及之上；形成複數個介電插塞穿過該些閘極結構上方的該犧牲層；移除該犧牲層以形成該些閘極結構之間的複數個接觸開口；順應性地(conformally)形成一抗蝕刻層覆蓋該些接觸開口的側壁及底部；以及形成複數個接觸插塞於該些接觸開口之中。
  2. 如申請專利範圍第1項所述之自對準接觸結構的形成方法，其中在形成該抗蝕刻層之後，對該抗蝕刻層進行一熱製程以緻密化該抗蝕刻層，其中該熱製程溫度介於0℃至1000℃，時間介於0分鐘至100分鐘，其中該抗蝕刻層包括氧化物、氮化物、氮氧化物、或上述之組合，其中該間隔物襯層包括氧化物、氮化物、氮氧化物、或上述之組合。
  3. 如申請專利範圍第1項所述之自對準接觸結構的形成方法，其中該些接觸插塞的形成包括：蝕刻該些閘極結構之間的該間隔物襯層，以露出該基板；順應性地(conformally)形成一阻障層覆蓋該些接觸開口的側壁及底部；以及以一導電材料填充該些接觸開口。
  4. 如申請專利範圍第1項所述之自對準接觸結構的形成方法，更包括：在移除該犧牲層之後，以及形成該抗蝕刻層之前，完全移除該間隔物襯層，其中該些閘極結構之間的該犧牲層的最大寬度為該些閘極結構間的距離之40%至200%，其中該些閘極結構之間的該犧牲層突出於該些閘極結構的高度為該些閘極結構的高度之10%至100%。
  5. 如申請專利範圍第1項所述之自對準接觸結構的形成方法，其中該些閘極結構於一第一方向之節距(pitch)介於0.1μm至0.3μm之間，且該些犧牲層於垂直於該第一方向的一第二方向的節距介於0.05μm至0.2μm之間。
  6. 一種自對準接觸結構，包括：複數個閘極結構，位於一基板之上；一間隔物襯層，位於該些閘極結構上，且露出該些閘極結構的一上部；複數個介電插塞，位於該些閘極結構的上方；一抗蝕刻層，順應性地(conformally)覆蓋於該些介電插塞之側壁及該些閘極結構之側壁上，該抗蝕刻層覆蓋該些閘極結構的該上部；以及複數個接觸插塞，位於該些閘極結構之間的該基板之上。
  7. 如申請專利範圍第6項所述之自對準接觸結構，其中該抗蝕刻層包括氧化物、氮化物、氮氧化物、或上述之組合，其中該間隔物襯層包括氧化物、氮化物、氮氧化物、或上述之組合。
  8. 如申請專利範圍第6項所述之自對準接觸結構，更包括：一間隔物，位於該些介電插塞的側壁上；其中相鄰該些閘極結構上的該間隔物之間的距離為該些閘極結構間的距離之40%至200%。
  9. 如申請專利範圍第6項所述之自對準接觸結構，其中該些接觸插塞包括：一阻障層，順應性地(conformally)覆蓋於該些閘極結構之間，且與該基板直接接觸；以及一導電材料，位於該些閘極結構之間的該阻障層之上。
  10. 如申請專利範圍第6項所述之自對準接觸結構，其中該些閘極結構於一第一方向之節距(pitch)介於0.1μm至0.3μm之間，且該些接觸插塞於垂直於該第一方向的一第二方向的節距介於0.05μm至0.2μm之間。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121142B2 (en) 2019-12-31 2021-09-14 Winbond Electronics Corp. Memory structure and manufacturing method therefor

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
KR20220085117A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US20090108343A1 (en) * 2007-10-31 2009-04-30 Gennadiy Nemtsev Semiconductor component and method of manufacture
US20110291186A1 (en) * 2010-06-01 2011-12-01 Hamza Yilmaz Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US20140035141A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Self aligned borderless contact
WO2014209332A1 (en) * 2013-06-27 2014-12-31 Intel Corporation Tunneling field effect transistors (tfets) with undoped drain underlap wrap-around regions
US20160233298A1 (en) * 2013-12-19 2016-08-11 Intel Corporation Self-Aligned Gate Edge and Local Interconnect and Method to Fabricate Same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717812B1 (ko) 2005-02-28 2007-05-11 주식회사 하이닉스반도체 반도체 장치 제조 방법
US8164141B2 (en) * 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
US8754530B2 (en) * 2008-08-18 2014-06-17 International Business Machines Corporation Self-aligned borderless contacts for high density electronic and memory device integration
US7932143B1 (en) * 2009-10-22 2011-04-26 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods
US8133777B1 (en) 2011-02-15 2012-03-13 Winbond Electronics Corp. Method of fabricating memory
US8928048B2 (en) * 2013-01-17 2015-01-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting device
US8872244B1 (en) * 2013-04-18 2014-10-28 International Business Machines Corporation Contact structure employing a self-aligned gate cap
US9153498B2 (en) 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US20090108343A1 (en) * 2007-10-31 2009-04-30 Gennadiy Nemtsev Semiconductor component and method of manufacture
US20110291186A1 (en) * 2010-06-01 2011-12-01 Hamza Yilmaz Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US20140035141A1 (en) * 2012-07-31 2014-02-06 International Business Machines Corporation Self aligned borderless contact
WO2014209332A1 (en) * 2013-06-27 2014-12-31 Intel Corporation Tunneling field effect transistors (tfets) with undoped drain underlap wrap-around regions
US20160233298A1 (en) * 2013-12-19 2016-08-11 Intel Corporation Self-Aligned Gate Edge and Local Interconnect and Method to Fabricate Same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121142B2 (en) 2019-12-31 2021-09-14 Winbond Electronics Corp. Memory structure and manufacturing method therefor

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