CN1855447A - 闪存器件的制造方法 - Google Patents
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Abstract
本发明公开了一种非易失存储器件的制造方法。所述方法包括：在半导体衬底上方形成第一多晶硅膜；在第一多晶硅膜上方形成缓冲膜；在缓冲膜上方形成掩模膜；蚀刻掩模膜、缓冲膜和第一多晶硅膜来形成界定第一和第二浮置栅极的第一沟槽；在掩模膜上方形成层间膜，层间膜填充第一沟槽来形成垂直结构；各向异性蚀刻层间膜的垂直结构来形成第二和第三沟槽，第二沟槽设置于第一浮置栅极和蚀刻的垂直结构之间，第三沟槽设置于第二浮置栅极和蚀刻的垂直结构之间；在第一和第二浮置栅极以及垂直结构上方形成介质膜，介质膜覆盖第二和第三沟槽的侧壁；以及在介质膜上方形成控制栅极层，控制栅极层填充第一和第二沟槽。
Description
技术领域
本发明涉及一种闪存器件的制造方法。更具体而言，本发明涉及一种闪存器件的制造方法，在该闪存器件中可以防止两个相邻单元之间的干扰。
背景技术
随着闪存器件变得更小，单元之间的距离变窄，且单元之间的耦合电容增加。
耦合电容的增加意味着相邻单元之间的干扰增加。这意味着在编程和擦除特定的单元之后阈值电压根据相邻单元的操作而变化。
如此的干扰导致了阈值电压的分布的增加。它还产生了单元操作中的误差，比如编程扰动、传递扰动和读取扰动。
由于干扰引起的阈值电压的分布的增加使得难于制造多级单元(MLC)，与单级单元(SLC)相比多级单元需要小的阈值电压分布。
发明内容
本发明的实施例涉及一种闪存器件的制造方法，其中单元之间的干扰可以被减小。
本发明的另一实施例涉及一种闪存器件的制造方法，其中可以防止阈值电压的分布的增加。
本发明的又一实施例涉及一种闪存器件的制造方法，其中可以防止单元操作中的误差。
本发明的再一实施例涉及一种闪存器件的制造方法，其中可以有利于制造MLC。
根据本发明的实施例的闪存器件的制造方法包括的步骤为：在半导体衬底上方形成用于浮置栅极的多晶硅膜，该多晶硅膜具有条形式且在一个方向上排列，在其之间具有隧道氧化物膜；在整个表面上顺序形成缓冲膜和掩模膜；在垂直于所述一个方向的另一个方向构图掩模膜、缓冲膜和用于浮置栅极的多晶硅膜，由此形成具有岛形状的浮置栅极，且使得缓冲膜和掩模膜保留为在所述另一方向排列的条图案；在包括缓冲膜和掩模膜的条图案之间形成层间绝缘膜；剥离掩模膜来暴露层间绝缘膜的横向部分；凹入暴露的层间绝缘膜的横向部分且剥离缓冲膜；减小层间绝缘膜的凹槽且在层间绝缘膜和浮置栅极之间形成凹槽；以及在整个表面上形成层间介质膜和以自对准方式形成浮置栅极中的控制栅极和层间绝缘膜。
在一个实施例中，一种闪存器件的制造方法包括：在半导体衬底上方形成第一和第二多晶硅膜，第一和第二多晶硅膜具有条形式且在第一方向上排列；顺序形成缓冲膜和掩模膜；在第二方向上构图掩模膜、缓冲膜以及第一和第二多晶硅膜，由此形成具有岛形状的浮置栅极，且使得缓冲膜和掩模膜保留为在第二方向上排列的条图案；在缓冲膜和掩模膜上方形成层间绝缘膜，层间绝缘膜具有在包括缓冲膜和掩模膜的条图案之间延伸的垂直结构；去除掩模膜来暴露层间绝缘膜的垂直结构的上部；蚀刻暴露的层间绝缘膜的垂直结构的上部；各向异性蚀刻层间绝缘膜的垂直结构以形成隔离垂直结构和浮置栅极的沟槽，从而每个垂直结构与隔离垂直结构和相邻浮置栅极的第一和第二沟槽相关；在浮置栅极和垂直结构上方形成层间介质膜，层间介质膜延伸入沟槽并覆盖沟槽的侧壁；以及在层间介质膜上方形成控制栅极层，控制栅极层填充沟槽。
在另一实施例中，非易失存储器件的制造方法包括：在半导体衬底上方形成第一多晶硅膜；在第一多晶硅膜上方形成缓冲膜；在缓冲膜上方形成掩模膜；蚀刻掩模膜、缓冲膜和第一多晶硅膜来形成界定第一和第二浮置栅极的第一沟槽；在掩模膜上方形成层间膜，该层间膜填充第一沟槽来形成垂直结构；各向异性蚀刻层间膜的垂直结构来形成第二和第三沟槽，该第二沟槽设置于第一浮置栅极和蚀刻的垂直结构之间，该第三沟槽设置于第二浮置栅极和蚀刻的垂直结构之间；在第一和第二浮置栅极以及垂直结构上方形成介质膜，该介质膜覆盖第二和第三沟槽的侧壁；以及在介质膜上方形成控制栅极层，该控制栅极层填充第一和第二沟槽。
所述方法还包括去除掩模膜来暴露垂直结构的上部分，且蚀刻绝缘膜的垂直结构的上部分来减小上部分的宽度，从而垂直结构提供有第一和第二轮廓，其中第二和第三沟槽分别通过蚀刻第一和第二轮廓来形成。
附图说明
当结合附图时通过参考以下的详细描述，本发明变得更好地被理解，对本发明更完全的理解和存在的优点将更加显见，在附图中相似参考标记指示相同和相似的元件，其中：
图1A到1F是示出根据本发明实施例的闪存器件的制造方法的平面图；
图2A到2I是图1A到1F的Y-Y方向上的闪存器件的剖面图；以及
图3A到3C是图1A、1B和1F的X-X方向上的闪存器件的剖面图。
具体实施方式
在以下的详细描述中，简单地通过举例仅显示和描述了本发明的某些示范性实施例。如本领域的技术人员将认识的，所描述的实施例可以以各种不同的方式实现，所有的这些均不脱离本发明的精神或范围。因此，附图和描述将被认为本质上是说明性的而不是限定性的。相似的附图标记指示相似的元件。
图1A到1F是根据本发明的实施例的闪存器件的制造方法的剖面图。图2A到2I是图1A到1F的Y-Y方向上的闪存器件的剖面图。图3A到3C是图1A、1B和1F的X-X方向上的闪存器件的剖面图。
为了制造根据本发明的实施例的闪存器件，首先在半导体衬底10上形成隧道氧化物膜11、第一多晶硅膜12和硬掩模膜(未显示)，如图1A、2A和3A所示。通过光刻工艺来构图硬掩模膜，从而界定场区。使用构图的硬掩模膜作为蚀刻掩模来蚀刻第一多晶硅膜12、隧道氧化物膜11和半导体衬底10，由此形成沟槽。
其后，剥离硬掩模膜。这些沟槽分别用绝缘膜来填埋以形成隔离膜30，从而将半导体衬底10分为有源区和场区。
然后在整个表面上形成第二多晶硅膜13。使用光刻工艺来构图第一多晶硅膜12和第二多晶硅膜13，从而第二多晶硅膜13保留在与第一多晶硅膜12相邻的区域上。
因此，隔离膜30以条形式在Y方向排列，如图1A所示。多晶硅层或叠层14具有第一多晶硅膜12和第二多晶硅膜13，且形成于隔离膜30之间的有源区上。多晶硅层14随后被用于界定浮置栅极。多晶硅层14的边缘部分与隔离膜30的边界部分重叠。
如图1B、2B和3B所示，在整个表面上沉积500厚的氧化物膜，由此形成缓冲膜15。在缓冲膜15上形成掩模膜16。
掩模膜16是绝缘膜，比如氮化物膜或氧化氮化物膜，其相对于将在后形成的层间绝缘膜具有1或更高的蚀刻选择性。
如图1C和2C，通过光刻工艺来形成掩模膜16，从而它保留为在垂直于Y方向的X方向上的条形式。
然后使用构图的掩模膜16作为蚀刻掩模，蚀刻缓冲膜15和多晶硅层14，形成具有岛形状的浮置栅极14a。以X方向的条图案排列的缓冲膜15和掩模膜16形成于包括浮置栅极14a的半导体衬底10上。
然后使用掩模膜16作为掩模形成低浓度(或轻掺杂的)源极/漏极离子，由此在有源区的半导体衬底10中形成LDD结17。
在整个结构上沉积氧化物膜来形成层间绝缘膜18，如图1D和2D所示。整个表面经过化学机械抛光(CMP)，从而暴露掩模膜16。
去除掩模膜16来暴露层间绝缘膜18的上部，如图2E所示。此刻，由于掩模膜16和缓冲膜15之间的蚀刻选择性差别，以及掩模膜16和层间绝缘膜18之间的蚀刻选择性的差别，在衬底上方保留了缓冲膜15和层间绝缘膜18。
使用各向同性蚀刻工艺来蚀刻暴露的层间绝缘膜18的上部，如图2F所示。暴露的上部分在尺寸上减小且变得更薄。剥离缓冲膜15。
此刻，由于这些膜和浮置栅极14a之间的蚀刻选择性的差异，当去除缓冲膜15和层间绝缘膜18时，浮置栅极14a基本不受影响。
如图1E和2G所示，使用各向异性蚀刻工艺来蚀刻层间绝缘膜18，从而在浮置栅极14a和层间绝缘膜18之间形成凹槽。
如图2H所示，在半导体衬底10的整个表面上形成层间介质膜19。然后形成将被用于控制栅极的多晶硅膜20，从而完全覆盖浮置栅极14a和层间绝缘膜18。此刻，浮置栅极14a和层间绝缘膜18之间的凹槽完全被多晶硅膜20覆盖。
使用CMP抛光或去除多晶硅膜20，从而暴露了层间绝缘膜18。已经被抛光的多晶硅膜20变为控制栅极。多晶硅膜/控制栅极20包括在浮置栅极14a和层间绝缘膜18之间自对准的部分。
通过层间绝缘膜18将控制栅极20彼此分离。每个控制栅极20具有在X方向排列的多个条图案。另外，控制栅极20完全(或基本)围绕浮置栅极14a的顶表面和横向部分。
其后，虽然在图中未显示，可以在控制栅极20上进行使用难熔金属的硅化工艺来减小控制栅极20的电阻，所述难熔金属比如钨(W)、钴(Co)或钛(Ti).
如图1F、2I和3C所示，去除层间绝缘膜18。
已经在以上描述了本实施例可以应用于自对准的浅沟槽隔离(STI)工艺。然而，可以理解该实施例可以应用于其它类型的工艺，比如常规的STI工艺和自对准的浮置栅极(SA-FG)工艺。
如上所述，本发明具有以下的优点。
首先，因为控制栅极完全围绕浮置栅极的横向部分，所以可以基本防止来自相邻的浮置栅极或控制栅极的干扰。因此，可以防止阈值电压的分布的增加，且可以因此改善单元的操作的稳定性。
第二，因为可以防止阈值电压的分布的增加，所以可以有利于需要小的阈值电压分布的MLC的制造。
第三，因为控制栅极完全围绕浮置栅极的横向部分，所以增加了浮置栅极和控制栅极之间的重叠部分。因此，可以提高耦合率。
虽然本发明结合目前认为的实际示范性实施例得到了说明，但是可以理解本发明不限于所公开的实施例，相反旨在覆盖包括在权利要求的精神和范围内的各种修改和等同方案。
Claims (17)
1、一种闪存器件的制造方法，所述方法包括：
(a)在半导体衬底上方形成第一和第二多晶硅膜，所述第一多晶硅膜和第二多晶硅膜具有条形式且在第一方向上排列；
(b)顺序形成缓冲膜和掩模膜；
(c)在第二方向上构图所述掩模膜、缓冲膜以及第一多晶硅膜和第二多晶硅膜，由此形成具有岛形状的浮置栅极，且使得所述缓冲膜和掩模膜保留为在第二方向上排列的条图案；
(d)在所述缓冲膜和掩模膜上方形成层间绝缘膜，所述层间绝缘膜具有在包括所述缓冲膜和掩模膜的条图案之间延伸的垂直结构；
(e)去除所述掩模膜来暴露所述层间绝缘膜的垂直结构的上部；
(f)蚀刻所述暴露的层间绝缘膜的垂直结构的上部；
(g)各向异性蚀刻所述层间绝缘膜的垂直结构，以形成将所述垂直结构从所述浮置栅极隔离的沟槽，从而每个垂直结构与将所述垂直结构从相邻的浮置栅极隔离的第一沟槽和第二沟槽相关；
(h)在所述浮置栅极和垂直结构上方形成层间介质膜，所述层间介质膜延伸入所述沟槽并覆盖沟槽的侧壁；以及
(i)在所述层间介质膜上方形成控制栅极层，所述控制栅极层填充所述沟槽。
2、根据权利要求1所述的方法，还包括在已经形成所述控制栅极之后，去除所述垂直结构来界定从彼此分开的多个控制栅极。
3、根据权利要求1所述的方法，其中所述缓冲膜使用氧化膜沉积为30到500的厚度
4、根据权利要求1所述的方法，其中使用相对于所述缓冲膜具有1或更大的蚀刻选择性的绝缘膜来形成所述掩模膜。
5、根据权利要求4所述的方法，其中使用氮化物膜或者氧氮化物膜来形成所述掩模膜。
6、根据权利要求1所述的方法，还包括在已经形成所述控制栅极层之后硅化所述控制栅极层。
7、根据权利要求1所述的方法，还包括在进行所述步骤(d)之前在所述步骤(c)之后，使用所述掩模膜作为掩模，通过将离子注入所述衬底，在所述半导体衬底中形成LDD结。
8、根据权利要求1所述的方法，其中所述步骤(d)包括：
形成所述层间绝缘膜；以及
在所述层间绝缘膜上进行CMP，从而暴露所述掩模膜。
9、根据权利要求1所述的方法，其中所述步骤(h)包括：
形成所述层间介质层；
在所述层间介质层上形成至少一层多晶硅膜；以及
在所述多晶硅膜上进行CMP，从而暴露所述层间绝缘膜。
10、根据权利要求1所述的方法，其中所述缓冲膜和层间绝缘膜使用氧化物膜形成。
11、根据权利要求1所述的方法，其中在所述步骤(f)中，当使用各向同性蚀刻工艺来蚀刻所述层间绝缘膜的上部时，去除所述缓冲膜。
12、根据权利要求1所述的方法，其中在所述步骤(g)中，所述沟槽暴露形成于所述衬底上的隧穿氧化物膜。
13、一种非易失存储器件的制造方法，所述方法包括：
在半导体衬底上方形成第一多晶硅膜；
在所述第一多晶硅膜上方形成缓冲膜；
在所述缓冲膜上方形成掩模膜；
蚀刻所述掩模膜、缓冲膜和第一多晶硅膜来形成界定第一浮置栅极和第二浮置栅极的第一沟槽；
在所述掩模膜上方形成层间膜，所述层间膜填充所述第一沟槽来形成垂直结构；
各向异性蚀刻所述层间膜的垂直结构来形成第二沟槽和第三沟槽，所述第二沟槽设置于所述第一浮置栅极和所述被蚀刻的垂直结构之间，所述第三沟槽设置于所述第二浮置栅极和所述被蚀刻的垂直结构之间；
在所述第一浮置栅极和第二浮置栅极以及所述垂直结构上方形成介质膜，所述介质膜覆盖所述第二沟槽和第三沟槽的侧壁；以及
在所述介质膜上方形成控制栅极层，所述控制栅极层填充所述第一沟槽和第二沟槽。
14、根据权利要求13所述的方法，还包括在已经形成所述控制栅极之后去除所述垂直结构来界定从彼此分开的多个控制栅极。
15、根据权利要求14所述的方法，其中所述第一控制栅极基本覆盖所述第一浮置栅极的侧壁，以及所述第二控制栅极基本覆盖所述第二浮置栅极的侧壁。
16、根据权利要求13所述的方法，还包括：
去除所述掩模膜来暴露所述垂直结构的上部分；以及
蚀刻所述暴露的绝缘膜的垂直结构的上部分来减小所述上部分的宽度，从而所述垂直结构提供有第一轮廓和第二轮廓，
其中所述第二构成和第三沟槽分别通过蚀刻所述第一轮廓和第二轮廓来形成。
17、根据权利要求13所述的方法，还包括：在所述第一多晶硅膜上方形成第二多晶硅膜，从而所述第一浮置栅极和第二浮置栅极包括所述第一多晶硅膜和第二多晶硅膜。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103853874A (zh) * | 2012-12-06 | 2014-06-11 | 台湾积体电路制造股份有限公司 | 形成具有不同阈值电压的单元的布局的方法、实现系统和形成的布局 |
| CN104124247B (zh) * | 2013-04-24 | 2018-06-12 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7376014B2 (en) * | 2006-08-18 | 2008-05-20 | Mammen Thomas | Highly reliable NAND flash memory using five side enclosed floating gate storage elements |
| US9082654B2 (en) | 2013-05-30 | 2015-07-14 | Rohm Co., Ltd. | Method of manufacturing non-volatile memory cell with simplified step of forming floating gate |
| US9228609B2 (en) | 2013-08-16 | 2016-01-05 | Caterpillar Inc. | Laser cladding fabrication method |
| CN105575908B (zh) * | 2014-10-15 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105762114B (zh) * | 2014-12-18 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| JP2017224857A (ja) * | 2017-09-13 | 2017-12-21 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7148332B2 (ja) * | 2018-09-07 | 2022-10-05 | 積水化学工業株式会社 | 液晶表示素子用シール剤、上下導通材料、及び、液晶表示素子 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JP2889061B2 (ja) | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
| KR100278647B1 (ko) * | 1996-10-05 | 2001-02-01 | 윤종용 | 불휘발성 메모리소자 및 그 제조방법 |
| JP3735426B2 (ja) | 1996-12-11 | 2006-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR19980048384A (ko) | 1996-12-17 | 1998-09-15 | 김광호 | 비휘발성 메모리장치의 제조방법 |
| DE19721843C1 (de) * | 1997-05-26 | 1999-02-11 | Bosch Gmbh Robert | Interferometrische Meßvorrichtung |
| KR100317491B1 (ko) | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| KR100356821B1 (ko) | 2000-02-28 | 2002-10-18 | 주식회사 하이닉스반도체 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| JP2002057228A (ja) | 2000-08-10 | 2002-02-22 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
| KR100376863B1 (ko) | 2000-08-17 | 2003-03-19 | 주식회사 하이닉스반도체 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| US6548353B2 (en) | 2001-08-24 | 2003-04-15 | Vanguard International Semiconductor Corporation | Method of making nonvolatile memory device having reduced capacitance between floating gate and substrate |
| JP2004327701A (ja) * | 2003-04-24 | 2004-11-18 | Renesas Technology Corp | 不揮発性半導体記憶装置の製造方法 |
| JP3964828B2 (ja) * | 2003-05-26 | 2007-08-22 | 株式会社東芝 | 半導体装置 |
-
2005
- 2005-04-28 KR KR1020050035699A patent/KR100694973B1/ko not_active IP Right Cessation
-
2006
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- 2006-04-28 CN CNB2006100801113A patent/CN100411151C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103853874A (zh) * | 2012-12-06 | 2014-06-11 | 台湾积体电路制造股份有限公司 | 形成具有不同阈值电压的单元的布局的方法、实现系统和形成的布局 |
| CN104124247B (zh) * | 2013-04-24 | 2018-06-12 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
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