JPH05343698A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05343698A JPH05343698A JP14952692A JP14952692A JPH05343698A JP H05343698 A JPH05343698 A JP H05343698A JP 14952692 A JP14952692 A JP 14952692A JP 14952692 A JP14952692 A JP 14952692A JP H05343698 A JPH05343698 A JP H05343698A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの特性の制御しきい値電
圧が変化する半導体装置の製造方法において、フローテ
ィングゲート上の絶縁膜を薄く形成し、且つ周辺回路の
トランジスタのゲート絶縁膜を形成する。 【構成】 半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記フィールド絶縁膜及び前記第１絶縁膜上に導体層を
形成する工程、前記導体層上に第１シリコン膜を形成す
る工程、前記ＭＯＳトランジスタを形成する領域以外の
前記第１シリコン膜及び前記導体層を除去する工程、前
記第１シリコン膜及び前記半導体基板上に第２絶縁膜を
形成する工程、前記第２絶縁膜上に第２シリコン膜を形
成する工程、からなることを特徴とする。 【効果】 書き込み効率の良い半導体記憶素子を製造す
ることが可能となる。
圧が変化する半導体装置の製造方法において、フローテ
ィングゲート上の絶縁膜を薄く形成し、且つ周辺回路の
トランジスタのゲート絶縁膜を形成する。 【構成】 半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記フィールド絶縁膜及び前記第１絶縁膜上に導体層を
形成する工程、前記導体層上に第１シリコン膜を形成す
る工程、前記ＭＯＳトランジスタを形成する領域以外の
前記第１シリコン膜及び前記導体層を除去する工程、前
記第１シリコン膜及び前記半導体基板上に第２絶縁膜を
形成する工程、前記第２絶縁膜上に第２シリコン膜を形
成する工程、からなることを特徴とする。 【効果】 書き込み効率の良い半導体記憶素子を製造す
ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶素子及びその駆動素子の製造方法に関する。
に記憶素子及びその駆動素子の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、図
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
２（ａ）〜図２（ｅ）にある様であった。この工程を順
に追って説明していく。
【０００３】まず、図２（ａ）の如く半導体基板２０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度４０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜２０２を形成する。前記フィー
ルド絶縁膜２０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板２０１上に第１絶縁膜２０３を形成する。たとえ
ば、１０００度の酸素濃度４０％の乾燥雰囲気中で酸化
する。前記第１絶縁膜２０３はＥＰＲＯＭの場合は３０
ｎｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐら
いが適当であろう。この前記第１絶縁膜２０３を半導体
記憶素子のゲート絶縁膜として用いる。
【０００４】次に、図２（ｂ）の如く、前記フィールド
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ために、たとえば５族の元素（たとえば燐元素や砒素な
ど導電性不純物）をイオン打ち込み法を用いて、１×１
０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
そしてフォト及びエッチング法により前記第１絶縁膜２
０３及び前記第１多結晶シリコン膜２０４及び前記第１
絶縁膜２０３の不要な部分を取り除く。
絶縁膜２０２及び前記第１絶縁膜２０３上にＣＶＤ法に
より第１多結晶シリコン膜２０４を２００ｎｍ程度形成
する。通常モノシランガスを６２０度前後で熱分解さ
せ、前記第１多結晶シリコン２０４を堆積させる。そし
てこの前記第１多結晶シリコン膜２０４を低抵抗化する
ために、たとえば５族の元素（たとえば燐元素や砒素な
ど導電性不純物）をイオン打ち込み法を用いて、１×１
０15から１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
そしてフォト及びエッチング法により前記第１絶縁膜２
０３及び前記第１多結晶シリコン膜２０４及び前記第１
絶縁膜２０３の不要な部分を取り除く。
【０００５】次に図２（ｃ）の如く、熱酸化法により前
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中で
酸化する。
記第１多結晶シリコン２０４上に第２絶縁膜２０５、前
記半導体基板上に第３絶縁膜２０６を形成する。例え
ば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中で
酸化する。
【０００６】次に図２（ｄ）の如く、第２多結晶シリコ
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜２０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
ン膜２０７を前記フィールド絶縁膜２０２及び前記第２
絶縁膜２０５及び 前記第３絶縁膜２０６上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
２多結晶シリコン膜２０７に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
【０００７】次に図２（ｅ）の如く、フォト及びエッチ
ング法により、前記第１絶縁膜２０４上の前記第２多結
晶シリコン２１０の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０７及び前記第３絶縁膜２０９及び前記第２多結晶シリ
コン２１０の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。
ング法により、前記第１絶縁膜２０４上の前記第２多結
晶シリコン２１０の不要な部分を除去する。これが周辺
回路のトランジスタのゲート電極になる。そして、フォ
ト及びエッチング法により、前記第１多結晶シリコン２
０７及び前記第３絶縁膜２０９及び前記第２多結晶シリ
コン２１０の不要な部分を除去する。これが半導体記憶
素子のゲート電極になる。
【０００８】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース２０
８及びドレイン２０９、前記周辺回路のトランジスタの
ゲート電極のソース２１０及びドレイン２１１を形成す
る。
【０００９】以上の工程が従来技術の半導体装置の製造
方法である。
方法である。
【００１０】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて同時に形成する際、前記半導体
基板２０１に比べ、導体層である前記第１多結晶シリコ
ン２０５の方が、不純物濃度が高いため酸化速度が速
く、前記第２絶縁膜２０５の膜厚が前記第３絶縁膜２０
６に比べ２倍ほど厚くなってしまう。その為たとえば２
０ｎｍ程度の前記第３絶縁膜２０６を形成した場合、４
０ｎｍ程度の前記第２絶縁膜２０５が形成されてしま
い、前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。前記第２絶縁膜は前記半導
体記憶素子の書き込み特性を良くするためにできるだけ
薄く形成したいが、前記第３絶縁膜２０６は周辺回路の
トランジスタのゲート絶縁膜として用いるので、薄くす
ることはできない。
技術では、前記第２絶縁膜２０５及び前記第３絶縁膜２
０６を熱酸化法を用いて同時に形成する際、前記半導体
基板２０１に比べ、導体層である前記第１多結晶シリコ
ン２０５の方が、不純物濃度が高いため酸化速度が速
く、前記第２絶縁膜２０５の膜厚が前記第３絶縁膜２０
６に比べ２倍ほど厚くなってしまう。その為たとえば２
０ｎｍ程度の前記第３絶縁膜２０６を形成した場合、４
０ｎｍ程度の前記第２絶縁膜２０５が形成されてしま
い、前記半導体記憶素子の書き込み効率が悪くなってし
まうという問題点が生じる。前記第２絶縁膜は前記半導
体記憶素子の書き込み特性を良くするためにできるだけ
薄く形成したいが、前記第３絶縁膜２０６は周辺回路の
トランジスタのゲート絶縁膜として用いるので、薄くす
ることはできない。
【００１１】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ同時に周辺回路のトラン
ジスタのゲート絶縁膜も形成するところにある。
ものでその目的とするところは、フローティングゲート
上の絶縁膜を薄く形成し、且つ同時に周辺回路のトラン
ジスタのゲート絶縁膜も形成するところにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記フィールド絶縁膜及び前記第１絶縁膜上に導体層を
形成する工程、前記導体層上に第１シリコン膜を形成す
る工程、前記ＭＯＳトランジスタを形成する領域以外の
前記第１シリコン膜及び前記導体層を除去する工程、前
記第１シリコン膜及び前記半導体基板上に第２絶縁膜を
形成する工程、前記第２絶縁膜上に第２シリコン膜を形
成する工程、からなることを特徴とする。
造方法は、フローティングゲートとコントロールゲート
とを有するＭＯＳ型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記ＭＯＳトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第１絶縁膜を形成する工程、
前記フィールド絶縁膜及び前記第１絶縁膜上に導体層を
形成する工程、前記導体層上に第１シリコン膜を形成す
る工程、前記ＭＯＳトランジスタを形成する領域以外の
前記第１シリコン膜及び前記導体層を除去する工程、前
記第１シリコン膜及び前記半導体基板上に第２絶縁膜を
形成する工程、前記第２絶縁膜上に第２シリコン膜を形
成する工程、からなることを特徴とする。
【００１３】
【実施例】図１（ａ）から図１（ｆ）は、本発明の１実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｅ）に従
い、順に説明していく。
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図１（ａ）から図１（ｅ）に従
い、順に説明していく。
【００１４】まず図１（ａ）の如く、半導体基板１０１
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００度の酸素濃度４０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜１０２を形成する。前記フィー
ルド絶縁膜１０２は６００ｎｍから８００ｎｍ程度形成
する。前記窒化膜を除去し熱酸化法により前記半導体基
板１０１上に第１絶縁膜１０３を形成する。たとえば、
１０００度の酸素濃度４０％の乾燥雰囲気中で酸化す
る。前記第１絶縁膜１０３はＥＰＲＯＭの場合は３０ｎ
ｍから５０ｎｍ、ＥＥＰＲＯＭの場合は１０ｎｍぐらい
が適当であろう。この前記第１絶縁膜１０３を半導体記
憶素子のゲート絶縁膜として用いる。
【００１５】次に図１（ｂ）の如く、前記フィールド絶
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を１５０ｎｍ程度形成す
る。通常モノシランガスを６２０度前後で熱分解させ、
前記第１多結晶シリコン１０４を堆積させる。次に、前
記第１多結晶シリコン膜１０４を低抵抗化するために例
えば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法１０８を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
縁膜１０２及び前記第１絶縁膜１０３上にＣＶＤ法によ
り第１多結晶シリコン膜１０４を１５０ｎｍ程度形成す
る。通常モノシランガスを６２０度前後で熱分解させ、
前記第１多結晶シリコン１０４を堆積させる。次に、前
記第１多結晶シリコン膜１０４を低抵抗化するために例
えば５族の元素（たとえば燐元素や砒素など導電性不純
物）をイオン打ち込み法１０８を用いて、１×１０15か
ら１×１０16ａｔｏｍｓ・ｃｍ-2程度注入する。
【００１６】そして、前記第１多結晶シリコン１０４上
に第２多結晶シリコン１０５を５０ｎｍ程度形成する。
通常モノシランガスを６２０度前後で熱分解させ、前記
第２多結晶シリコン１０５を堆積させる。
に第２多結晶シリコン１０５を５０ｎｍ程度形成する。
通常モノシランガスを６２０度前後で熱分解させ、前記
第２多結晶シリコン１０５を堆積させる。
【００１７】次に、図１（ｃ）の如く,フォト及びエッ
チング法により前記第１多結晶シリコン膜１０４及び前
記第２多結晶シリコン膜１０５及び前記第１絶縁膜１０
３の不要な部分を取り除く。
チング法により前記第１多結晶シリコン膜１０４及び前
記第２多結晶シリコン膜１０５及び前記第１絶縁膜１０
３の不要な部分を取り除く。
【００１８】次に図１（ｄ）の如く、熱酸化法により前
記第２多結晶シリコン膜１０５上に第２絶縁膜１０６、
前記半導体基板上に第３絶縁膜１０７を形成する。たと
えば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中
で酸化する。
記第２多結晶シリコン膜１０５上に第２絶縁膜１０６、
前記半導体基板上に第３絶縁膜１０７を形成する。たと
えば、１０００℃の酸素濃度４０％程度の乾燥雰囲気中
で酸化する。
【００１９】次に図１（ｅ）の如く、第３多結晶シリコ
ン膜１０８を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０６及び 前記第３絶縁膜１０７上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
３多結晶シリコン膜１０８に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
ン膜１０８を前記フィールド絶縁膜１０２及び前記第２
絶縁膜１０６及び 前記第３絶縁膜１０７上にＣＶＤ法
により３００ｎｍ程度形成する。そして導体化する為に
イオン注入法を用い燐もしくは砒素等の不純物を前記第
３多結晶シリコン膜１０８に注入する。たとえば５族の
元素（たとえば燐元素や砒素など導電性不純物）をイオ
ン打ち込み法を用いて、１×１０15から１×１０16ａｔ
ｏｍｓ・ｃｍ-2程度注入する。
【００２０】次に図１（ｆ）の如く、フォト及びエッチ
ング法により、前記第３多結晶シリコン１０８の不要な
部分を除去する。これが周辺回路のトランジスタのゲー
ト電極になる。そして、フォト及びエッチング法によ
り、前記第１多結晶シリコン１０４及び前記第２多結晶
シリコン膜１０５及び前記第２絶縁膜１０５及び前記第
２多結晶シリコン１０７の不要な部分を除去する。これ
が半導体記憶素子のゲート電極になる。
ング法により、前記第３多結晶シリコン１０８の不要な
部分を除去する。これが周辺回路のトランジスタのゲー
ト電極になる。そして、フォト及びエッチング法によ
り、前記第１多結晶シリコン１０４及び前記第２多結晶
シリコン膜１０５及び前記第２絶縁膜１０５及び前記第
２多結晶シリコン１０７の不要な部分を除去する。これ
が半導体記憶素子のゲート電極になる。
【００２１】最後にイオン打ち込み法により、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
などの不純物を注入し前記半導体記憶素子のソース１１
０及びドレイン１１１、前記周辺回路のトランジスタの
ゲート電極のソース１１２及びドレイン１１３を形成す
る。
【００２２】以上の製造工程が本発明の一実施例の半導
体装置の製造方法である。
体装置の製造方法である。
【００２３】この様に、前記第１多結晶シリコン１０４
上の前記第２多結晶シリコン１０５を形成してから酸化
すると、不純物濃度が高い前記第１多結晶シリコン１０
４を酸化するよりも酸化速度が遅い。したがって前記第
２絶縁膜１０６及び 前記第３絶縁膜１０７を同時に形
成した場合でも、前記第２絶縁膜１０６は厚くならず、
前記半導体記憶素子の書き込み効率が悪くなってしまう
ということがない。前記第２絶縁膜１０６は前記半導体
記憶素子の書き込み効率を良くするためにできるだけ薄
く形成したいということが、前記第３絶縁膜２０６は周
辺回路のトランジスタのゲート絶縁膜として用いても可
能となる。
上の前記第２多結晶シリコン１０５を形成してから酸化
すると、不純物濃度が高い前記第１多結晶シリコン１０
４を酸化するよりも酸化速度が遅い。したがって前記第
２絶縁膜１０６及び 前記第３絶縁膜１０７を同時に形
成した場合でも、前記第２絶縁膜１０６は厚くならず、
前記半導体記憶素子の書き込み効率が悪くなってしまう
ということがない。前記第２絶縁膜１０６は前記半導体
記憶素子の書き込み効率を良くするためにできるだけ薄
く形成したいということが、前記第３絶縁膜２０６は周
辺回路のトランジスタのゲート絶縁膜として用いても可
能となる。
【００２４】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば本発明の製造方法は、前記第２絶縁膜１
０６にＯＮＯ膜（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）もしくは
ＮＯ膜（ＳｉＮ／Ｓｉ０2）を用いた場合でも有効であ
る。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。例え
ば前記導体層は金属膜でも同様の効果を得ることができ
る。また例えば本発明の製造方法は、前記第２絶縁膜１
０６にＯＮＯ膜（Ｓｉ０2／ＳｉＮ／Ｓｉ０2）もしくは
ＮＯ膜（ＳｉＮ／Ｓｉ０2）を用いた場合でも有効であ
る。
【００２５】
【発明の効果】本発明によれば、導体層の上にシリコン
膜を形成させその上に絶縁膜を形成することにより、そ
の絶縁膜の酸化速度を遅くすることができる。従って周
辺回路のトランジスタのゲート絶縁膜をかねて形成して
も、その絶縁膜を薄く形成することができる。しいては
書き込み効率の良い半導体記憶素子を製造することが可
能となる。
膜を形成させその上に絶縁膜を形成することにより、そ
の絶縁膜の酸化速度を遅くすることができる。従って周
辺回路のトランジスタのゲート絶縁膜をかねて形成して
も、その絶縁膜を薄く形成することができる。しいては
書き込み効率の良い半導体記憶素子を製造することが可
能となる。
【図１】 本発明の半導体装置の製造方法の一実施例を
工程順に説明するための主要断面図である。
工程順に説明するための主要断面図である。
【図２】 従来の半導体装置の製造方法を工程順に説明
するための主要断面図である。
するための主要断面図である。
１０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 第１絶縁膜 １０４ 第１多結晶シリコン膜 １０５ 第２多結晶シリコン膜 １０６ 第２絶縁膜 １０７ 第３絶縁膜 １０８ 第３多結晶シリコン膜 １０９ 半導体記憶装置のソース １１０ 半導体記憶装置のドレイン １１１ 周辺回路トランジスタのソース １１２ 周辺回路トランジスタのドレイン ２０１ 半導体基板 ２０２ フィールド絶縁膜 ２０３ 第１絶縁膜ン窒化膜 ２０４ 第１多結晶シリコン膜 ２０５ 第２絶縁膜ン窒化膜 ２０６ 第３絶縁膜 ２０７ 第２多結晶シリコン膜 ２０８ 半導体記憶装置のソース ２０９ 半導体記憶装置のドレイン ２１０ 周辺回路トランジスタのソース ２１１ 周辺回路トランジスタのドレイン
Claims (3)
- 【請求項１】 フローティングゲートとコントロールゲ
ートとを有するＭＯＳ型トランジスタ構造をなし、前記
フローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記ＭＯＳトランジスタ
の特性の制御しきい値電圧が変化する半導体装置の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、前記半導体基板上に第１絶縁膜を形成する工
程、前記フィールド絶縁膜及び前記第１絶縁膜上に導体
層を形成する工程、前記導体層上に第１シリコン膜を形
成する工程、前記ＭＯＳトランジスタを形成する領域以
外の前記第１シリコン膜及び前記導体層を除去する工
程、前記第１シリコン膜及び前記半導体基板上に第２絶
縁膜を形成する工程、前記第２絶縁膜上に第２シリコン
膜を形成する工程、からなることを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記導体層はシリコン膜を形成する工
程、砒素やボロンやリンなどの導電性不純物を注入する
工程からなることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記第２絶縁膜は、前記第１シリコン膜
及び前記半導体基板を熱酸化する工程からなることを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952692A JPH05343698A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14952692A JPH05343698A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343698A true JPH05343698A (ja) | 1993-12-24 |
Family
ID=15477067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14952692A Pending JPH05343698A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482765B1 (ko) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
-
1992
- 1992-06-09 JP JP14952692A patent/JPH05343698A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482765B1 (ko) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
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