JP3222705B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの電気的な書き
換えができ、かつ、データを半永久的に保持できる不揮
発性半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、浮遊ゲート電極と制御ゲート電極
を有する二重ゲート構造のＭＯＳトランジスタを用いた
不揮発性半導体記憶装置が良く知られている。そこで、
従来の不揮発性半導体記憶装置について、図２４〜図３
３を参照しながら説明する。

【０００３】図２４及び図２５は、従来の不揮発性半導
体記憶装置の第１構造を示している。この不揮発性半導
体記憶装置は、最も広く使用されているタイプである。
図２４は、不揮発性半導体記憶装置のメモリセルを示す
平面図、図２５は、図２４のＸＸＶーＸＸＶ線に沿う断
面図である。

【０００４】このメモリセルは、互いに直列接続された
データ記憶用ＭＯＳトランジスタＭＴと選択用ＭＯＳト
ランジスタＳＴにより構成されている。選択用ＭＯＳト
ランジスタＳＴのソース領域及びデータ記憶用ＭＯＳト
ランジスタＭＴのドレイン領域は、Ｐ型半導体基板１０
の表面領域のＮ型領域１２，１３により構成されてい
る。

【０００５】Ｎ型領域１３上の一部には、１０ｎｍ程度
の極く薄いシリコン酸化膜１７が形成されている。浮遊
ゲート電極１９及び制御ゲート電極２０は、データ記憶
用ＭＯＳトランジスタＭＴのチャネル領域２２上及びシ
リコン酸化膜１７上に形成されている。浮遊ゲート電極
１９及び制御ゲート電極２０は、例えば多結晶シリコン
から構成される。

【０００６】浮遊ゲート電極１９直下のシリコン酸化膜
１７が形成されていない部分及び選択用ＭＯＳトランジ
スタＳＴのゲート電極１８直下には、シリコン酸化膜１
７の膜厚の数倍程度の膜厚（数１０ｎｍ）を有するシリ
コン酸化膜２３，１６が形成されている。

【０００７】Ｎ型領域１１，１２´は、選択用ＭＯＳト
ランジスタＳＴのドレイン領域となり、Ｎ型領域１４，
１５は、データ記憶用ＭＯＳトランジスタＭＴのソース
領域となる。

【０００８】このような構成のメモリセルにおいて、デ
ータの消去は、データ記憶用ＭＯＳトランジスタＭＴの
制御ゲート電極２０に高電位を与えることにより行う。
即ち、制御ゲート電極２０に高電位を与えると、ファウ
ラ・ノルドハイムのトンネル効果により、電子がＮ型領
域（ドレイン領域）１３からシリコン酸化膜１７を通過
して浮遊ゲート電極１９へ移動する。

【０００９】また、データの書き込みは、選択用ＭＯＳ
トランジスタＳＴのＮ型領域（ドレイン領域）１１及び
ゲート電極１８に高電位を与え、かつ、データ記憶用Ｍ
ＯＳトランジスタＭＴの制御ゲート電極２０に０Ｖを与
えることにより行う。その結果、データ記憶用ＭＯＳト
ランジスタＭＴのＮ型領域（ドレイン領域）１２，１３
が高電位になるため、トンネル効果により、電子が浮遊
ゲート電極１９からシリコン酸化膜１７を通過してドレ
イン領域へ移動する。

【００１０】次に、上記メモリセルのソース領域及びド
レイン領域について検討する。データ記憶用ＭＯＳトラ
ンジスタＭＴのＮ型領域（ドレイン領域）１３は、浮遊
ゲート電極１９を形成する前に、浮遊ゲート電極１９の
直下に形成される。一方、データ記憶用ＭＯＳトランジ
スタＭＴのＮ型領域（ソース領域）１５は、浮遊ゲート
電極１９及び制御ゲート電極２０をマスクとしてＮ型不
純物を基板１０へ注入することにより自己整合的に形成
される。

【００１１】しかし、ソース領域がＮ型領域１５のみで
あると、データ記憶用ＭＯＳトランジスタＭＴのチャネ
ル長は、Ｎ型領域１３とＮ型領域１５との距離となる。
従って、データ記憶用ＭＯＳトランジスタＭＴのチャネ
ル長は、Ｎ型領域１３を形成するのためのマスクと、Ｎ
型領域１５を形成する時のマスクとなる多結晶シリコン
を形成するためのマスクとの合わせずれにより変化す
る。

【００１２】従って、データ記憶用ＭＯＳトランジスタ
ＭＴのチャネル長が変化すると、メモリセルの特性も変
化するため、ソース領域のみを自己整合的に形成する方
法は好ましくない。

【００１３】そこで、通常、浮遊ゲート電極１９を形成
する前に、図２４の一点鎖線で囲まれた領域ＤにＮ型不
純物を注入して、Ｎ型領域１３とＮ型領域１４を同時に
形成する方法が採用される。

【００１４】この方法によれば、データ記憶用ＭＯＳト
ランジスタＭＴのチャネル長は、Ｎ型領域１３とＮ型領
域１４との距離となる。また、Ｎ型領域１３，１４は、
同一マスクで形成されるため、データ記憶用ＭＯＳトラ
ンジスタＭＴのチャネル長は、常に一定である。従っ
て、マスクの合わせずれによるデータ記憶用ＭＯＳトラ
ンジスタＭＴのチャネル長のバラツキはなくなる。

【００１５】しかし、この場合、Ｎ型領域１４を確実に
浮遊ゲート電極１９の直下に形成するため、浮遊ゲート
電極１９を形成するのためのマスクの合わせずれ分と、
Ｎ型領域１３，１４を形成するのためのマスクの合わせ
ずれ分だけ、データ記憶用ＭＯＳトランジスタＭＴのチ
ャネル長方向に浮遊ゲート電極１９を長くしなければな
らない欠点がある。

【００１６】次に、Ｎ型領域１３と浮遊ゲート電極１９
の間の１０ｎｍ程度の薄いシリコン酸化膜１７について
検討する。シリコン酸化膜１７は、図２４に示す領域Ｆ
に開口を有するマスクを用いて膜厚が数１０ｎｍの厚い
シリコン酸化膜１６，２３を除去した後、熱酸化を行う
ことにより形成される。

【００１７】しかし、この薄いシリコン酸化膜１７は、
Ｎ型領域１３上、かつ、浮遊ゲート電極１９の直下に形
成しなければならない。従って、浮遊ゲート電極１９を
形成するためのマスクと領域Ｆに開口を形成するための
マスクとの合わせずれ分、及び、領域Ｆに開口を形成す
るためのマスクとＮ型領域１３を形成するのためのマス
クとの合わせずれ分だけ、浮遊ゲート電極１９をチャネ
ル方向に長くしなければならない欠点がある。

【００１８】以上をまとめると、メモリセルのデータ記
憶用ＭＯＳトランジスタＭＴのチャネル長方向の最小の
大きさは、図２６に示すような値に決定される。即ち、
データ記憶用ＭＯＳトランジスタＭＴのチャネル長方向
の最小の大きさは、 ・ 浮遊ゲート電極１９及び制御ゲート電極２０を形成
するためのマスクと、シリコン酸化膜１７を形成する領
域Ｆに開口を形成するためのマスクとの合わせずれ分
（ａで示す）、 ・ シリコン酸化膜１７を形成する領域Ｆの長さ（ｂで
示す）、 ・ シリコン酸化膜１７を形成する領域Ｆに開口を形成
するためのマスクと、Ｎ型領域１３を形成するためのマ
スクとの合わせずれ分（ｃで示す）、 ・ データ記憶用ＭＯＳトランジスタＭＴのチャネル長
（ｄで示す）、 ・ Ｎ型領域１４を形成するためのマスクと、浮遊ゲー
ト１９及び制御ゲート２０を形成するためのマスクとの
合わせずれ分（ｅで示す） の和で決定される。

【００１９】このように、図２４及び図２５に示される
構造のメモリセルは、自己整合的な構造を有する通常の
ＭＯＳトランジスタと比較し、多くの合わせずれを考慮
する必要があり、メモリセルが大きくなる欠点がある。

【００２０】次に、データ記憶用ＭＯＳトランジスタＭ
Ｔのゲート酸化膜の厚さについて検討する。選択用ＭＯ
ＳトランジスタＳＴのゲート酸化膜は、書き込み動作又
は消去動作時の高電圧に耐えるため、通常の電源電圧
（例えば５Ｖ）のみが与えられるＭＯＳトランジスタの
ゲート酸化膜の厚さの数倍の厚さを有している。

【００２１】データ記憶用ＭＯＳトランジスタＭＴのゲ
ート酸化膜は、選択用ＭＯＳトランジスタＳＴのゲート
酸化膜と同時に形成される。このため、データ記憶用Ｍ
ＯＳトランジスタＭＴのゲート酸化膜の厚さは、選択用
ＭＯＳトランジスタＳＴのゲート酸化膜の厚さと同じに
なる。

【００２２】データ記憶用ＭＯＳトランジスタＭＴを縮
小化するためには、そのゲート酸化膜の厚さをできるだ
け薄くする必要がある。しかし、データ記憶用ＭＯＳト
ランジスタＭＴのゲート酸化膜の厚さは、上述のよう
に、選択用ＭＯＳトランジスタＳＴのゲート酸化膜の厚
さと同じ、即ち通常のＭＯＳトランジスタのゲート酸化
膜の厚さの数倍を有している。このため、データ記憶用
ＭＯＳトランジスタＭＴのチャネル長は、通常のＭＯＳ
トランジスタのチャネル長に比べて大きくなる。

【００２３】以上のように、図２４及び図２５に示され
るメモリセルの場合、多くの合わせずれを考慮し、か
つ、大きなチャネル長が必要となるため、セル面積は大
きくならざるを得ない。

【００２４】また、ドレイン領域に高電位を与えたとき
の浮遊ゲートの電位は、ドレイン領域と浮遊ゲートとの
間の容量結合により決定される。しかし、上記構造を有
するメモリセルの場合、Ｎ型領域１３を形成するための
マスクと浮遊ゲート電極１９を形成するためのマスクと
の合わせずれに応じて、データ記憶用ＭＯＳトランジス
タＭＴのドレイン領域と浮遊ゲートとの間の容量結合が
変動する。この容量結合の変動は、浮遊ゲート電極から
ドレイン領域への電子の放出量の変動となってあらわれ
る。

【００２５】従って、電子の放出後のデータ記憶用ＭＯ
ＳトランジスタＭＴのしきい値電圧がばらつく欠点があ
る。図２７及び図２８は、従来の不揮発性半導体記憶装
置の第２構造を示している。図２７は、従来の不揮発性
半導体記憶装置を示す平面図、図２８は、図２７のＸＸ
ＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。

【００２６】この従来例は、特開昭６３−８４１６８に
開示される“不揮発性半導体記憶装置”を引用したもの
である。この従来例では、図２４及び図２５の従来例の
問題点、即ちマスクの合わせずれによるメモリセルの書
き込み特性のばらつきを抑えることができる。

【００２７】このメモリセルは、図２４及び図２５の従
来例と同様に、互いに直列接続されたデータ記憶用ＭＯ
ＳトランジスタＭＴと選択用ＭＯＳトランジスタＳＴに
より構成される。

【００２８】データ記憶用ＭＯＳトランジスタＭＴのチ
ャネル領域３９上には、膜厚が例えば数１０ｎｍ程度の
ゲート絶縁膜３７を介して浮遊ゲート電極の第１部分４
０Ｂが設けられている。

【００２９】データ記憶用ＭＯＳトランジスタＭＴのド
レイン領域３３上の一部には、ゲート絶縁膜３７よりも
十分に薄くされた１０ｎｍ程度のゲート絶縁膜３６が形
成されている。ゲート絶縁膜３６上には、浮遊ゲート電
極の第２部分４０Ａが設けられている。

【００３０】浮遊ゲート電極の第１部分４０Ｂと第２部
分４０Ａは、互いに離れた位置に形成されているが、フ
ィールド領域上で互いに電気的に接続されている。浮遊
ゲート電極の第１部分４０Ｂと第２部分４０Ａ上には、
絶縁膜４２及び制御ゲート電極４４が設けられている。
制御ゲート電極４４の形状は、浮遊ゲート電極の形状と
等しいのが好ましい。

【００３１】選択用ＭＯＳトランジスタＳＴのソース領
域及びデータ記憶用ＭＯＳトランジスタＭＴのドレイン
領域は、Ｐ型半導体基板３０上に連続して形成されたＮ
型領域３２，３３，３４により構成されている。Ｎ型領
域３１，３２´は、選択用ＭＯＳトランジスタＳＴのド
レイン領域となり、Ｎ型領域３５は、データ記憶用ＭＯ
ＳトランジスタＭＴのソース領域となる。

【００３２】上記メモリセルにおいても、Ｎ型領域３３
は、図２４及び図２５の従来例と同様に、浮遊ゲート電
極及び制御ゲート電極を形成する前に形成される。この
場合、Ｎ型領域３３は、マスクを用いて、図２７の一点
鎖線で囲まれた領域Ｅの基板３０中にＮ型不純物を注入
することにより形成される。一方、Ｎ型領域３２´，３
２，３４は、選択ゲート電極４１，浮遊ゲート電極４０
Ａ，４０Ｂ及び制御ゲート電極４４をマスクにして、基
板３０中にＮ型不純物を注入することにより自己整合的
に形成される。また、Ｎ型領域３１，３５は、所定のマ
スクを用いて、基板３０中にＮ型不純物を注入すること
により形成される。

【００３３】この従来例では、浮遊ゲート電極４０Ａ，
４０Ｂを形成するためのマスクの合わせずれとＮ型領域
３３を形成するためのマスクの合わせずれが生じる。し
かし、この従来例では、このようなマスクの合わせずれ
が発生しても、データ記憶用ＭＯＳトランジスタＭＴの
Ｎ型領域（ドレイン領域）３２〜３４と浮遊ゲート電極
４０Ａ，４０Ｂとの間の容量結合のばらつきが生じな
い。

【００３４】なぜなら、Ｎ型領域３２〜３４と浮遊ゲー
ト電極４０Ａ，４０Ｂとの容量結合は、Ｎ型領域（ドレ
イン領域）３３と浮遊ゲート電極の第２の部分４０Ａと
が重り合っている部分の面積で決まり、かつ、この面積
は、マスクの合わせずれにかかわらず一定であるからで
ある。

【００３５】従って、この従来例におけるメモリセルで
は、マスクの合わせずれによるメモリセルの書き込み特
性のばらつきが発生しない。また、この従来例では、Ｎ
型領域３４，３５は、浮遊ゲート電極４０Ａ，４０Ｂ及
び制御ゲート電極４４をマスクとして、自己整合的に形
成することができる。従って、Ｎ型領域３４，３５を形
成するためのマスクの合わせずれと浮遊ゲート電極４０
Ａ，４０Ｂ及び制御ゲート電極４４を形成するためのマ
スクの合わせずれを考慮しなくてよい。

【００３６】以上をまとめると、この従来例のメモリセ
ルにおいて、データ記憶用ＭＯＳトランジスタＭＴのチ
ャネル長方向の最小の大きさは、図２９で表される。即
ち、データ記憶用ＭＯＳトランジスタＭＴのチャネル長
方向の最小の大きさは、 ・ 浮遊ゲート電極の第２部分４０Ａの長さ（ａで示
す）、 ・ Ｎ型領域３３を形成するためのマスクと浮遊ゲート
電極４０Ａ，４０Ｂを形成するためのマスクとの合わせ
ずれ分（ｂ，ｃで示す）、 ・ データ記憶用ＭＯＳトランジスタＭＴのチャネル長
（ｄで示す） の和で決定される。

【００３７】但し、浮遊ゲート電極及び制御ゲート電極
（多結晶シリコン）の加工が可能な最小間隔（ｅで示
す）がｂ＋ｃよりも大きい場合には、ａ＋ｄ＋ｅの和で
決定される。

【００３８】次に、図２４及び図２５の従来例と図２７
及び図２８の従来例とを比較する。図２６のａ，ｂ，
ｃ，ｄが、それぞれ図２９のｃ，ａ，ｂ，ｄとほぼ同程
度の大きさだとすると、図２９のデータ記憶用ＭＯＳト
ランジスタＭＴは、図２６のｅの部分だけ小さくするこ
とができる。従って、図２７及び図２８の従来例は、図
２４及び図２５の従来例よりも、メモリセルの寸法を縮
小できる。

【００３９】しかし、図２７及び図２８の従来例におけ
るメモリセルは、データ記憶用ＭＯＳトランジスタＭＴ
のゲート酸化膜３７の厚さが大きい。このため、データ
記憶用ＭＯＳトランジスタＭＴのチャネル長は、大きく
なってしまい、メモリセルの面積も図２４及び図２５の
従来例に比べて大幅に縮小することはできない。

【００４０】そこで、従来の不揮発性半導体記憶装置の
第３構造が、John R.Yeargain ＆ Clinton.Kuo，“A Hi
gh Density Floating-Gate EEPROM Cell”，IEDM Techn
icalDigest ；Dec., 1981に提案されている。

【００４１】図３０は、従来の不揮発性半導体記憶装置
のメモリセルの第３構造を示している。図３１は、図３
０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。本メモ
リセルは、互いに直列接続されたデータ記憶用ＭＯＳト
ランジスタＭＴと選択用ＭＯＳトランジスタＳＴにより
構成されている。

【００４２】選択用ＭＯＳトランジスタＳＴのソース領
域及びデータ記憶用ＭＯＳトランジスタＭＴのドレイン
領域は、Ｐ型半導体基板５０上に形成されたＮ型領域５
２により構成されている。データ記憶用ＭＯＳトランジ
スタＭＴのチャネル領域５７上の全体には、１０ｎｍ程
度の薄いシリコン酸化膜５４が形成される。この薄いシ
リコン酸化膜５４上には、多結晶シリコンで構成された
浮遊ゲート電極５８が形成されている。浮遊ゲート電極
５８上には、絶縁膜６０及び制御ゲート電極６１が形成
されている。

【００４３】選択用ＭＯＳトランジスタＳＴのゲート電
極５９の直下には、シリコン酸化膜５４よりも十分に厚
い絶縁膜、例えば数１０ｎｍ程度の膜厚のシリコン酸化
膜５５が形成されている。

【００４４】Ｎ型領域５１，５２´は、選択用ＭＯＳト
ランジスタＳＴのドレイン領域となり、Ｎ型領域５３
は、データ記憶用ＭＯＳトランジスタＭＴのソース領域
となる。

【００４５】このような構造のメモリセルにおいて、デ
ータの消去は、データ記憶用ＭＯＳトランジスタＭＴの
制御ゲート電極６１に高電位を与えることにより行う。
データ記憶用ＭＯＳトランジスタＭＴの制御ゲート電極
６１に高電位を与えると、ファウラ・ノルドハイムのト
ンネル効果により、電子が、Ｎ型領域（ドレイン領域）
５２、チャネル領域５７及びＮ型領域（ソース領域）５
３からシリコン酸化膜５４を通過して浮遊ゲート５８へ
移動する。

【００４６】また、データの書き込みは、選択用ＭＯＳ
トランジスタＳＴのＮ型領域（ドレイン領域）５１及び
ゲート電極５９に高電位を与え、データ記憶用ＭＯＳト
ランジスタＭＴの制御ゲート電極６１に０Ｖを与えるこ
とにより行う。その結果、データ記憶用ＭＯＳトランジ
スタＭＴのＮ型領域（ドレイン領域）５２が高電位にな
るため、トンネル効果により、電子が、浮遊ゲート電極
５８からシリコン酸化膜５４を通過してＮ型領域（ドレ
イン領域）５２に移動する。

【００４７】上記メモリセルの構造では、Ｎ型領域５２
´，５２，５３は、それぞれ選択用ＭＯＳトランジスタ
ＳＴのゲート電極５９、データ記憶用ＭＯＳトランジス
タＭＴの浮遊ゲート電極５８及び制御ゲート電極６１を
マスクとして、自己整合的に形成される。

【００４８】また、薄いシリコン酸化膜５４は、データ
記憶用ＭＯＳトランジスタＭＴのチャネル領域上の全体
に形成される。従って、図２４及び図２５の従来例や図
２７及び図２８の従来例のように、Ｎ型領域５２´，５
２，５３を形成するためのマスクと浮遊ゲート電極を形
成するためのマスクとの合わせずれや、シリコン酸化膜
を形成する領域を指定するためのマスクと浮遊ゲート電
極を形成するためのマスクとの合わせずれを考える必要
がない。

【００４９】また、データ記憶用ＭＯＳトランジスタＭ
Ｔのゲート酸化膜の厚さが、１０ｎｍ程度と非常に薄い
ため、チャネル長を非常に小さくすることができる。以
上の理由により、本メモリセルのセル面積は、図２４及
び図２５の従来例や図２７及び図２８の従来例に比べ
て、非常に小さくなる。

【００５０】ところで、薄い酸化膜を有するＭＯＳデバ
イスでは、バンド間トンネリング（Band-to-Band Tunne
ling ）によるブレイクダウン現象が知られている。こ
の現象については、R.Shirota,T.Endoh,M.Momodcmi,R.N
akayama,S.Inoue,R.Kirisawa＆F.Masuoka,“An Accurat
e Mcdel of SubbreaKdown due to Band-to-Band Tunnel
ing and its Application ”，IEDM，1988に詳細に述べ
られている。

【００５１】この現象について簡単に説明する。例え
ば、ＮチャネルＭＯＳトランジスタにおいて、ソースま
たはドレインにゲート電圧よりも高い電圧を印加する
と、ゲート電極とオーバラップしているソース又はドレ
インの表面領域の空乏層が広がる。また、バレンスバン
ドからコンダクションバンドへ電子がトンネルする現
象、いわゆるバンド間トンネル現象が起こり、この表面
領域において電子・正孔がそれぞれ生成される。そし
て、電子がドレインに移動し、正孔が基板に移動するた
め、基板電流が生じる。

【００５２】図３０及び図３１の従来例では、データ記
憶用ＭＯＳトランジスタＭＴのチャネル領域上の全体に
薄い酸化膜５４が形成されている。このため、図３２に
示すように、書き込み動作時、データ記憶用ＭＯＳトラ
ンジスタＭＴのＮ型領域（ドレイン領域）５２に高電位
を与えると、浮遊ゲート電極５８とオーバラップしたＮ
型領域（ドレイン領域）５２の表面領域の空乏層が広が
り、バンド間トンネルによって基板電流Ｉs が流れる。

【００５３】一方、図２４及び図２５の従来例では、図
３３に示すように、データ記憶用ＭＯＳトランジスタＭ
Ｔのゲート酸化膜２３の厚さが数１０ｎｍ程度と大き
く、データ記憶用ＭＯＳトランジスタＭＴのＮ型領域
（ドレイン領域）１３の端部は、この厚いゲート酸化膜
２３下にある。

【００５４】従って、Ｎ型領域（ドレイン領域）１３の
端部の表面領域の空乏層は、あまり広がらない。つま
り、この表面領域の空乏層が電位障壁となるため、Ｎ型
領域１３の端部の表面領域で発生した正孔は基板へ移動
することなく、バンド間トンネルによる基板電流も流れ
ない。

【００５５】図２７及び図２８の従来例においても、同
様の理由により、基板電流が発生しない。データの書き
込み及び消去を電気的に行う不揮発性半導体記憶装置で
は、書き込み動作及び消去動作に必要な高電位をＬＳＩ
内部の昇圧回路によって発生させる場合がある。

【００５６】しかし、図３０及び図３１の従来例では、
上述のように、書き込み動作時に大きな基板電流が発生
するため、ＬＳＩ内部の昇圧回路によって高電位（書き
込み電流）を供給することは困難である。特に、多数の
メモリセルに同時にデータを書き込むページ書き換え動
作時には、データの書き込みが十分に行われない場合が
ある。

【００５７】また、書き込み動作時の基板電流は、ＬＳ
Ｉの消費電力を増加させる。従って、電池駆動のＬＳＩ
などの低消費電力が要求されるＬＳＩの場合には、基板
電流の発生は、好ましくない。つまり、図３０及び図３
１の従来例では、セル面積を非常に小さくできるが、書
き込み動作時にバンド間トンネリングによる基板電流が
流れるため、ＬＳＩ内部で高電位を作れない、低消費電
力動作が不可能であるという欠点がある。

【００５８】

【発明が解決しようとする課題】このように、従来の不
揮発性半導体記憶装置では、データ書き込み動作時の消
費電流を小さくするように構成すると、メモリセルの面
積が大きくなる欠点があり、逆に、メモリセルの面積を
非常に小さくするように構成すると、データ書き込み時
の消費電流が大きくなってしまうという欠点がある。

【００５９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、メモリセルの面積が小さく、デー
タの書き込み時の消費電流が小さい不揮発性半導体記憶
装置を提供し、メモリセルの高集積化、ＬＳＩ内部での
昇圧動作及び低消費電力動作を可能にすることである。

【００６０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、素子領域とフ
ィールド領域を有する半導体基板と、前記素子領域に形
成される選択用ＭＯＳトランジスタと、前記素子領域に
形成されるデータ記憶用ＭＯＳトランジスタとから構成
される。

【００６１】前記データ記憶用ＭＯＳトランジスタは、
ソース領域、ドレイン領域、浮遊ゲート電極及び制御ゲ
ート電極を有する。前記浮遊ゲート電極は、前記ドレイ
ン領域上の第１部分と前記ソース領域及び前記ドレイン
領域間の前記半導体基板上の第２部分とから構成され
る。前記ドレイン領域と前記第１部分の間及び前記半導
体基板と前記第２部分との間には、それぞれ前記選択用
ＭＯＳトランジスタのゲート絶縁膜の厚さよりも薄い絶
縁膜のみが配置される。前記素子領域上において前記第
１部分と前記第２部分は、互いに離れている。前記フィ
ールド領域において前記第１部分と前記第２部分は、互
いに結合されている。

【００６２】前記データ記憶用ＭＯＳトランジスタのド
レイン領域は、前記第１部分の直下を含む領域に配置さ
れる第１領域と、一端が前記第２部分側に配置され、他
端が前記第１領域の一端に結合される第２領域とを含ん
でいる。

【００６３】前記第１領域の一端上は、前記第１部分と
前記第２部分の間の空間となっており、前記第２領域の
不純物濃度は、前記第１領域の不純物濃度よりも数分の
１以上低く設定されている。

【００６４】前記第１領域は、拡散係数の異なる２種類
以上の不純物から構成され、前記２種類以上の不純物の
うち拡散係数の小さな不純物は、前記データ記憶用ＭＯ
Ｓトランジスタのドレイン領域の表面部の不純物濃度を
決定し、前記２種類以上の不純物のうち拡散係数の大き
な不純物は、前記フィールド領域の直下まで達してい
る。

【００６５】本発明の不揮発性半導体記憶装置の製造方
法は、以下の工程を含んでいる。まず、第１導電型の半
導体基板の素子領域に第１絶縁膜を形成し、前記素子領
域に第２導電型の不純物を注入して第１領域を形成す
る。

【００６６】次に、前記第１領域上及び前記第１領域に
隣接する領域上の前記第１絶縁膜を除去し、前記素子領
域において露出した前記半導体基板上に、前記第１絶縁
膜の膜厚よりも薄い膜厚を有する第２絶縁膜を形成す
る。

【００６７】次に、前記半導体基板上の全体に第１導電
膜を形成し、前記第１導電膜の所定位置ににスリット状
のホールを形成し、前記半導体基板上の全体に第３絶縁
膜を形成し、前記第３絶縁膜上に第２導電膜を形成す
る。

【００６８】次に、前記第２導電膜、前記第３絶縁膜、
前記第１導電膜、前記第２絶縁膜及び前記第１絶縁膜を
順次エッチングし、その結果、前記選択用ＭＯＳトラン
ジスタのゲート電極並びに前記データ記憶用ＭＯＳトラ
ンジスタの制御ゲート電極及び浮遊ゲート電極を形成す
る。前記制御ゲート電極及び前記浮遊ゲート電極は、前
記素子領域上において第１部分と第２部分を有し、前記
第１部分は、前記第１領域上に配置され、前記第１部分
と前記第２部分は、素子領域上において互いに離れ、フ
ィールド領域上において互いに結合される。

【００６９】次に、前記選択用ＭＯＳトランジスタのゲ
ート電極並びに前記データ記憶用ＭＯＳトランジスタの
制御ゲート電極及び浮遊ゲート電極をマスクにして、前
記素子領域に第２導電型の不純物を注入し、その結果、
前記第１部分と前記第２部分の間の前記素子領域に第２
領域を形成し、前記第１部分と前記選択用ＭＯＳトラン
ジスタのゲート電極の間の前記素子領域に第３領域を形
成する。

【００７０】

【作用】上記構成によれば、浮遊ゲート電極の第１部分
の直下及び第２部分の直下には、選択用ＭＯＳトランジ
スタのゲート絶縁膜よりも十分に薄い絶縁膜が形成され
ている。

【００７１】これにより、データ記憶用ＭＯＳトランジ
スタのチャネル長を縮小させることができる。また、浮
遊ゲート電極の第１部分と第２部分は離れて形成されて
いるため、データ記憶用ＭＯＳトランジスタのチャネル
長を決める不純物領域を自己整合的に形成することがで
きる。従って、メモリセルの縮小化を図ることができ
る。

【００７２】また、データ記憶用ＭＯＳトランジスタの
ドレイン領域は、浮遊ゲート電極の第１部分の直下に形
成される第１領域と、この第１領域と浮遊ゲート電極の
第２部分との間に形成される第２領域とを含んでいる。
しかも、第２領域の不純物濃度は、第１領域の不純物濃
度よりも数分の１以上低い。

【００７３】従って、データ書き込み時に、データ記憶
用ＭＯＳトランジスタのチャネル長方向のドレイン領域
の一端での基板電流を防止でき；る。つまり、書き込み
電流のみを流すことができるため、消費電流を低くでき
る。

【００７４】また、第１領域は、拡散係数の異なる２種
類以上の不純物から構成され、拡散係数の小さな不純物
は、ドレイン領域の表面部の不純物濃度を決定し、拡散
係数の大きな不純物は、フィールド領域の直下まで達し
ている。

【００７５】従って、データ書き込み時に、データ記憶
用ＭＯＳトランジスタのチャネル幅方向のドレイン領域
の端部での基板電流を防止できる。つまり、書き込み電
流のみを流すことができるため、消費電流を低くでき
る。以上より、メモリセル面積の縮小、データ書き込み
時の消費電流をの低減が達成でき、ＬＳＩの内部で昇圧
動作が行え、低消費電力で動作が可能になる。

【００７６】

【実施例】以下、図面を参照しながら、本発明の不揮発
性半導体記憶装置について詳細に説明する。図１〜図３
は、本発明の不揮発性半導体記憶装置の主要部を示して
いる。図１は、本発明の不揮発性半導体記憶装置に使用
されるメモリセルの構造を示す平面図、図２は、図１の
ＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−Ｉ
ＩＩ線に沿う断面図である。

【００７７】メモリセルは、互いに直列接続された選択
用ＭＯＳトランジスタＳＴと浮遊ゲート電極及び制御ゲ
ート電極を有するデータ記憶用ＭＯＳトランジスタＭＴ
により構成されている。

【００７８】６０は、例えばＰ型のシリコン半導体基板
である。基板６０の表面領域は、ＳＤＧ領域（ソース、
ドレイン、ゲート領域）とフィールド領域とから構成さ
れている。基板６０のＳＤＧ領域には、Ｎ型領域６１，
６２´，６２，６３，６４，６５及びチャネル領域６
９，７０がそれぞれ形成されている。

【００７９】基板６０のフィールド領域上には、極めて
膜厚が厚いシリコン酸化膜７６が形成されている。Ｎ型
領域６１，６２´は、選択用ＭＯＳトランジスタＳＴの
ドレイン領域を構成している。Ｎ型領域６２，６３，６
４は、選択用ＭＯＳトランジスタＳＴのソース領域及び
記憶用ＭＯＳトランジスタＭＴのドレイン領域を構成し
ている。これらＮ型領域６２，６３，６４は、一列に連
続して配置されている。Ｎ型領域６５は、データ記憶用
ＭＯＳトランジスタＭＴのソース領域を構成する。

【００８０】まず、Ｎ型領域６２，６３，６４の不純物
濃度について説明する。Ｎ型領域６４の不純物濃度は、
Ｎ型領域６３の不純物濃度よりも低くなるように設定さ
れている。例えば、Ｎ型領域６３と６４の不純物濃度の
差は、数倍以上に設定する。従って、Ｎ型領域６３を形
成するための不純物のドーズ量が５×１０¹³ｃｍ^-2程度
であるとき、Ｎ型領域６４を形成するための不純物のド
ーズ量は１×１０¹³ｃｍ^-2程度に設定される。

【００８１】Ｎ型領域６２の不純物濃度は、特定の値又
は範囲に限定されない。即ち、Ｎ型領域６２の不純物濃
度は、いかなる値であっても、メモリセルは、正常に動
作する。但し、Ｎ型領域６２とＮ型領域６４の不純物濃
度を同一とすれば、Ｎ型領域６２とＮ型領域６４を同時
に形成できるため、製造工程の数が削減される利点があ
る。

【００８２】次に、薄いシリコン酸化膜６６について説
明する。図１の一点鎖線で示す領域ＡとＳＤＧ領域とが
重なった部分の基板６０上には、１０ｎｍ程度の極く薄
いシリコン酸化膜６６が形成される。このシリコン酸化
膜６６は、Ｎ型領域６３上の大部分又は全部分、Ｎ型領
域６４上、及びＮ型領域６４とＮ型領域６５の間の基板
６０上（データ記憶用ＭＯＳトランジスタＭＴのチャネ
ル領域７０上）に形成されている。

【００８３】シリコン酸化膜６６は、データの書き込み
時及び消去時に電子の通り道となるとともに、データ記
憶用ＭＯＳトランジスタＭＴのゲート絶縁膜としても機
能する。

【００８４】また、シリコン酸化膜６６が形成される領
域以外のＳＤＧ領域上には、数１０ｎｍ程度の膜厚のシ
リコン酸化膜６８が形成されている。このシリコン酸化
膜６８は、選択用ＭＯＳトランジスタＳＴのゲート酸化
膜として機能する。

【００８５】Ｎ型領域６３上及びデータ記憶用ＭＯＳト
ランジスタＭＴのチャネル領域７０上には、シリコン酸
化膜６６及び浮遊ゲート電極７１が形成されている。こ
の浮遊ゲート電極７１は、中央部にスリット状の穴を有
する形状に加工されている。

【００８６】即ち、ＳＤＧ領域において、浮遊ゲート電
極７１は、第１部分７１Ａと第２部分７１Ｂとから構成
されている。また、第１部分７１Ａと第２部分７１Ｂ
は、フィールド領域上において互いに電気的に接続され
ている。

【００８７】以上をまとめると、薄いシリコン酸化膜６
６は、少なくともＳＤＧ領域と浮遊ゲート電極の第１及
び第２部分７１Ａ，７１Ｂとが重なる領域の基板６０上
に形成されていることになる。また、浮遊ゲート電極の
第１部分７１Ａの直下のシリコン酸化膜６６のみがトン
ネル絶縁膜として働き、浮遊ゲート電極の第２部分７１
Ｂの直下のシリコン酸化膜６６のみがゲート絶縁膜とし
て働く。

【００８８】選択用ＭＯＳトランジスタＳＴのチャネル
領域６９上には、数１０ｎｍ程度の膜厚のシリコン酸化
膜６８及び多結晶シリコンから構成されるゲート電極７
２が形成されている。

【００８９】浮遊ゲート電極７１上には、数１０ｎｍ程
度の膜厚の絶縁膜７４及び多結晶シリコンから構成され
る制御ゲート電極７５が形成されている。絶縁膜７４
は、例えば、シリコン酸化膜、シリコン窒化膜、又はこ
れらの積層膜（ＯＮＯ膜など）から構成されている。制
御ゲート電極７５の形状は、ドレイン、ソースの配列方
向に対して浮遊ゲート電極７１の形状とほぼ等しいのが
好ましい。

【００９０】選択用ＭＯＳトランジスタＳＴのゲート電
極７２上には、絶縁膜７４及び多結晶シリコンから構成
されるゲート電極７３が形成されている。ゲート電極７
２とゲート電極７３は、互いに電気的に接続されてい
る。ゲート電極７２は、実質上、選択用ＭＯＳトランジ
スタＳＴのゲート電極として機能する。

【００９１】このように、選択用ＭＯＳトランジスタＳ
Ｔのゲート電極を２層構造にした理由は、データ記憶用
ＭＯＳトランジスタＭＴの浮遊ゲート電極及び制御ゲー
ト電極と、選択用ＭＯＳトランジスタＳＴのゲート電極
を同一の製造工程で同時に形成するためである。選択用
ＭＯＳトランジスタＳＴのゲート電極を２層構造にすれ
ば、製造工程が簡略化される効果がある。但し、選択用
ＭＯＳトランジスタＳＴのゲート電極を単層構造にして
も、メモリセルは、正常に動作する。

【００９２】次に、上記構成のメモリセルのデータ記憶
用ＭＯＳトランジスタＭＴのチャネル長方向の大きさに
ついて説明する。データ記憶用ＭＯＳトランジスタＭＴ
のチャネル長方向の大きさは、図４に示すように、 ・ 浮遊ゲートの第１部分の長さ（ａで示す）、 ・ Ｎ型領域６３を形成するためのマスクと浮遊ゲート
を形成するためのマスクとの合わせずれ分（ｂ，ｃで示
す）、 ・ データ記憶用ＭＯＳトランジスタＭＴのチャネル長
（ｄで示す） の和で決定される。

【００９３】但し、浮遊ゲート電極及び制御ゲート電極
（多結晶シリコン）の加工が可能な最小間隔ｅが、ｂと
ｃの和よりも大きい場合には、ａとｄとｅの和で決定さ
れる。

【００９４】本発明のメモリセルでは、データ記憶用Ｍ
ＯＳトランジスタＭＴのチャネル長を決めるＮ型領域６
４及びＮ型領域６５は、浮遊ゲート電極７１及び制御ゲ
ート電極７５をマスクとして、自己整合的に形成され
る。このため、本発明では、図２４及び図２５の従来例
の問題点、即ちデータ記憶用ＭＯＳトランジスタＭＴの
Ｎ型領域（ソース領域）６５を形成するためのマスクと
浮遊ゲート電極７１を形成するためのマスクとの合わせ
ずれを考えなくてもよい。従って、メモリセルは、この
マスクの合わせずれ分だけ小さくできる。

【００９５】次に、データ記憶用ＭＯＳトランジスタＭ
Ｔのチャネル長ｄについて説明する。図２４及び図２５
の従来例及び図２７及び図２８の従来例に示すデータ記
憶用ＭＯＳトランジスタＭＴのゲート酸化膜の厚さは、
数１０ｎｍ程度であるのに対し、図１〜図３のメモリセ
ルのデータ記憶用ＭＯＳトランジスタＭＴのゲート酸化
膜の厚さは、１０ｎｍ程度である。

【００９６】従って、ＭＯＳトランジスタの縮小則に従
えば、理想的には、チャネル長を図２４及び図２５の従
来例及び図２７及び図２８の従来例の数分の１程度にす
ることができる。つまり、データ記憶用ＭＯＳトランジ
スタＭＴのチャネル長方向の大きさを決定する要素のう
ち最も大きな比率を占めるチャネル長を大幅に縮小でき
るため、メモリセルの面積は、非常に小さくできる。

【００９７】次に、データ記憶用ＭＯＳトランジスタＭ
Ｔのチャネル幅方向の大きさいついて説明する。図２４
及び図２５の従来例及び図２７及び図２８の従来例で
は、データ記憶用ＭＯＳトランジスタＭＴのドレイン領
域上の一部に、極めてうすいシリコン酸化膜を形成して
いる。このため、ＳＤＧ領域の幅は、シリコン酸化膜を
形成するための開口を形成するマスクとＳＤＧ領域を形
成するためのマスクとの合わせずれ分だけ、必然的に大
きくなる。

【００９８】しかし、本発明では、データ記憶用ＭＯＳ
トランジスタＭＴのドレイン上の全体及びチャネル領域
上の全体に極めて薄いシリコン酸化膜を形成している。
このため、ＳＤＧ領域の幅は、上記マスク合わせ分だけ
小さくできる。

【００９９】また、互いに隣接するＳＤＧ領域同士の間
隔は、ＳＤＧ（ソース・ドレイン・ゲート）間の耐圧で
決定される。従って、チャネル幅方向のメモリセルの大
きさをを縮小すれば、互いに隣接するＳＤＧ領域同士の
間隔も小さくでき、メモリセルの高集積化に貢献でき
る。

【０１００】次に、書き込み動作時の基板電流について
検討する。本発明では、図５に示すように、不純物濃度
の濃いＮ型領域６３のエッジ上は、スリット状の穴、即
ち浮遊ゲート電極７１Ａ，７１Ｂ及び制御ゲート電極７
５が存在しない。

【０１０１】従って、Ｎ型領域６３の端部の基板表面に
おいて空乏層があまり広がらないため、この基板表面に
おいて図３０及び図３１の従来例で述べたようなバンド
間トンネルによる基板電流は流れない。

【０１０２】一方、Ｎ型領域６４のエッジ上には、浮遊
ゲート７１Ｂが存在するため、Ｎ型領域６４の端部の基
板表面では、基板電流が発生する。しかし、Ｎ型領域６
４の不純物濃度は、Ｎ型領域６３の不純物濃度に比べ、
極めて薄い（数分の１以上に薄い）。このため、Ｎ型領
域６４の端部の基板表面のバンドの曲がりは、緩やかと
なり、バンド間トンネルによる基板電流も極めて小さく
なる。

【０１０３】また、Ｎ型領域６３の不純物濃度をできる
だけ濃くすれば、Ｎ型領域６３の表面の空乏層の広がり
が抑えられ、ドレイン領域と浮遊ゲート電極間の実効電
界が大きくなるので、トンネル効果による書き込み電流
は増大する。従って、データの書き込み又は消去が容易
にできるようになる。

【０１０４】なお、Ｎ型領域６３の不純物濃度を濃くし
ても、上述のようにバンド間トンネルによる基板電流は
増大しない。一方、Ｎ型領域６４の不純物濃度をできる
だけ薄くすれば、バンド間トンネル電流が減少するた
め、消費電力の低減などに貢献できる。書き込み電流
は、Ｎ型領域６３の不純物濃度に依存しているため、Ｎ
型領域６４の不純物濃度を薄くしても、書き込み電流が
少なくなることはない。

【０１０５】このように、書き込み電流は、Ｎ型領域６
３の不純物濃度のみに依存し、基板電流は、Ｎ型領域６
４の不純物濃度のみに依存するため、Ｎ型領域６３及び
６４の不純物濃度は、個別に最適な値に設定できる。ま
た、Ｎ型領域６３，６４の不純物濃度を最適な値に設定
することによって、書き込み電流の流れ始めるドレイン
電圧を基板電流の流れ始めるドレイン電圧よりも低く設
定することができる。

【０１０６】次に、データ記憶用ＭＯＳトランジスタＭ
Ｔのドレイン電圧ＶＤと、書き込み電流ＩR 及び基板電
流ＩS との関係について説明する。本発明によれば、Ｎ
型領域６３，６４の不純物濃度を最適な値に設定するこ
とにより、書き込み動作中の基板電流をほとんど流さな
いようにすることも可能である。

【０１０７】図６及び図７に示すように、ドレイン電圧
ＶD を上昇させていくと、まず、ＦＮトンネル効果によ
り、書き込み電流ＩR がドレイン領域６３から浮遊ゲー
ト電極７１へ流れる。

【０１０８】このときのドレイン電圧ＶD では、Ｎ型領
域の６３，６４の不純物濃度の差のため、ほとんど基板
電流Ｉs は流れない。浮遊ゲート電極７１の電位は、書
き込み電流ＩR が流れるに従い、次第に上昇するため、
浮遊ゲート電極７１とドレイン領域６３の電位差は、次
第に減少する。

【０１０９】バンド間トンネルによる書き込み電流ＩR
は、浮遊ゲート電極７１とドレイン領域６３の電位差が
小さいほど、減少する。従って、浮遊ゲート電極７１の
電位ＶFGが上昇することにより、図７において矢印で示
すように、書き込み電流ＩRが流れるためのドレイン電
圧ＶD も上昇する。しかし、同時に、基板電流Ｉs が流
れ始めるドレイン電圧ＶD も上昇するため、基板電流Ｉ
s が流れることはない。

【０１１０】このように、ドレイン電圧ＶD を上昇させ
ることにより、十分な書き込み電流Ｉs が流れる。ま
た、浮遊ゲート電極７１の電位ＶFGが上昇すれば、基板
電流Ｉs の流れ始めるドレイン電圧ＶD も上昇する。結
局、基板電流Ｉs をほとんど流すことなく、データの書
き込み及び消去ができることになる。

【０１１１】これに対し、図３０及び図３１の従来例で
は、図８及び図９に示すように、ドレイン電圧ＶD を上
昇させていくと、まず、基板電流Ｉs が流れ始める。従
って、書き込み電流ＩR を流してデータの書き込みを行
うには、さらにドレイン電圧ＶD を上昇させなければな
らず、大きな消費電力が必要になる。

【０１１２】また、書き込み電流ＩR と基板電流Ｉs が
一つのドレイン領域（Ｎ型領域）５２の不純物濃度のみ
に依存するため、一つのドレイン領域５２の不純物濃度
を増加させると、書き込み電流ＩR 及び基板電流Ｉs が
ともに増大し、一つのドレイン領域５２の不純物濃度を
減少させると、書き込み電流ＩR 及び基板電流Ｉs がと
もに減少する。

【０１１３】従って、ドレイン領域５２のＮ型不純物濃
度をどのように変えようとも、ドレイン電圧ＶD に対す
る書き込み電流ＩR と基板電流Ｉs の比は、ほとんど変
化しない。

【０１１４】通常、図３０及び図３１の従来例では、書
き込み電流ＩR が流れ始めるドレイン電圧ＶD が、基板
電流Ｉs の流れ指めるドレイン電圧ＶD よりも高いた
め、ドレイン電圧ＶD を上昇させていった場合、先に基
板電流Ｉs が流れ始める。

【０１１５】また、ドレイン電圧ＶD を、ＬＳＩ内部に
形成された内部昇圧回路により発生させている場合、基
板電圧が、基板電流Ｉs と内部昇圧回路が供給する電流
とがつり合う電圧になると、ドレイン電圧ＶD の上昇が
ストップする。

【０１１６】従って、ドレイン電圧の最大値が、書き込
み電流ＩR が流れ始めるのに十分な電圧よりも低けれ
ば、浮遊ゲート電位ＶFGも上昇することがなく、書き込
みは不可能となる。また、外部電源により高電圧を供給
した場合、書き込み動作中に非常に大きな基板電流Ｉs
が流れ、低消費電力動作が困難になる。

【０１１７】さらに、書き込み動作中に大きな基板電流
Ｉs が発生すると、ホットキャリアが酸化膜中へ注入さ
れるなどの欠点が生じ、メモリセルの信頼性を低下させ
る。つまり、図３０及び図３１の従来例のような大きな
基板電流Ｉs を発生させるメモリセルは、信頼性の向上
という目的が達成できない。

【０１１８】しかし、本発明では、上述のように、Ｎ型
領域の不純物濃度の適切な設定により、書き込み動作中
の基板電流Ｉs をほとんど無くすことができ、内部昇圧
動作、低消費電力動作が可能で、さらに信頼性の高いメ
モリセルを実現できる。

【０１１９】上記実施例では、ＳＤＧ領域の左右のフィ
ールド領域で、浮遊ゲート電極７１Ａと７１Ｂを互いに
接続している。しかし、ＳＤＧ領域の一方側のフィール
ド領域のみで、浮遊ゲート電極７１Ａと７１Ｂを接続す
るようにしてもよい。この場合、浮遊ゲート電極は、Ｕ
字状になる。

【０１２０】次に、本発明の不揮発性半導体記憶装置の
製造方法について説明する。まず、図１０〜図１２に示
すように、Ｐ型のシリコン基板６０上にフィールド酸化
膜７６を形成し、ＳＤＧ領域とフィールド領域を設定す
る。基板６０のＳＤＧ領域上にシリコン酸化膜（図示せ
ず）を形成する。一点鎖線で囲まれた領域Ｂに開口部を
有するマスクを用い、基板６０に対してＮ型不純物を注
入し、領域ＢとＳＤＧ領域とが重なる領域にＮ型領域６
３を形成する。この後、基板６０のＳＤＧ領域上のシリ
コン酸化膜（図示せず）を除去する。

【０１２１】次に、基板６０のＳＤＧ領域上の全体に数
１０ｎｍ程度のシリコン酸化膜６８を形成する。この
後、一点鎖線で囲まれた領域Ａに開口部を有するマスク
を用い、領域ＡとＳＤＧ領域とが重なる領域のシリコン
酸化膜６８を除去する。また、シリコン酸化膜６８が除
去された領域の基板６０上に、あらためて１０ｎｍ程度
の薄いシリコン酸化膜６６を形成する。

【０１２２】次に、図１３〜図１５に示すように、基板
６０上の全体に、第１層目の多結晶シリコン層７１´を
堆積する。続いて、一点鎖線で囲まれた領域Ｃにスリッ
ト状の開口部を有するマスクを用い、第１層目の多結晶
シリコン層を選択的に除去する。

【０１２３】次に、図１６〜図１８に示すように、基板
６０上の全体に、膜厚が数１０ｎｍ程度の絶縁膜７４を
形成する。また、絶縁膜７４上に第２層目の多結晶シリ
コン層７５´を堆積する。

【０１２４】次に、図１９〜図２１に示すように、所定
のマスクを用いて、第２層目の多結晶シリコン層７５
´、絶縁膜７４及び第１層目の多結晶シリコン層７１´
を連続的にエッチングし、各メモリセルの浮遊ゲート電
極７１Ａ，７１Ｂ及び制御ゲート電極７５と、２層のゲ
ート電極７２，７３とをそれぞれ自己整合的に形成す
る。

【０１２５】この後、制御ゲート電極７５及びゲート電
極７３をマスクにして、基板６０に対してＮ型不純物を
注入し、Ｎ型領域６２，６２´，６４をそれぞれ自己整
合的に形成する。このとき、Ｎ型領域６２，６４は、予
め形成されているＮ型領域６３と接続される。

【０１２６】また、所定のマスクを用いて、基板６０に
対してＮ型不純物を注入し、Ｎ型領域６１，６５を形成
する。以上より、不揮発性半導体記憶装置のメモリセル
が完成する。

【０１２７】上記方法によれば、Ｎ型領域６２，６２
´，６４は、それぞれ自己整合的に同時に形成される。
従って、製造工程の数が減り、マスクの合わせずれも考
慮しなくてよい。また、上記方法の場合、Ｎ型領域６
２，６２´の不純物濃度とＮ型領域６４の不純物濃度
は、同じになる。もし、Ｎ型領域６２，６２´の不純物
濃度とＮ型領域６４の不純物濃度を変えたい場合には、
所定のマスクを用いて、Ｎ型領域６２，６２´とＮ型領
域６４を別々に形成すればよい。

【０１２８】図２２は、図１のＩＩＩ−ＩＩＩ線に沿う
断面図を詳細に示すものである。上記実施例では、デー
タ記憶用ＭＯＳトランジスタＭＴのチャネル長を縮小す
るため、浮遊ゲート電極７１と重なるＳＤＧ領域上の全
体に、極めて薄いシリコン酸化膜６６を形成している。

【０１２９】しかし、従来のようにＮ型領域６３を１種
類のＮ型不純物のみで形成したとすると、以下の欠点が
生じる。即ち、Ｎ型領域６３を１種類のＮ型不純物のみ
で形成すると、データ記憶用ＭＯＳトランジスタＭＴの
チャネル幅方向のドレイン領域の端部は、極めて薄いシ
リコン酸化膜６６の直下に位置することになる。

【０１３０】従って、データ記憶用ＭＯＳトランジスタ
ＭＴのドレイン領域６３に高電位を与え、制御ゲート電
極７５に０Ｖを与えて書き込み動作を行うと、図３２に
示すように、ドレイン領域６３の端部の空乏層が広が
り、ドレイン領域６３の端部、即ちＳＤＧ領域とフィー
ルド領域の境界で、バンド間トンネルによる基板電流Ｉ
s が流れる。

【０１３１】そこで、本実施例では、Ｎ型領域６３を拡
散係数の異なる２種類以上のＮ型不純物、例えば拡散係
数の小さいヒ素（Ａｓ）と、拡散係数の大きいリン
（Ｐ）とで形成する。

【０１３２】このとき、図１のＩＩＩ−ＩＩＩ線に沿っ
た断面は、図２３に示すようになる。即ち、拡散係数の
大きなＮ型不純物（例えばリン）により形成されたＮ型
領域６３´の端部は、非常に膜厚の厚いフィールド酸化
膜７６の直下に位置するような構造となる。

【０１３３】このような構造の場合、データ記憶用ＭＯ
ＳトランジスタＭＴのチャネル幅方向のドレイン領域の
端部は、非常に膜厚の厚いフィールド酸化膜７６の直下
に配置されるため、ドレイン領域（Ｎ型領域）６３，６
３´の端部の空乏層は、あまり広がらず、バンド間トン
ネルによる基板電流は流れない。

【０１３４】また、本実施例では、データ記憶用ＭＯＳ
トランジスタＭＴのドレイン領域に必要な表面部の不純
物濃度を拡散係数の小さなＮ型不純物により維持し、ド
レイン領域の端部の位置の制御を拡散係数の大きなＮ型
不純物により制御している。従って、拡散係数の小さな
Ｎ型不純物により書き込み特性を良好にし、拡散係数の
大きなＮ型不純物により基板電流を防止できる。

【０１３５】一方、このような構造を拡散係数の大きな
１種類のＮ型不純物（例えばリン）のみで形成しようと
すると、ドレイン領域の表面部の不純物濃度の設定が困
難になるか、又はドレイン領域の端部の位置の制御が困
難になる。

【０１３６】即ち、ドレイン領域の表面部の不純物濃度
を最適な値にしようとすると、例えばドレイン領域がデ
ータ記憶用ＭＯＳトランジスタＭＴのチャネル部にまで
侵入してしまい、ドレイン領域の拡散による延びを制限
しようとすると、ドレイン領域の表面部の不純物濃度が
低くなり、書き込み電流が十分に得られない。

【０１３７】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置及びその製造方法によれば、次のよう
な効果を奏する。データ記憶用ＭＯＳトランジスタのド
レイン領域上及びチャネル領域上に極めて薄いシリコン
酸化膜を形成しているため、チャネル長及びチャネル幅
を共に従来よりも縮小することができる。従って、メモ
リセル面積を縮小可能である。

【０１３８】また、データ記憶用ＭＯＳトランジスタの
ドレイン領域は、高い不純物濃度のＮ型領域と、この高
い不純物濃度のＮ型領域よりも数分の１以上低い不純物
濃度のＮ型領域とから構成されている。高い不純物濃度
のＮ型領域のチャネル長方向の端部上には、スリット状
の穴があり、浮遊ゲート電極は存在しない。

【０１３９】また、高い不純物濃度のＮ型領域を拡散係
数の大きな不純物と拡散係数の小さな不純物により構成
することで、チャネル幅方向の端部上にはフィールド酸
化膜が存在するようにしている。従って、データ書き込
み時の基板電流を防止でき、内部昇圧動作及び低消費電
力動作が可能である。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置を示す平面
図。

【図２】図１のＩＩ−ＩＩ線に沿う断面図。

【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図１の装置のデータ記憶用ＭＯＳトランジスタ
を示す断面図。

【図５】図１の装置の書き込み動作時のドレイン領域の
空乏層の広がりを示す図。

【図６】図１の装置のドレイン電圧ＶD と書き込み電流
ＩR ・基板電流Ｉs との関係を示す図。

【図７】図１の装置のドレイン電圧ＶD と書き込み電流
ＩR ・基板電流Ｉs との関係を示す図。

【図８】図３０の装置のドレイン電圧ＶD と書き込み電
流ＩR ・基板電流Ｉs との関係を示す図。

【図９】図３０の装置のドレイン電圧ＶD と書き込み電
流ＩR ・基板電流Ｉs との関係を示す図。

【図１０】本発明の不揮発性半導体記憶装置の製造方法
の一工程を示す平面図。

【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。

【図１２】図１０のＸＩＩ−ＸＩＩ線に沿う断面図。

【図１３】本発明の不揮発性半導体記憶装置の製造方法
の一工程を示す平面図。

【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。

【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。

【図１６】本発明の不揮発性半導体記憶装置の製造方法
の一工程を示す平面図。

【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。

【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。

【図１９】本発明の不揮発性半導体記憶装置の製造方法
の一工程を示す平面図。

【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。

【図２１】図１９のＸＸＩ−ＸＸＩ線に沿う断面図。

【図２２】図１の装置の書き込み動作時のドレイン領域
の空乏層の広がりを示す図。

【図２３】図１の装置の書き込み動作時のドレイン領域
の空乏層の広がりを示す図。

【図２４】従来の不揮発性半導体記憶装置を示す平面
図。

【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図。

【図２６】図２５の装置のデータ記憶用ＭＯＳトランジ
スタを示す断面図。

【図２７】従来の不揮発性半導体記憶装置を示す平面
図。

【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿
う断面図。

【図２９】図２７の装置のデータ記憶用ＭＯＳトランジ
スタを示す断面図。

【図３０】従来の不揮発性半導体記憶装置を示す平面
図。

【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面
図。

【図３２】図３０の装置の書き込み動作時のドレイン領
域の空乏層の広がりを示す図。

【図３３】図２４の装置の書き込み動作時のドレイン領
域の空乏層の広がりを示す図。

【符号の説明】

６０ …Ｐ型シリコン半導体基板、 ６１〜６５ …Ｎ型領域、 ６６，６７ …シリコン酸化膜、 ６９，７０ …チャネル領域、 ７１ …浮遊ゲート電極、 ７２，７３ …ゲート電極、 ７４ …絶縁膜、 ７５ …制御ゲート電極、 ７６ …フィールド酸化膜、 ＳＴ …選択用ＭＯＳトランジスタ、 ＭＴ …データ記憶用ＭＯＳトランジス
タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠山 大介 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−254770（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (26)

(57)【特許請求の範囲】
1. 【請求項１】 素子領域とフィ−ルド領域を有する半導
   体基板と、 前記素子領域に形成される選択用ＭＯＳトランジスタ
   と、 前記素子領域に形成され、ソ−ス領域、ドレイン領域、
   浮遊ゲ−ト電極及び制御ゲ−ト電極を有するデ―タ記憶
   用ＭＯＳトランジスタとを備え、 前記浮遊ゲ−ト電極は、前記ドレイン領域上の第１部分
   と、前記ソ−ス領域と前記ドレイン領域の間の前記半導
   体基板上の第２部分とを有し、 前記ドレイン領域と前記第１部分の間、及び前記半導体
   基板と前記第２部分との間には、それぞれ前記選択用Ｍ
   ＯＳトランジスタのゲ―ト絶縁膜の厚さよりも薄い絶縁
   膜のみが配置され、 前記第１部分と前記第２部分は、前記素子領域上におい
   て互いに離れ、前記フィ−ルド領域において互いに結合
   されていることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置において、 前記デ―タ記憶用ＭＯＳトランジスタのドレイン領域
   は、前記第１部分の直下を含む領域に配置される第１領
   域と、一端が前記第２部分側に配置され、他端が前記第
   １領域の一端に結合される第２領域とを含み、 前記第１領域の一端上は、前記第１部分と前記第２部分
   の間の空間となっており、 前記第２領域の不純物濃度は、前記第１領域の不純物濃
   度よりも低く、かつ、前記データ記憶用ＭＯＳトランジ
   スタのソース領域の不純物濃度よりも低く設定されてい
   ることを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項２に記載の不揮発性半導体記憶装
   置において、 前記デ―タ記憶用ＭＯＳトランジスタのドレイン領域
   は、さらに、一端が前記第１領域の他端に結合し、他端
   が前記選択用ＭＯＳトランジスタのゲ―ト電極側に配置
   される第３領域を含んでいることを特徴とする不揮発性
   半導体記憶装置。
4. 【請求項４】 請求項３に記載の不揮発性半導体記憶装
   置において、 前記第２領域の不純物濃度と前記第３領域の不純物濃度
   は、同じであることを特徴とする不揮発性半導体記憶装
   置。
5. 【請求項５】 請求項３に記載の不揮発性半導体記憶装
   置において、 前記第１、第２及び第３領域は、前記選択用ＭＯＳトラ
   ンジスタのソ−ス領域としても機能することを特徴とす
   る不揮発性半導体記憶装置。
6. 【請求項６】 請求項５に記載の不揮発性半導体記憶装
   置において、 前記第１領域の不純物濃度及び前記第２領域の不純物濃
   度は、前記デ―タ記憶用ＭＯＳトランジスタのドレイン
   領域に正電位を印加し前記制御ゲ―ト電極に接地電位を
   印加した場合に、前記デ―タ記憶用ＭＯＳトランジスタ
   のドレイン領域から基板へ電流が流れ始めるより前に、
   前記デ―タ記憶用ＭＯＳトランジスタのドレイン領域か
   ら前記浮遊ゲ―ト電極へ電流が流れ始めるように設定さ
   れていることを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 請求項２に記載の不揮発性半導体記憶装
   置において、 前記第１領域は、拡散係数の異なる２種類以上の不純物
   から構成され、前記２種類以上の不純物のうち拡散係数
   の小さな不純物は、前記デ―タ記憶用ＭＯＳトランジス
   タのドレイン領域の表面部の不純物濃度を決定し、前記
   ２種類以上の不純物のうち拡散係数の大きな不純物は、
   前記フィ−ルド領域の直下まで達していることを特徴と
   する不揮発性半導体記憶装置。
8. 【請求項８】 請求項７に記載の不揮発性半導体記憶装
   置において、 前記拡散係数の異なる２種類以上の不純物は、ヒ素とリ
   ンを含んでいることを特徴とする不揮発性半導体記憶装
   置。
9. 【請求項９】 請求項１に記載の不揮発性半導体記憶装
   置において、 前記ドレイン領域と前記第１部分の間の前記絶縁膜は、
   ファウラ・ノルドハイムのトンネル電流を流すためのト
   ンネル絶縁膜として機能し、前記半導体基板と前記第２
   部分との間の前記絶縁膜は、前記デ―タ記憶用ＭＯＳト
   ランジスタのゲ−ト絶縁膜として及び前記トンネル絶縁
   膜として機能することを特徴とする不揮発性半導体記憶
   装置。
10. 【請求項１０】 請求項１に記載の不揮発性半導体記憶
    装置において、 前記ドレイン領域と前記第１部分の間及び前記半導体基
    板と前記第２部分との間の前記絶縁膜の膜厚は、１０ｎ
    ｍであり、前記選択用ＭＯＳトランジスタのゲ−ト絶縁
    膜の膜厚は、１０ｎｍを超えることを特徴とする不揮発
    性半導体記憶装置。
11. 【請求項１１】 請求項１に記載の不揮発性半導体記憶
    装置において、 前記素子領域において、前記制御ゲ―ト電極の形状は、
    前記浮遊ゲ―ト電極の形状と等しいことを特徴とする不
    揮発性半導体記憶装置。
12. 【請求項１２】 第１導電型の半導体基板の素子領域に
    第２導電型の不純物を注入して第１領域を形成する工程
    と、 前記素子領域に第１絶縁膜を形成する工程と、 前記第１領域上の前記第１絶縁膜を除去する工程と、 前記素子領域において露出した前記半導体基板上に、前
    記第１絶縁膜の膜厚よりも薄い膜厚を有する第２絶縁膜
    を形成する工程と、 前記半導体基板上の全体に第１導電膜を形成し、前記第
    １導電膜の所定位置にスリット状のホ−ルを形成する工
    程と、 前記半導体基板上の全体に第３絶縁膜を形成する工程
    と、 前記第３絶縁膜上に第２導電膜を形成する工程と、 前記第２導電膜、前記第３絶縁膜、前記第１導電膜、前
    記第２絶縁膜及び前記第１絶縁膜を順次エッチングし、
    選択用ＭＯＳトランジスタのゲ−ト電極、並びに、前記
    第１領域上の第１部分及び前記第１部分から離れた第２
    部分からなる前記デ−タ記憶用ＭＯＳトランジスタの制
    御ゲ−ト電極及び浮遊ゲ−ト電極を形成する工程と、 前記選択用ＭＯＳトランジスタのゲ−ト電極、並びに前
    記デ−タ記憶用ＭＯＳトランジスタの制御ゲ−ト電極及
    び浮遊ゲ−ト電極をマスクにして、前記素子領域に第２
    導電型の不純物を注入し、前記第１部分と前記第２部分
    の間の前記素子領域に、前記第１領域の不純物濃度より
    も低い不純物濃度を有する第２領域を形成し、同時に、
    前記第１部分と前記選択用ＭＯＳトランジスタのゲ−ト
    電極の間の前記素子領域に、前記第１領域の不純物濃度
    よりも低い不純物濃度を有する第３領域を形成する工程
    と、 前記素子領域に第２導電型の不純物を注入し、前記第２
    及び第３領域の不純物濃度よりも高い不純物濃度を有す
    る前記選択用ＭＯＳトランジスタのドレイン領 域及び前
    記データ記憶用ＭＯＳトランジスタのソース領域を形成
    する工程と を具備することを特徴とする不揮発性半導体
    記憶装置の製造方法。
13. 【請求項１３】 請求項１２に記載の不揮発性半導体記
    憶装置の製造方法において、 前記第２及び第３領域は、前記第２及び第３領域の不純
    物濃度が前記第１領域の不純物濃度よりも低くなるよう
    に形成されることを特徴とする不揮発性半導体記憶装置
    の製造方法。
14. 【請求項１４】 請求項１２に記載の不揮発性半導体記
    憶装置の製造方法において、 前記第１、第２及び第３領域は、前記選択用ＭＯＳトラ
    ンジスタのソ−ス領域及び前記デ−タ記憶用ＭＯＳトラ
    ンジスタのドレイン領域として機能するように形成され
    ることを特徴とする不揮発性半導体記憶装置の製造方
    法。
15. 【請求項１５】 請求項１２に記載の不揮発性半導体記
    憶装置の製造方法において、 前記第１領域は、拡散係数の異なる２種類以上の不純物
    を前記素子領域に注入することにより形成されることを
    特徴とする不揮発性半導体記憶装置の製造方法。
16. 【請求項１６】 選択用トランジスタとデータ記憶用ト
    ランジスタとからなるメモリセルを含む半導体記憶装置
    において、 第１導電型の半導体基板と、 前記半導体基板上に形成され、素子領域を決定するフィ
    ールド絶縁膜と、 前記半導体基板の前記素子領域内に形成される第２導電
    型の第１、第２及び第３不純物領域と、 前記第１及び第２不純物領域の間の第１チャネル領域上
    に配置される前記選択用トランジスタのゲート電極と、 前記第２不純物領域上に配置される第１電極部分、並び
    に、前記第２及び第３不純物領域の間の第２チャネル領
    域上に配置され、前記第１電極部分から離れて配置され
    る第２電極部分からなる前記データ記憶用トランジスタ
    の浮遊ゲート電極と、 前記第２不純物領域と前記浮遊ゲート電極の前記第１電
    極部分との間、及び、前記浮遊ゲート電極の前記第２電
    極部分と前記第２チャネル領域との間に配置される第１
    絶縁膜と、 前記選択用トランジスタのゲート電極と前記第１チャネ
    ル領域との間に配置される第２絶縁膜とを具備し、 前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも
    薄いことを特徴とする半導体記憶装置。
17. 【請求項１７】 請求項１６に記載の半導体記憶装置に
    おいて、 前記第１絶縁膜の膜厚は、１０ｎｍであり、前記第２絶
    縁膜の膜厚は、１０ｎｍを超えることを特徴とする半導
    体記憶装置。
18. 【請求項１８】 請求項１６に記載の半導体記憶装置に
    おいて、 前記第２不純物領域は、第１、第２及び第３不純物領域
    部分を含み、前記第１不純物領域部分は、前記第２及び
    第３不純物領域部分の間に配置されることを特徴とする
    半導体記憶装置。
19. 【請求項１９】 請求項１８に記載の半導体記憶装置に
    おいて、 前記第１及び第２不純物領域部分の間の接合部分は、前
    記浮遊ゲート電極の前記第１及び第２電極部分の間のス
    ペースの直下に位置していることを特徴とする半導体記
    憶装置。
20. 【請求項２０】 請求項１９に記載の半導体記憶装置に
    おいて、 前記第２不純物領域部分と前記半導体基板との間の接合
    部分は、前記浮遊ゲート電極の前記第２電極部分のエッ
    ジの直下に位置していることを特徴とする半導体記憶装
    置。
21. 【請求項２１】 請求項１９に記載の半導体記憶装置に
    おいて、 前記第２不純物領域部分の不純物濃度は、前記第１不純
    物領域部分の不純物濃度よりも低く、かつ、前記第１及
    び第２不純物領域の不純物濃度よりも低いことを特徴と
    する半導体記憶装置。
22. 【請求項２２】 請求項２１に記載の半導体記憶装置に
    おいて、 前記第３不純物領域部分の不純物濃度は、前記第２不純
    物領域部分の不純物濃度に実質的に等しいことを特徴と
    する半導体記憶装置。
23. 【請求項２３】 選択用トランジスタとデータ記憶用ト
    ランジスタとからなるメモリセルを含む半導体記憶装置
    において、 第１導電型の半導体基板と、 前記半導体基板上に形成され、素子領域を決定するフィ
    ールド絶縁膜と、 前記半導体基板の前記素子領域内に形成される第２導電
    型の第１、第２及び第３不純物領域と、 前記第１及び第２不純物領域の間の第１チャネル領域上
    に配置される前記選択用トランジスタのゲート電極と、 第１不純物濃度を有する前記第２不純物領域の第１不純
    物領域部分上に配置される第１電極部分、並びに、前記
    第１不純物濃度よりも低い第２不純物濃度を有する前記
    第２不純物領域の第２不純物領域部分と第３不純物濃度
    を有する前記第３不純物領域との間の第２チャネル領域
    上に配置され、前記第１電極部分から離れて配置される
    第２電極部分からなる前記データ記憶用トランジスタの
    浮遊ゲート電極とを具備し、前記第１不純物領域部分と前記第１電極部分の間、及
    び、前記第２チャネル領域と前記第２電極部分の間に
    は、それぞれ同じ厚さの絶縁膜が配置されている ことを
    特徴とする半導体記憶装置。
24. 【請求項２４】 請求項２３に記載の半導体記憶装置に
    おいて、 前記第２不純物領域は、前記第２不純物濃度を有する第
    ３不純物領域部分を有し、前記第１不純物領域部分は、
    前記第２及び第３不純物領域部分の間に配置されている
    ことを特徴とする半導体記憶装置。
25. 【請求項２５】 請求項２４に記載の半導体記憶装置に
    おいて、 前記第２不純物濃度は、前記第３不純物濃度よりも低い
    ことを特徴とする半導体記憶装置。
26. 【請求項２６】 請求項２５に記載の半導体記憶装置に
    おいて、 前記第２不純物領域は、前記データ記憶用トランジスタ
    のドレインとして機能すると共に、前記選択用トランジ
    スタのソースとして機能することを特徴とする半導体記
    憶装置。