JPH0418711B2 - - Google Patents

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JPH0418711B2
JPH0418711B2 JP60135583A JP13558385A JPH0418711B2 JP H0418711 B2 JPH0418711 B2 JP H0418711B2 JP 60135583 A JP60135583 A JP 60135583A JP 13558385 A JP13558385 A JP 13558385A JP H0418711 B2 JPH0418711 B2 JP H0418711B2
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polycrystalline silicon
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silicon layer
drain
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Nippon Electric Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き換え可能な読み出し専用
メモリとしての不揮発性半導体記憶装置に関す
る。
〔従来の技術〕
電気的に書き換え可能な不揮発性半導体記憶装
置（以下EEPROMという。）の書き込み消去の
手法は多数提案されているが、その中で最も安定
な手法として、浮遊ゲートとドレイン間に設けら
れた薄いトンネル膜でフアウラーノルトハイムト
ンネリングを利用して電荷を浮遊ゲートに注入抽
出せしめる方法がある。
第３図ｄは従来用いられてきたEEPROMトラ
ンジスタとしての浮遊ゲートを有するｎチヤネル
MIS電界効果トランジスタの断面図を示す。
第３図ｄにおいて１９はＰ型半導体基板、２
０，２１はｎ型のドレイン及びソース、２２は第
１のゲート酸化膜、２３は150Å以下の薄いトン
ネル酸化膜である第２のゲート酸化膜２４は浮遊
ゲート、２５は第３のゲート酸化膜、２６は制御
ゲートである。
書き込み動作は、半導体基板１及び制御ゲート
２６を接地し、ソース２１をオープン状態あるい
は概略5Vの低電位にしドレイン２０に概略20V
の高電位を印加する。この時第２のゲート酸化膜
２３には容量カツプリングから高電界がかかりフ
アウラーノルトハイムトンネリングが生じ浮遊ゲ
ート２４からドレイン２０へ電子が流れ結果とし
て浮遊ゲート２４には正の電荷が蓄積される。
消去動作は、半導体基板１、ドレイン２０及び
ソース２１を接地し制御ゲート２６に概略20Vの
高電位を印加することにより第２のゲート酸化膜
２３に高電界がかかりフアウラーノルトハイムト
ンネリングが生じドレイン２０から浮遊ゲート２
４へ電子が流れ結果として浮遊ゲート２４には負
の電荷が蓄積される。
書き込んだ情報の読み出しは読み出し時の制御
ゲート電位を適当にえらぶことによりメモリトラ
ンジスタのオン、オフを判断することによりなさ
れる。
第３図ａ〜ｄは従来のEEPROMのを各製造工
程での断面図である。以下第３図ａ〜ｄに従い製
造プロセスを説明する。
まずＰ型半導体基板１９の主平面近傍に例えば
Asのイオン注入法により選択的にソース２１、
ドレイン２０を形成する（第３図ａ）。次に約500
〜1000Åの第１のゲート酸化膜２２を熱酸化法に
より形成する。次にホトリングラフイ工程によ
り、ドレイン２０上の一部の第１ゲート酸化膜２
２をエツチング除去し、ドレイン２０の半導体面
を露出させ、フオトレジストを除去したのちこの
部位に約100〜150Åの薄いトンネル酸化膜である
第２のゲート酸化膜２３を熱酸化法により形成す
る（第３図ｂ）。次に全面にｎ型不純物がドープ
された第１の多結晶シリコン膜を形成し、パター
ンニングをほどこし浮遊ゲート２４を形成する。
このとき、浮遊ゲート２４は薄い第２のゲート酸
化膜２３を完全におおつてソースドレイン間の第
１のゲート酸化膜２２上からドレイン２０上に延
在させる。次に熱酸化法により浮遊ゲート２４上
に約500〜1000Åの第３のゲート酸化膜２５を形
成する（第３図ｃ）。次にｎ型不純物がドープさ
れた第２の多結晶シリコン膜を形成し、パターン
ニングして第３のゲート酸化膜２５上に制御ゲー
ト２６を形成する。
〔発明が解決しようとする問題点〕
上述した製造プロセスにより形成された従来の
メモリトランジスタは以下に述べる特性上の不安
定要素が大きいという欠点があつた。
EEPROMに要求される最も重要な機能の１つ
に書き込み、消去動作を多数回繰り返した後でも
特性が安定である事がある。つまり、書き込み及
び消去動作をたとえば104〜105回行なつた後でも
読み出し動作においてデータが十分な電源動作マ
ージンを持つて誤まりなく判別できることであ
り、さらにそのデータを保持し得ることである。
このことはメモリトランジスタのオン、オフを
判別するに十分な電荷が浮遊ゲートに蓄積されて
いることであり、書き込み消去動作を繰り返すこ
とすなわちトンネル酸化膜への電流ストレスによ
るトンネル酸化膜のフアウラーノルトハイムトン
ネリング特性の変動が十分に小さいことにより達
成でき、さらにデータ保持はトンネル酸化膜が電
流ストレスを受けても低電界でのリーク電流を生
じなけれはよい。
しかし一般にトンネル酸化膜に濃き込み消去動
作の様な高電界によるフアウラーノルトハイムト
ンネル電流の電流ストレスを加えると、フアウラ
ーノルトハイムトンネリング特性は変動を生じ電
流が流れにくくなり、さらに電流ストレスを加え
ると低電界でのリーク電流が増加し、ひいては酸
化膜の絶縁破壊にいたる。このトンネル酸化膜の
被労特性と密接に関係するのが酸化膜中のエレク
トロントラツプであり電流ストレスによりエレク
トロントラツプにエレクトロンがトラツプされる
ことにより電流は流れにくくなりさらには酸化膜
中に局所的に高電界をつくりだし絶縁破壊まで生
ぜしめる。したがつて電流ストレスによる酸化膜
の特性変動をおさえるには酸化膜中のエレクトロ
ントラツプを少なくすることが重要である。
酸化膜中にエレクトロントラツプを生成してし
まう要因はいくつかある。一つには製造プロセス
中での汚染及び微小粒子の付着があるか、これは
近年のクリーンフロセスの確立、清浄化の改善に
より要因としては小さくなりつつある。
また一つにはトンネル酸化膜の形成方法による
違いがある。たとえばウエツトによる酸化はドラ
イ酸化よりエレクトロントラツプ量が多いことは
一般に知られており、さらに種々の酸化法により
エレクトロントラツプ量を少なくする試みがなさ
れている。
しかしこれらの酸化法よりもより大きな影響を
与える要因として電極効果が知られている。これ
はゲート電極に起因したエレクトロントラツプの
形成であり、ゲート電極を形成する多結晶シリコ
ン中にドープされた不純物原子がトンネル酸化膜
中へ偏析することによりエレクトロントラツプを
形成してしまう現象である。
たとえば不純物としてホウ素をドープすると、
その電極効果はトンネル酸化膜の様な薄い酸化膜
でなくとも数100Åから1000Åの厚い酸化膜であ
つても明らかなエレクトロントラツプの増大を示
す。不純物としてリンやヒ素を用いた場合偏析係
数の違いからホウ素程顕著ではないが、トンネル
酸化膜の様な薄い酸化膜では重大なエレクトロン
トラツプの増加を示す。
前述した従来技術の製造方法によればトンネル
酸化膜は、比較的高濃度、たとえば1020cm-3程度
に不純物原子としてのリンを含む多結晶シリコン
からなるゲート電極、すなわち浮遊ゲートに直接
接しているため後工程の熱処理による不純物の偏
析現象が大きいという欠点を有していた。
しかも浮遊ゲートと制御ゲート間の絶縁膜を熱
酸化法で形成するにはその絶縁特性が良好なもの
を得るために浮遊ゲートを形成する多結晶シリコ
ン中の不純物濃度は濃い事が要求され、さらにそ
の酸化温度はより高温が要求されるためこの電極
効果は重大な欠点となる。従つて、従来技術によ
り製造されたEEPROMは電極効果によりトンネ
ル酸化膜中のエレクトロントラツプが多くそのた
めトンネル酸化膜の疲労が早いため書き込み、消
去の繰り返しによる特性変動すなわち電源動作マ
ージンの減少やテータ保持特性の悪化がよりすく
ない繰り返し回数で生じてしまうという致命的な
欠点を有していた。
本発明の目的は上記欠点を除去しトンネル酸化
膜中のエレクトロントラツプを少くし、寿命が長
く信頼性の高いEEPROMを提供することにあ
る。
〔問題点を解決するための手段〕
本発明による不揮発性半導体記憶装置は一導電
型の半導体基板上に設けられた逆導電型のドレイ
ン及びソース領域と、両領域間の半導体基板上に
第１ゲート絶縁膜を介して設けられかつドレイン
領域の一部の領域上に第２の薄いゲート絶縁膜す
なわちトンネル膜を介して延在するが如く設けら
れた浮遊ゲートと、浮遊ゲート上に第３のゲート
絶縁膜を介して設けられた制御ゲートからなり、
特に浮遊ゲートは二層の多結晶シリコン層で構成
され下層の多結晶シリコン層は上層の多結晶シリ
コン層より不純物濃度が薄く構成されている。
〔実施例〕
次に本発明の実施例について図面を参照して説
明する。
第１図は本発明の一実施例のEEPROMトラン
ジスタの断面図である。
第１図において１はＰ型半導体基板、２はドレ
イン、３はソース、４は第１のゲート酸化膜、５
はトンネル酸化膜である第２のゲート酸化膜、６
は第１の多結晶シリコン膜、７は第２の多結晶シ
リコン層で両者で浮遊ゲート１０を構成する。８
は第３のゲート酸化膜で９は制御ゲートである。
本発明の最も特徴とするところは浮遊ゲート１
０が第１の多結晶シリコン層６と第２の多結晶シ
リコン層７とで構成され第１の多結晶シリコン層
６の不純物濃度は第２の多結晶シリコン層７の不
純物濃度より薄く形成されている事である。
すなわちEEPROMの書き込み消去動作による
電流ストレスが加えられるトンネル酸化膜である
第２のゲート酸化膜５に、電極効果によるエレク
トロントラツプが生成されるのを防ぐため、第２
のゲート酸化膜５に直接接する第１の多結晶シリ
コン層６の不純物濃度を、電極効果が問題として
生じない様に十分薄くし、第２の多結晶シリコン
層７の不純物濃度はその熱酸化膜である第３のゲ
ート酸化膜８の絶縁特性が良好な特性が得られる
様十分濃くする。また、第３のゲート酸化膜８を
形成する高温の酸化を含めた後工程の熱処理に対
しても第１の多結晶シリコン層６中の不純物濃度
は電極効果が問題とならない様十分薄く設定して
おく。第２の多結晶シリコン層中の不純物原子は
第１の多結晶シリコン層６へ熱拡散していくが、
第２の多結晶シリコン層７下部の第２のゲート酸
化膜５との界面近傍の不純物濃度が電極効果が問
題として生じない様低濃度にとどめるため、拡散
距離すなわち第１の多結晶シリコン層６を厚く設
定することができる。
次に第２図ａ〜ｄに従つて本発明による
EEPROMトランジスタの一実施例の製造プロセ
スを説明する。
まず、Ｐ型半導体基板１上にAsのイオン注入
法により選択的にソース３、ドレイン２を形成す
る〔第２図ａ〕。次に約500〜1000Åの第１のゲー
ト酸化膜４を熱酸化法により形成しホトリソグラ
フイー工程によりドレイン２上の一部の第１ゲー
ト酸化膜４をエツチング除去し、ドレインの半導
体面を露光させてフオトレジストを除去した後こ
の部位に約100〜150Åの薄い第２のゲート酸化膜
５を熱酸化法により形成する〔第２図ｂ〕。
次に不純物としてのリンの濃度の薄い（概略
1019cm-3以下）第１のｎ型の多結晶シリコン層６
を形成し続いてその上に不純物濃度の濃い（概略
1020〜1021cm-3）第２の多結晶シリコン層７を形
成する〔第２図ｃ〕。次に第１の多結晶シリコン
層６及ひ第２の多結晶シリコン層７をパターンニ
ングし浮遊ゲート１０を形成したのち熱酸化法に
より第３のゲート酸化膜８を形成する〔第２図
ｄ〕。
次に第３のゲート酸化膜８上にｎ型不純物がド
ープされた第３の多結晶シリコン層を形成しパタ
ーンニングし制御ゲート９を形成することにより
第１図に示したEEPROMトランジスタが得られ
る。このプロセス中第１の多結晶シリコン層６は
不純物を含まないアンドープト多結晶シリコン層
であつても、後の熱処理により第２の多結晶シリ
コン層７から不純物原子が熱拡散し、本発明によ
るEEPROMトランジスタの構成となる。
また、第１の多結晶シリコン層と第２の多結晶
シリコン層とを別々に形成することなく、不純物
濃度の薄い多結晶シリコン層を形成した後、たと
えばイオン注入法により表面近傍のごく浅い領域
に高い濃度に不純物をドープしても本発明による
EEPROMトランジスタの構成が得られる。また
不純物濃度の薄い多結晶シリコン層のかわりにア
ンドープト多結晶シリコン層を形成し、たとえは
イオン注入法により表面近傍のごく浅い領域に高
い濃度に不純物をドープしても後の熱処理により
イオン注入された不純物原子が熱拡散して、本発
明によるEEPROMトランジスタの構成となる。
〔発明の効果〕
以上説明した様に本発明によれば、浮遊ゲート
を二層多結晶シリコン構造にして、トンネル酸化
膜に直接接する第１の多結晶シリコン膜の不純物
濃度を薄くすることにより電極効果によるゲート
酸化膜中のエレクトロントラツプの発生をおさ
え、書き込み消去動作によるトンネル酸化膜に対
する電流ストレスによるトンネル酸化膜のフアウ
ラーノルトハイムトンネル特性の変動を小さく
し、トンネル酸化膜の疲労による低電界リークの
発生をおさえ、結果として許容書き込み消去繰り
返し回数の大きい、すなわち、繰り返し使用して
も特性変動、データ保持不良等の障害を生じない
寿命の長い信頼性の高い不揮発性半導体記憶装置
が得られるのでその効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図ａ
〜ｄは本発明の一実施例の製造工程での断面図、
第３図ａ〜ｄは従来の不揮発性半導体記憶装置の
製造工程での断面図である。 １……Ｐ型半導体基板、２……ドレイン、３…
…ソース、４……第１のゲート酸化膜、５……第
２のゲート酸化膜、６……第１の多結晶シリコン
層、７……第２の多結晶シリコン層、８……第３
のゲート酸化膜、９……制御ゲート、１０……浮
遊ゲート、１９……Ｐ型半導体基板、２０……ド
レイン、２１……ソース、２２……第１のゲート
酸化膜、２３……第２のゲート酸化膜、２４……
浮遊ゲート、２５……第３のゲート酸化膜、２６
……制御ゲート。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型の半導体基板上に設けられた逆導電
    型のドレイン及びソース領域と、該ドレイン及び
    ソース領域間の前記半導体基板上に第１のゲート
    絶縁膜を介して設けられかつ前記ドレイン領域の
    一部の領域上に第２の薄いゲート絶縁膜を介して
    延在するが如く設けられた浮遊ゲートと、該浮遊
    ゲート上に第３のゲート絶縁膜を介して設けられ
    た制御ゲートからなる不揮発性半導体記憶装置に
    おいて、前記浮遊ゲートが第１の多結晶シリコン
    層と該第１の多結晶シリコン層上に設けられた第
    ２の多結晶シリコン層からなりかつ前記第１の多
    結晶シリコン層の不純物濃度が前記第２の多結晶
    シリコン層の不純物濃度より薄いことを特徴とす
    る不揮発性半導体記憶装置。
JP60135583A 1985-06-21 1985-06-21 不揮発性半導体記憶装置 Granted JPS61294870A (ja)

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