JPH04337665A

JPH04337665A - 半導体装置の製造方法

Info

Publication number: JPH04337665A
Application number: JP3109370A
Authority: JP
Inventors: Kazunori Kanebako; 金　箱　和　範; Satoshi Inagi; 稲　木　　　智
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-05-14
Filing date: 1991-05-14
Publication date: 1992-11-25
Anticipated expiration: 2012-04-23
Also published as: JP2604071B2; US5278078A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にマスクＲＯＭの製造に好適な方法に関する
。

【０００２】

【従来の技術】従来のマスクＲＯＭの製造方法には、例
えば特開平１−１５８７３４号公報に開示された技術が
あり、工程別に素子断面を示した図６を用いて説明する
。先ず図６（ａ）に示されたように、９００℃の塩酸を
含んだ酸素雰囲気中で熱酸化を行い、半導体基板６０１
の表面上にシリコン酸化膜６０２を２００オングストロ
ームの膜厚で形成する。低圧化学的気相成長法（ＬＰＣ
ＶＤ法）を用いて、シリコン酸化膜６０２上に多結晶シ
リコンを４０００オングストロームの膜厚で堆積する。形成された多結晶シリコン膜６０３には、塩化ホスホリ
ル（ＰＯＣｌ３　）雰囲気中でリンを注入し熱拡散する
。そして、ＣＶＤ法によりシリコン酸化膜６０４を表面
上に形成する。シリコン酸化膜６０４の表面にレジスト
を塗布し、ゲート電極の領域を１つおきに残してパター
ニングを行い、レジスト膜６０５を形成する。

【０００３】レジスト膜６０５をマスクとしてシリコン
酸化膜６０４に反応性イオンエッチングを行い、図６（
ｂ）に示されるようなゲート酸化膜６０４ａを形成する
。レジスト膜６０５を除去し、二回目のレジストの塗布
を行う。レジスト膜にパターニングを行い、ゲート酸化
膜６０４ａの存在しない領域にレジスト膜６０６を形成
する。

【０００４】次に、多結晶シリコン膜６０３に対するエ
ッチング速度がゲート酸化膜６０４ａに対するエッチン
グ速度よりも十分に速い高選択比の反応性イオンエッチ
ングを行う。これにより、レジスト膜６０６とシリコン
酸化膜６０４ａとが存在しない狭い部分の多結晶シリコ
ン膜６０３が除去される。レジスト膜６０６を除去する
と、図６（ｃ）のように狭い間隔で隣接したゲート電極
６０３ａが形成される。

【０００５】また従来は、次のような製造方法も用いら
れていた。この方法によれば、ゲート電極間の隙間のば
らつきを小さくすることが可能であり、図７を参照して
説明する。上述した方法と同様に、図７（ａ）に示され
るように半導体基板７０１上にシリコン酸化膜７０２と
多結晶シリコン膜７０３を順に形成する。多結晶シリコ
ン膜７０３には、リンを導入し熱拡散させる。この多結
晶シリコン膜７０３上に、ＣＶＤ法によりシリコン酸化
膜７０４を４０００オングストロームの膜厚で形成する
。レジストを塗布し、ゲート電極を形成すべき領域が１
つおきに残るようにパターニングし、レジスト膜７０５
を形成する。

【０００６】このレジスト膜７０５をマスクとしてシリ
コン酸化膜７０４に反応性イオンエッチングを施し、図
７（ｂ）のようなシリコン酸化膜７０４ａを得る。ＬＰ
ＣＶＤ法を用いて多結晶シリコンを１０００オングスト
ロームの膜厚で堆積し、異方性の反応性イオンエッチン
グを多結晶シリコンに施して、シリコン酸化膜７０４ａ
の側面に側壁７０６を形成する。

【０００７】図７（ｃ）のように、表面全体にシリコン
酸化膜をＣＶＤ法により堆積する。この場合に、膜厚は
シリコン酸化膜７０４ａの間隔の約１／２以上に相当す
る約４０００オングストロームとする。レジストを塗布
して平坦化した後、反応性イオンエッチングでエッチバ
ックを行うと、図７（ｄ）のように側壁７０６よりも膜
厚の薄いシリコン酸化膜７０４ｂが残る。

【０００８】多結晶シリコンから成る側壁７０６及び多
結晶シリコン膜７０３に対し、反応性イオンエッチング
を施して除去すると、図７（ｅ）のようにゲート酸化膜
７０２ａ上に多結晶シリコン膜７０３ａとシリコン酸化
膜７０４ｃとが残る。これにより、セルフラインで一定
の間隔を空けてゲート電極が隣接される。

【０００９】以上のような従来の方法によりゲート電極
を配列した装置として図８に示されたような仮想グラン
ドアレイ方式のＮＯＲ型マスクＲＯＭや、図９のように
ＮＡＮＤ型マスクＲＯＭを大規模に集積したものがある
。図８のＲＯＭは、半導体基板表面に埋め込みｎ＋　拡
散層８０１，８０２，８０３，…が一定の間隔で配列さ
れ、これと直交するようにゲート電極８１１，８１２，
８１３，…が表面上に形成されている。このようなアレ
イの配置方法はシャープ技法１９８８年第４０号第７１
頁〜７５頁に開示されている。領域８２１及び８２２に
は不純物イオンが注入されてデータの書き込みが行われ
ている。また図９のＲＯＭでは、基板表面において素子
形成領域９０１及び９０２が素子分離領域９００により
囲まれて形成され、それぞれに配線層と接続されるコン
タクト領域９２１及び９２２が形成されている。素子形
成領域９０１及び９０１と直交するようにゲート電極９
１１，９１２，９１３，…が配列され、領域９３１及び
９３２に不純物が注入されている。このように、狭い間
隔でゲート電極が形成されているＲＯＭでは、データを
決定するためのイオン注入は所望の領域に精度よく注入
できなければならない。

【００１０】ここで、不純物イオンの注入は次のように
して行われる。図１０（ａ）のように、半導体基板１０
０１の表面上にシリコン酸化膜１００２が形成され、多
結晶シリコンから成るゲート電極１００３ａ，１００３
ｂ，…が配列されている。レジストが塗布され、ゲート
電極１００３ａ，１００３ｂ，…下のチャネル領域にお
いて、注入すべき箇所のみが除去されるようにパターニ
ングされる。この場合に、レジスト膜１００４の端面が
、それぞれのゲート電極１００３ａと１００３ｂとの間
の中央付近に来るように設定される。また、ゲート電極
を構成する多結晶シリコン膜の上には上述したようにシ
リコン酸化膜が形成されるが、ここではフッ化アンモニ
ウム溶液によりエッチングされて除去されている。

【００１１】不純物イオンの注入に関し、ＮＯＲ型ＲＯ
Ｍではメモリセルを構成するＮチャネルトランジスタの
閾値電圧を上げるために、加速電圧が約１６０ｋｅＶで
ドーズ量が１×１０１４ｃｍ−２の条件でボロンイオン
（Ｂ＋　）が注入される。ここで、ゲート電極の幅は例
えば０．６μｍで間隔は０．１μｍに設定されている。レジスト膜１００４の端面が、図１０（ａ）のように精
度良くゲート電極間に設定されているときは、ゲート電
極１００３ａの下部における基板表面付近の領域１０１
１に不純物が注入され、ゲート電極１００３ａとレジス
ト膜１００４との隙間には奥深い領域１０１２に不純物
が注入される。この領域１０１２は、半導体基板１００
１の表面から十分に深く、チャネル領域の閾値電圧には
影響を与えない。基板表面付近では、所望のゲート電極
１００３ａの幅分の領域１０１１に精度良くイオンが注
入され、隣接したゲート電極１００３ｂの基板表面付近
には注入されない。

【００１２】しかし、図１０（ｂ）のようにレジスト膜
１００４の形成位置がずれた場合には、次のような問題
が起こる。レジスト膜１００４の端面が、標準偏差の３
倍（３σ）で０．２μｍずれたとすると、所望のゲート
電極１００３ａのチャネル領域１０１１のみに不純物イ
オンが注入されるのでなく、隣接したゲート電極１００
３ｂのチャネル領域１０１３にもイオンが注入されるこ
とになる。

【００１３】不純物イオンの注入後に熱拡散が行われる
と、不純物は横方向に約０．１μｍ拡散する。このため
、図１０（ｃ）のようにゲート電極１００３ａに隣接し
たゲート電極１００３ｂのチャネル領域にまで不純物が
０．２５μｍ入り込むことになる。従って、図８におけ
るＮＯＲ型ＲＯＭでは、セルトランジスタのチャネル幅
の減少を招き、メモリセルの電流が約０．６　倍〔（０
．６−０．２５）／０．６〕に大きく低下する。図９に
示されたＮＡＮＤ型ＲＯＭではチャネル長の減少を招き
、素子分離領域９００でパンチスルーが起きたりリーク
電流が流れたりする。

【００１４】

【発明が解決しようとする課題】このように、従来の製
造方法によれば、レジスト膜の合わせずれにより隣接し
たゲート電極下にまで不純物イオンが注入されて、セル
電流の低下やパンチスルーの発生等の問題を招いていた
。

【００１５】本発明は上記事情に鑑みてなされたもので
あり、ＲＯＭデータを書き込むために不純物イオンを注
入した場合に、マスク合わせにずれが生じても特性に悪
影響が及ばず、微細化を可能にし集積度を向上させる半
導体装置の製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に複数のゲート電極を形成する
工程と、各々のゲート電極上に１つおきに絶縁性膜を形
成する工程と、表面上にレジストを塗布し、所望の領域
が除去され絶縁性膜が形成されていないゲート電極の表
面上に端面がくるようにパターニングを行って第１のレ
ジスト膜を形成する工程と、第１のレジスト膜で覆われ
ていないゲート電極のうち、絶縁性膜が形成されている
ものの半導体基板表面付近で不純物イオンが停止するよ
うな加速電圧により第１のレジスト膜をマスクとして不
純物イオンの注入を行う工程と、レジストを塗布し所望
の領域が除去され絶縁性膜が形成されているゲート電極
の表面上に端面がくるようにパターニングを行って第２
のレジスト膜を形成する工程と、第２のレジスト膜で覆
われていないゲート電極のうち、絶縁性膜が形成されて
いないものの半導体基板表面付近で不純物イオンが停止
する加速電圧により、第２のレジスト膜をマスクとして
不純物イオンの注入を行う工程とを備えたことを特徴と
している。

【００１７】また、半導体基板上に複数のゲート電極を
形成する工程と、各々のゲート電極上に、膜厚が異なる
第１の膜厚と第２の膜厚の絶縁性膜が交互に並ぶように
形成する工程と、表面上にレジストを塗布し、所望の領
域が除去され絶縁性膜のうち第２の膜厚のものの表面上
に端面がくるようにパターニングを行って第１のレジス
ト膜を形成する工程と、第１のレジスト膜で覆われてい
ないゲート電極のうち、第１の膜厚の絶縁性膜が形成さ
れているものの半導体基板表面付近で不純物イオンが停
止する加速電圧により、第１のレジスト膜をマスクとし
て不純物イオンの注入を行う工程と、表面上にレジスト
を塗布し、所望の領域が除去され絶縁性膜のうち第２の
膜厚のものの表面上に端面がくるようにパターニングを
行って第２のレジスト膜を形成する工程と、第２のレジ
スト膜で覆われていないゲート電極のうち、第１の膜厚
の絶縁性膜が形成されているものの半導体基板表面付近
で不純物イオンが停止する加速電圧により、第２のレジ
スト膜をマスクとして不純物イオンの注入を行う工程と
を備えた方法であってもよい。

【００１８】

【作用】絶縁性膜が形成されたゲート電極と形成されて
いないゲート電極とが交互に配列され、不純物イオンを
注入すべき所望の領域が除去されており、さらに絶縁性
膜が形成されていないゲート電極上に端面がくる第１の
レジスト膜が形成される。この第１のレジスト膜をマス
クとし、さらに絶縁性膜が形成されているゲート電極の
基板表面付近でイオンが停止するような加速電圧でイオ
ン注入を行うと、絶縁性膜が形成されているゲート電極
下の基板表面にイオンが注入される。絶縁性膜が形成さ
れていないゲート電極下や、ゲート電極間の隙間領域で
は不純物イオンが基板から十分に深い領域にまで打ち込
まれ、特性には影響を及ぼさない。このことは、マスク
合わせずれが発生した場合にも、第１のレジスト膜の端
面がゲート電極上にあれば同様であり、隣のゲート電極
下の半導体基板表面付近にイオンが注入されることはな
い。逆に、第２のレジスト膜を形成した場合には、絶縁
性膜が形成されていないゲート電極の基板表面付近でイ
オンが停止するような加速電圧でイオン注入が行われ、
絶縁性膜が形成されているゲート電極では半導体基板ま
でイオンが到達せずゲート電極間では基板表面から十分
に深い領域に注入され、隣接したゲート電極の基板表面
にはイオン注入がなされない。

【００１９】ゲート電極上に、膜厚が異なる第１の膜厚
の絶縁性膜と第２の膜厚の絶縁性膜とを交互に形成した
場合も同様であり、第１のレジスト膜を形成した場合は
、マスク合わせのずれがあっても第２の膜厚の絶縁性膜
が形成されているゲート電極の基板表面にのみ不純物イ
オンが注入され、第２のレジスト膜を形成した場合は第
１の膜厚の絶縁性膜が形成されているゲート電極の基板
表面にのみ不純物イオンが注入され、それぞれ隣接した
ゲート電極下の基板表面にはイオン注入はなされない。このため、特性に影響を与えず高集積化が達成され得る
。

【００２０】

【実施例】以下、本発明の一実施例について図１を参照
して説明する。従来と同様の方法を用いて、半導体基板
１０１の表面上にゲート酸化膜１０２と多結晶シリコン
膜１０３、シリコン酸化膜１０４が順に形成される。こ
こで従来の場合と異なるのは、シリコン酸化膜１０４の
膜厚が４０００オングストロームと厚いことである。こ
の後、図６（ａ）から図６（ｂ）に示された従来と同様
の方法でパターニングを行うと、図１（ａ）のように膜
厚が４０００オングストロームの多結晶シリコン膜１０
３から成るゲート電極と、多結晶シリコン膜１０３上に
同じ膜厚のシリコン酸化膜１０４が１つおきに形成され
る。

【００２１】この状態で、シリコン酸化膜１０４が形成
されていないゲート電極（以下、膜厚の薄いゲート電極
と称す）のチャネル領域と、シリコン酸化膜１０４が形
成されたゲート電極（以下、膜厚の厚いゲート電極と称
す）のチャネル領域のいずれか一方に、不純物イオンの
注入を行う。

【００２２】膜厚が厚いゲート電極下のチャネル領域に
イオン注入を行う場合は、図１（ｂ）に示されるような
レジスト膜１０５及び１０６をマスクに用いる。このレ
ジスト膜１０５及び１０６は、端面がいずれも膜厚の厚
いゲート電極上のほぼ中間に位置している点に特徴があ
る。このようなレジスト膜１０５及び１０６をマスクと
して、例えばボロンイオン（Ｂ＋　）を約１８０ｋｅＶ
の加速電圧で注入する。これにより、膜厚の薄いゲート
電極下のチャネル領域１０８にボロンイオン（Ｂ＋　）
が注入され、膜厚の厚いゲート電極との間の隙間領域に
は半導体基板１０１の表面から深い領域１０７，１０９
に不純物イオンが注入される。この半導体基板１０１表
面から十分に深い領域１０７，１０９に打ち込まれた不
純物は、チャネル領域の閾値電圧には影響を及ぼさない
ため特性上無視することができる。また厚いゲート電極
が存在する領域では、打ち込まれた不純物イオンはゲー
ト電極の途中で停止し、半導体基板１０１表面には到達
しないため、同様に閾値電圧には影響を与えない。

【００２３】膜厚が厚いゲート電極下のチャネル領域に
イオン注入するときは、図１（ｂ）に示されるようなレ
ジスト膜１１１及び１１２が用いられる。この場合のレ
ジスト膜１１１及び１１２は、図１（ａ）の場合とは逆
に端面が膜厚の薄いゲート電極上のほぼ中央にくるよう
に形成されている。このレジスト膜１１１及び１１２を
マスクとして、ボロンイオン（Ｂ＋　）を約３６０ｋｅ
Ｖの加速電圧で注入する。これにより、膜厚の厚いゲー
ト電極下のチャネル領域１１４，１１５にのみイオンが
注入され、ゲート電極が存在しない隙間領域や膜厚の薄
いゲート電極下では半導体基板１０１表面から十分に深
い領域に注入され、トランジスタの特性には何等影響を
与えない。ここで、図１（ａ）の工程で膜厚の薄いゲー
ト電極のチャネル領域１０８に打ち込まれた不純物は、
熱拡散工程を経て領域１１３において拡散している。

【００２４】この後熱拡散工程を経ると、図１（ｃ）に
示されるように注入された不純物が領域１２１，１２２
で拡散する。

【００２５】このような本実施例を用いた場合には、マ
スク合わせにずれが生じても隣接するゲート電極下のチ
ャネル領域には不純物は注入されないことを以下に詳述
する。図２に、膜厚が薄いゲート電極下にイオン注入を
行う場合の素子断面を示す。図２（ａ）は、マスク合わ
せにずれが生じなかった場合に相当する。レジスト膜１
０５の端面が、多結晶シリコン膜１０３ａ上にシリコン
酸化膜１０４ａが形成された膜厚の厚いゲート電極上の
中央に位置し、レジスト膜１０６の端面が同じく多結晶
シリコン膜１０３ｅ上にシリコン酸化膜１０４ｅが形成
されたゲート電極上の中央に位置している。

【００２６】マスクが右へ０．２μｍ合わせずれを起こ
した場合は、図２（ｂ）に示されるようなレジスト膜１
０５及び１０６が形成される。このレジスト膜１０５及
び１０６をマスクとしてイオン注入が加速電圧１６０ｋ
ｅＶで行われると、膜厚の薄いゲート電極（多結晶シリ
コン膜１０３ｂ，１０３ｄ）下の領域１３２，１３３に
は不純物イオンが注入され、ゲート電極間には半導体基
板１０１表面から十分に深い領域１３１に注入される。さらに、膜厚の厚いゲート電極（多結晶シリコン膜１０
３ｃ及びシリコン酸化膜１０４ｃ，多結晶シリコン膜１
０３ｅ及びシリコン酸化膜１０４ｅ）が存在する領域で
は電極の途中でイオンが停止する。これにより、マスク
合わせにずれが生じない図２（ａ）に示された場合と同
様な結果を招く。従って、熱拡散工程を経てイオンが横
方向に０．１μｍ拡散しても、図２（ｃ）のように膜厚
の厚いゲート電極間の実効チャネル幅は０．６μｍが確
保される。このため、膜厚の厚いゲート電極下のチャネ
ル領域には不純物は侵入せず、特性には影響が及ばない
。

【００２７】膜厚が厚いゲート電極下にイオン注入する
場合は、次のようである。図３（ａ）は、マスク合わせ
にずれが生じていない場合に相当する。レジスト膜１０
５の端面が多結晶シリコン膜１０３ａから成る膜厚の薄
いゲート電極上のほぼ中央に位置し、同様にレジスト膜
１０６の端面が多結晶シリコン膜１０３ａから成るゲー
ト電極上のほぼ中央に位置している。

【００２８】これに対し、マスク合わせずれが右方向に
０．２μｍ発生した場合は、図３（ｂ）のようなレジス
ト膜１０５及び１０６が形成される。このレジスト膜１
０５及び１０６をマスクとし、ボロンイオン（Ｂ＋　）
を３２０ｋｅＶの加速電圧で打ち込むと、膜厚の厚いゲ
ート電極（多結晶シリコン膜１０３ｂ及びシリコン酸化
膜１０４ｂ，多結晶シリコン膜１０３ｄ及びシリコン酸
化膜１０４ｅ）下のチャネル領域１５３，１５５にのみ
イオンが注入される。膜厚の薄いゲート電極（多結晶シ
リコン膜１０３ｃ，１０３ｅ）下では、半導体基板１０
１表面から十分に深く閾値電圧に影響を与えない領域１
５４，１５６にイオンが注入され、ゲート電極間ではよ
り深い領域１５２に注入される。このため、半導体基板
１０１表面では膜厚の厚いゲート電極下にのみイオンが
注入された状態となる。

【００２９】熱拡散工程を経ると、図３（ｃ）のように
膜厚の厚いゲート電極下の領域１６３，１６５に不純物
が拡散される。熱拡散により、この領域１６３，１６５
の不純物が横方向に０．１μｍ拡散したとしても、膜厚
の薄いゲート電極間の実効チャネル幅は、図２（ｃ）の
場合と同様に０．６μｍが確保される。このため、膜厚
の薄いゲート電極の閾値電圧には影響が及ばない。

【００３０】次に、本願発明の他の実施例による製造方
法について図４を参照して説明する。先ず半導体基板２
０１の表面上に、上述の実施例と同様に２００オングス
トロームのシリコン酸化膜２０２と４０００オングスト
ロームの多結晶シリコン膜２０３とを順に形成する。多
結晶シリコン膜２０３に、塩化ホスホリル（ＰＯＣｌ３
　）雰囲気中の熱処理でリンイオン（Ｐ＋　）を注入・
拡散する。この後、シリコン酸化膜２０４をＣＶＤ法で
形成するが、このとき膜厚が４０００オングストローム
になるように形成する。このシリコン酸化膜２０４上に
、多結晶シリコン膜２０５をＬＰＣＶＤ法で１０００オ
ングストロームの膜厚で形成する。レジストが塗布され
、パターニングが行われてゲート電極形成領域のうち一
つおきにレジスト膜２０６が形成される。

【００３１】このレジスト膜２０６をマスクとして、シ
リコン酸化膜２０４と多結晶シリコン膜２０５にそれぞ
れ異なる条件で反応性イオンエッチングを行い、図４（
ｂ）に示されるようなシリコン酸化膜２１４と多結晶シ
リコン膜２１５とを形成する。この後、ＬＰＣＶＤ法に
より多結晶シリコンを１０００オングストローム堆積し
、異方性の反応性イオンエッチングを行って側壁２１６
を形成する。

【００３２】図４（ｃ）のように、ＣＶＤ法により４０
００オングストロームの膜厚のシリコン酸化膜２１７を
形成する。

【００３３】レジストを塗布して表面を平坦化し、シリ
コン酸化膜２１７に対して高い選択比の反応性イオンエ
ッチングを行うと、図４（ｄ）のようにシリコン酸化膜
２１４，多結晶シリコン膜２１５および側壁２１６の間
にシリコン酸化膜２２７が残る。これにより、膜厚が異
なるシリコン酸化膜２１４とシリコン酸化膜２２７とが
交互に配列された状態になる。

【００３４】多結晶シリコン２１５及び側壁２１６に対
し、シリコン酸化膜２１４及び２２７よりも高い選択比
で反応性エッチングを行う。この結果、図４（ｅ）のよ
うに狭い一定の間隔を空けてゲート酸化膜２１２上に多
結晶シリコン膜２１３が隣接するように形成され、その
表面上に膜厚が交互に異なるシリコン酸化膜２１４又は
２２７が形成される。

【００３５】この後、所望のゲート電極下のチャネル領
域にイオン注入を行う。先ず、シリコン酸化膜２２７が
形成されている膜厚の薄いゲート電極下のチャネル領域
にイオンを注入するときは、図５（ａ）のように膜厚の
厚いゲート電極上のほぼ中央に端面がくるレジスト膜２
３１及び２３２を形成する。このレジスト膜２３１及び
２３２をマスクとして、膜厚の薄いゲート電極下のチャ
ネル領域２４２にイオンが入るように、例えば加速電圧
が２２０ｋｅＶでドーズ量が１×１０１４ｃｍ−２で注
入を行う。これにより、上述した実施例と同様にゲート
電極間には半導体基板２０１から十分に深い領域２４１
にイオンが注入され、特性には影響が及ばない。　　膜
厚の厚いゲート電極下にイオン注入を行う場合は、膜厚
が薄いゲート電極上のほぼ中央に端面がくるようにレジ
スト膜２４１及び２４２を形成する。このレジスト膜２
４１及び２４２をマスクとして厚いゲート電極下のチャ
ネル領域２６１，２６４にイオンが入るように、例えば
加速電圧が３６０ｋｅＶでドーズ量が１×１０１４ｃｍ
−２となる条件で注入する。膜厚の薄いゲート電極下で
は、半導体基板２０１よりも深い領域２６３にイオンが
注入されるため、特性に影響はない。注入されたイオン
は、図５（ｃ）に示されたように領域２５２，２７１，
２７４において拡散される。

【００３６】以上のように本実施例の製造方法によれば
、交互に膜厚の異なるゲート電極を形成し、膜厚の薄い
ゲート電極下にイオン注入する場合と厚いゲート電極下
にイオン注入する場合とで異なるレジスト膜を用いて行
う。これにより、薄い膜厚のゲート電極下のチャネル領
域と、厚いゲート電極下のチャネル領域とにセルフアラ
インで打ち込むことができ、隣接したゲート電極下への
イオン注入を防いで閾値電圧に影響が及ぶのを防止する
ことができるため、微細化に寄与しマスクＲＯＭの集積
度の向上が達成される。

【００３７】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、ゲート電極下の
チャネル領域に不純物イオンを注入する際に、膜厚の厚
いゲート電極下への注入と薄いゲート電極下への注入と
のいずれを先に行ってもよい。また、各々の膜の材質は
実施例によるものに限られず、例えばゲート電極を多結
晶シリコンの代わりにシリサイドやポリサイドで形成し
てもよい。さらに、ゲート電極上に形成する膜は、シリ
コン酸化膜に限らずシリコン窒化膜等の他の絶縁性物質
で形成することもできる。

【００３８】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、ゲート電極上に絶縁性膜が交互に形成さ
れ、あるいは膜厚が異なる絶縁性膜が交互に形成されて
おり、不純物イオンを一定の加速電圧で注入した場合に
、絶縁性膜の有無あるいは絶縁性膜の膜厚の違いにより
隣接したゲート電極下の基板表面にはイオンは注入され
ず、特性に悪影響を与えずに集積度を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の製造方法
を工程別に示した素子断面図。

【図２】同実施例の製造方法により不純物イオンを注入
する工程を示した素子断面図。

【図３】同実施例の製造方法により不純物イオンを注入
する工程を示した素子断面図。

【図４】本発明の他の実施例による半導体装置の製造方
法を工程別に示した素子断面図。

【図５】同実施例による半導体装置の製造方法を工程別
に示した素子断面図。

【図６】従来の半導体装置の製造方法を工程別に示した
素子断面図。

【図７】従来の他の半導体装置の製造方法を工程別に示
した素子断面図。

【図８】ＮＯＲ型マスクＲＯＭの素子の表面を示した平
面図。

【図９】ＮＡＮＤ型マスクＲＯＭの素子の断面を示した
平面図。

【図１０】従来の製造方法により不純物イオンを注入し
た場合の素子断面図。

【符号の説明】

１０１，２０１　　半導体基板１０２，２０２，２１２　　シリコン酸化膜１０３，２
０３，２１３　　多結晶シリコン膜１０４，２０４，２
１４，２２７　　シリコン酸化膜１０５，１０６，１１
１，１１２，２３１，２３２，２４１，２４２　　レジ
スト膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に複数のゲート電極を形成す
る工程と、前記各々のゲート電極上に１つおきに絶縁性
膜を形成する工程と、表面上にレジストを塗布し、所望
の領域が除去され、さらに前記絶縁性膜が形成されてい
ない前記ゲート電極の表面上に端面がくるようにパター
ニングを行って第１のレジスト膜を形成する工程と、前
記第１のレジスト膜で覆われていない前記ゲート電極の
うち、前記絶縁性膜が形成されているものの半導体基板
表面付近で不純物イオンが停止するような加速電圧によ
り、前記第１のレジスト膜をマスクとして前記不純物イ
オンの注入を行う工程と、表面上にレジストを塗布し、
所望の領域が除去され、さらに前記絶縁性膜が形成され
ている前記ゲート電極の表面上に端面がくるようにパタ
ーニングを行って第２のレジスト膜を形成する工程と、
前記第２のレジスト膜で覆われていない前記ゲート電極
のうち、前記絶縁性膜が形成されていないものの半導体
基板表面付近で前記不純物イオンが停止する加速電圧に
より、前記第２のレジスト膜をマスクとして前記不純物
イオンの注入を行う工程とを備えたことを特徴とする半
導体装置の製造方法。
【請求項２】半導体基板上に複数のゲート電極を形成す
る工程と、前記各々のゲート電極上に、膜厚が異なる第
１の膜厚と第２の膜厚の絶縁性膜が交互に並ぶように形
成する工程と、表面上にレジストを塗布し、所望の領域
が除去され、さらに前記絶縁性膜のうち前記第１の膜厚
のものの表面上に端面がくるようにパターニングを行っ
て第１のレジスト膜を形成する工程と、前記第１のレジ
スト膜で覆われていない前記ゲート電極のうち、前記第
２の膜厚の前記絶縁性膜が形成されているものの半導体
基板表面付近で不純物イオンが停止する加速電圧により
、前記第１のレジスト膜をマスクとして前記不純物イオ
ンの注入を行う工程と、表面上にレジストを塗布し、所
望の領域が除去され、さらに前記絶縁性膜のうち前記第
２の膜厚のものの表面上に端面がくるようにパターニン
グを行って第２のレジスト膜を形成する工程と、前記第
２のレジスト膜で覆われていない前記ゲート電極のうち
、前記第１の膜厚の前記絶縁性膜が形成されているもの
の半導体基板表面付近で前記不純物イオンが停止する加
速電圧により、前記第２のレジスト膜をマスクとして前
記不純物イオンの注入を行う工程とを備えたことを特徴
とする半導体装置の製造方法。