CN102544022A

CN102544022A - 一种混合非挥发快闪存储器及其存储系统

Info

Publication number: CN102544022A
Application number: CN2012100022548A
Authority: CN
Inventors: 潘立阳; 刘利芳
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2012-01-05
Filing date: 2012-01-05
Publication date: 2012-07-04
Anticipated expiration: 2032-01-05
Also published as: CN102544022B

Abstract

本发明提供一种混合非挥发快闪存储器，该存储器的存储单元包括：位于所述半导体衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅极，以及位于所述栅极第一边缘处所述半导体衬底中的源端和位于所述栅极第二边缘处所述半导体衬底中的漏端。本发明实施例通过采用高密度的双位非均匀沟道器件作为存储单元，并以此在同一个芯片上构成NOR阵列和NAND阵列，利用同一种工艺形成eNOR闪存和NAND闪存的单芯片混合存储，从而以较小的芯片面积实现NAND闪存的大容量数据存储和eNOR闪存的快速程序读取。

Description

一种混合非挥发快闪存储器及其存储系统

技术领域

本发明涉及存储器技术领域，特别涉及一种混合非挥发快闪存储器以及包括该混合非挥发快闪存储器的存储系统。

背景技术

快闪存储器(Flash)根据其逻辑结构的不同，可以分为NAND型和NOR型两种。

NAND型闪存，指的是存储单元通过串联关系构成整个阵列。由于相邻存储单元之间不需要有接触孔，因此等效的单个存储单元面积较小，整个阵列结构密度较高。同时，实现NAND结构的存储单元的结构相对简单，擦除较快。其缺点在于，读取速度较慢且不支持代码本地执行。NAND型闪存的特性决定了其适合高密度大容量数据存储。

NOR型闪存，指的是存储单元通过并联关系构成整个阵列。eNOR特指嵌入到ASIC(特定用途集成电路)、CPU、DSP(数字信号处理器)等电路系统中的NOR型闪存。并联结构的阵列决定了eNOR闪存可以实现随机读取，并且读取速度较快。因此它可以支持代码本地执行，适用于大量程序存储。其缺点在于，eNOR闪存的相邻存储单元之间都需要接触孔，同时需要一些辅助的读写擦除逻辑，因此其存储密度较小、容量小。另外，eNOR闪存的擦除和编程速度慢、块尺寸较大，使得eNOR闪存不适合大容量数据存储。

由于NAND型闪存和eNOR型闪存具有上述互补的优缺点，故其应用领域互不相同且不能相互代替。现有的同时应用NAND型闪存和eNOR型闪存的数码产品存在以下问题：一方面，NAND型闪存和eNOR型闪存的工艺流程不同，故需要分别制作，增加了产品的制作成本；NAND型闪存是以独立的芯片集成到系统中，而eNOR型闪存则嵌入到其他电路系统芯片中，二者不同的集成方式导致系统面积较大，从而影响产品的最终尺寸；另一方面，以NAND型闪存作为大容量数据的存储介质，而以eNOR型闪存作为小容量的系统程序的存储介质，同时需要RAM(随机存储器)作为数据缓存介质，不同的存储系统通过多个芯片封装组合在一起，导致整个系统结构复杂。

近几年来，出现了一些将NAND与NOR阵列的优点相结合的新技术，比如三星公司提出的OneNAND结构。该结构基于NAND结构，并结合NOR闪存读取速度快和代码芯片内执行的特点，在单独的OneNAND芯片中集成NOR闪存接口，NAND闪存控制器逻辑、NAND闪存阵列，以及高达5KB的缓冲SRAM(静态随机存储器)作为高速缓冲区。但是OneNAND芯片有其不可克服的缺点，首先，采用与NAND阵列相同的存储内核，会遭遇存储坏块的问题，需要使用专门的嵌入式控制软件对存储内核进行管理。另外，采用芯片内部的SRAM作为缓存，实现芯片内执行程序。但SRAM的晶体管利用效率非常低，无法实现大容量程序的快速存取执行，故在程序存储容量和执行速度上不能与真正的NOR型闪存相比拟。

又比如Spansion公司提出的ORNAND结构。该结构基于NOR架构，通过双信息位的方式实现媲美NAND的高密度存储。不过，ORNAND结构与OneNAND结构一样都无法直接支持代码本地执行功能，而是必须通过另外的NOR阵列执行或者将ORNAND的指令代码下载到DRAM(动态随机存储器)中运行。

综上，ORNAND与OneNAND技术都没有从实质上将eNOR闪存和NAND闪存真正融合在一起。所以，需要一种能够高速读取、代码本地运行，同时又能实现大容量数据存储的存储器。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是提供一种混合非挥发快闪存储器，以较小的芯片面积实现NAND闪存的大容量数据存储和eNOR闪存的快速程序读取。

为达到上述目的，本发明一方面提出了一种混合非挥发快闪存储器，包括：半导体衬底、形成在所述半导体衬底上的第一存储器阵列和第二存储器阵列。其中，所述第一存储器阵列包括：沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个第一存储单元，在第二方向上相邻的所述存储单元列之间相互隔离；沿第二方向的多条并行排列的第一字线，和所述第一存储单元的栅极连接；沿所述第二方向的一条第一源线，将所有所述第一存储单元的源端连接；沿所述第一方向的多条并行排列的第一位线，与所述第一字线、第一源线交叉排列，和所述第一存储单元的漏端连接。所述第二存储器阵列包括：沿所述第一方向的多个串行结构，所述多个串行结构在所述第一方向和第二方向上并行排列，每个所述串行结构包括一个第一选择晶体管、多个第二存储单元以及一个第二选择晶体管，所述晶体管和所述多个第二存储单元串行连接，在所述第二方向上相邻的所述串行结构之间相互隔离；沿所述第二方向的多条并行排列的第二字线，和所述第二存储单元的栅极连接；沿所述第二方向的第一选择线，并行位于所述多条并行排列的第二字线的第一端，并和所述第一选择晶体管的栅极连接；沿所述第二方向的第二选择线，并行位于所述多条并行排列的第二字线的第二端，并和所述第二选择晶体管的栅极连接；沿所述第一方向的多条并行排列的第二位线，和所述第二字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条第二位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条第二位线连接。

其中，所述第一存储单元和第二存储单元结构相同，包括：位于所述半导体衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅极，以及位于所述栅极第一边缘处所述半导体衬底中的源端和位于所述栅极第二边缘处所述半导体衬底中的漏端。每个所述第一存储单元和每个所述第二存储单元分别可以存储两位信息，所述两位信息分别存储于所述存储单元的源端和漏端附近的所述氮化硅层中。

在本发明的一个实施例中，所述半导体衬底为p型半导体衬底，所述第一存储单元和第二存储单元包括：形成在所述p型半导体衬底上的p阱和形成在所述p阱上的所述沟道区，所述沟道区为非均匀掺杂，水平方向掺杂情况为p+/n-/p+，或者p+/p-/p+，或者p+/耗尽区/p+。

在本发明的一个实施例中，所述存储单元列中的相邻两个所述第一存储单元反向串联，以使相邻两个所述第一存储单元的源端连接在所述第一源线上，或者以使相邻两个所述第一存储单元的漏端连接在同一条所述第一位线上，有利于简化第一存储器阵列结构，从而缩小整个存储器芯片的面积。

在本发明的一个实施例中，所述第一方向上相邻两个所述串行结构反向串联，以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述第二位线上，或者以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述第二位线上，有利于简化第二存储器阵列结构，从而缩小整个存储器芯片的面积。

本发明另一方面还提出了一种包含上述混合非挥发快闪存储器的存储系统。

在本发明的一个实施例中，所述混合非挥发快闪存储器的所述第一存储器阵列作为所述存储系统的程序存储器，用于存储程序，以实现快速读取程序和代码本地运行；所述混合非挥发快闪存储器的所述第二存储器阵列作为所述存储系统的数据存储器，用于存储数据，以实现大容量存储数据。

在本发明的一个实施例中，所述存储系统还包括：微处理器和随机存储器，其中，所述随机存储器用于暂存数据，所述程序存储器、数据存储器和随机存储器分别与所述微处理器连接，由所述微处理器控制执行存储命令。

在本发明的一个实施例中，所述程序存储器、数据存储器和随机存储器分别通过地址总线和数据总线以和所述微处理器双线连接。

在本发明的一个实施例中，所述存储系统可以应用于身份证智能卡、电话智能卡、手机SIM卡、安全数码SD卡等智能卡或存储卡中。用户不仅可以在该存储系统中存储数据，还可以存储程序，有利于简化手机相机等电子数码产品的系统构造，提高系统运行速度，减小功耗。

根据本发明实施例的混合非挥发快闪存储器，通过采用高密度的双位非均匀沟道器件作为存储单元，并以此在同一个芯片上构成NOR阵列(第一存储器阵列)和NAND阵列(第二存储器阵列)，实现eNOR和NAND闪存的单芯片混合存储。其有益效果体现在：

(1)NOR阵列中的单个存储单元从功能上可以等效为由一个栅控制的一个存储管加一个选择管，存储管用来存储信息，可以对其进行编程、擦除和读取等操作；通过选择管的导通和关断来控制该存储单元是否被选中。该NOR阵列架构既可以提高存储密度，又可以避免过擦除带来的漏电问题，简化外围控制电路；

(2)NAND阵列中的单个存储单元可以实现1位存储、2存储以及多电平(Multi-Level)存储，并且能够进行正反向编程擦除与读取，具有大容量数据存储能力以及灵活的操作方式。另外，该NAND阵列架构占用面积小、集成度高，降低功耗，节约成本，适于存储器小尺寸高密度的发展需求。

(3)基于该双位非均匀沟道器件的eNOR和NAND阵列使用完全相同的工艺流程制作，从而可以在同一芯片上实现eNOR和NAND闪存的真正集成，减小芯片面积的同时，兼具NAND大容量数据存储和eNOR快速程序存储的优点。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例的混合非挥发快闪存储器的存储单元的剖面示意图；

图2为本发明实施例的由SONOS快闪存储器单元构成的NOR闪存阵列结构示意图；

图3为本发明实施例的由SONOS快闪存储器单元构成的NAND闪存阵列结构示意图；

图4为包含本发明实施例的混合非挥发快闪存储器的存储系统结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本发明实施例提供一种混合非挥发快闪存储器以及包括该混合非挥发快闪存储器的存储系统，通过采用高密度的双位非均匀沟道器件作为存储单元，并以此在同一个芯片上形成成NOR阵列(第一存储器阵列)和NAND阵列(第二存储器阵列)，实现eNOR和NAND闪存的单芯片混合存储。下面结合附图说明本发明的具体实施方式。

图1为本发明实施例的混合非挥发快闪存储器的存储单元的剖面示意图。如图1所示，该存储单元包括：位于半导体衬底100上的沟道区308；位于沟道区308上的依次由隧穿二氧化硅层304、用于电荷俘获的氮化硅层303、二氧化硅层302组成的复合介质层；以及在复合介质层上是起控制作用的多晶硅控制栅301，与复合介质层共同构成栅结构(即栅极)；在不均匀沟道308左边位于栅结构第一边缘处衬底100中的源端306；在不均匀沟道308右边位于栅结构第二边缘处衬底100中的漏端305。该存储单元可以存储两位信息bit1和bit2，其中，bit1存储于存储单元的源端306附近的氮化硅层303中，bit2存储于存储单元的漏端305附近的氮化硅层303中。

其中，根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底100可以包括各种掺杂配置。衬底100还可以包括硅、锗、金刚石、碳化硅、砷化镓、砷化铟或者磷化铟等半导体材料。此外，衬底100可以可选地包括外延层，可以被应力改变以增强其性能，以及也可以包括绝缘体上硅(SOI)结构。在本实施例中，衬底100为p型硅衬底，故该存储单元的结构为硅-氧化层-氮化硅-氧化层-硅型SONOS快闪存储器。优选地，本实施例的存储单元还包括位于p型半导体衬底100上的p阱200。其中，位于p阱200上的沟道区308为非均匀掺杂，水平方向掺杂情况为p+/n-/p+(如图1所示)，或者p+/p-/p+，或者p+/耗尽区/p+。

根据本发明实施例的混合非挥发快闪存储器包括：半导体衬底100，以及形成在半导体衬底100上的NOR阵列和NAND阵列。以下分别描述由上述SONOS快闪存储器单元构成的NOR阵列和NAND阵列结构。

由上述SONOS快闪存储器单元构成的NOR闪存阵列结构如图2所示。该阵列结构包括多个存储单元分别沿行方向(第二方向W)和列方向(第一方向L)二维排列，在列方向上形成存储单元列，在行方向上相邻的存储单元列之间相互隔离，例如可以采用沿列方向的浅槽隔离结构(STI)进行隔离。其中，同一行的每个存储单元的栅极401通过第一字线WL连接，故阵列中包括多条沿行方向的并行排列的第一字线WL(如图2所示的WL1、WL2)；阵列中每个存储单元的源端404通过一条第一源线SL(如图2所示的SL)连接，即阵列中的各个存储单元是共源的；同一列的每个存储单元的漏端405通过第一位线BL连接，故阵列中包括多条沿列方向的并行排列的第一位线BL(如图2所示的BL1、BL2、BL3)。第一位线BL与第一字线WL、第一源线SL交叉排列。

在本发明实施例中，同一存储单元列中的相邻两个存储单元反向串联，也就是说，相邻两个存储单元的源端404连接在源线SL上，或者漏端405连接在同一条第一位线BL上。有利于简化NOR阵列结构，从而缩小整个存储器芯片的面积。

根据本发明实施例的NOR阵列中的单个存储单元从功能上可以等效为一个存储管加一个选择管(例如MOS晶体管)，该存储管和选择管由一个栅控制。存储管用来存储信息，可以对其进行编程、擦除和读取等操作；通过选择管的导通和关断来控制该存储单元是否被选中。该NOR阵列架构既可以提高存储密度，又可以避免过擦除带来的漏电问题，简化外围控制电路。

由上述SONOS快闪存储器单元构成的NAND闪存阵列结构如图3所示。该阵列结构包括多个SONOS串行结构STi在行方向(第二方向W)和列方向(第一方向L)二维排列。其中，每个串行结构STi包括在列方向上顺次串联的一个第一选择晶体管501D(即位线选择晶体管501D)、多个SONOS快闪存储器单元和一个第二选择晶体管501S(即源线选择晶体管501S)。在行方向上相邻的串行结构STi之间相互隔离，例如可以采用沿列方向的浅槽隔离结构(STI)进行隔离。每个串行结构STi所包含的SONOS存储单元的数量可以为但不限于图3中所示的16个。在行方向上每个SONOS存储单元的栅极通过一条第二字线WL’(如图3中的WL0’-WL15’)连接，同时行方向上每个位线选择晶体管501D的栅极通过一条第一选择线BSeL(如图3中的BSeL0、BSeL1)连接，行方向上每一个源线选择晶体管501S的栅极通过一条第二选择线GSeL(如图3中的GSeL0、BSeL1)连接。第二位线BL’和第二字线WL’、第一选择线BSeL及第二选择线GSeL交叉排列。

在本发明实施例中，在列方向上相邻的两个串行结构STi反相串联，也就是说，在列方向，相邻串行结构STi的位线选择晶体管501D的漏端503共同连接到一条第二位线BLi’，而相邻串行结构STi的源线选择晶体管501S的源端505共同连接到前一条第二位线BLi-1’，其中，i为第二位线BL’的编号。该反向串联的结构有利于减少NAND阵列的数据线数量，简化NAND阵列结构，从而缩小整个存储器芯片的面积。

根据本发明实施例的NAND阵列中的单个存储单元可以实现1位存储、2存储以及多电平(Multi-Level)存储，并且能够进行正反向编程擦除与读取，具有大容量数据存储能力以及灵活的操作方式。另外，该NAND阵列架构占用面积小、集成度高，降低功耗，节约成本，适于存储器小尺寸高密度的发展需求。

本发明实施例提供一种基于双位非均匀沟道器件的混合非挥发快闪存储器，即具备NAND闪存的小尺寸高密度的优点，又具备eNOR闪存支持代码本地执行，读取速度较快的优点，并且根据本发明实施例的eNOR阵列由于采用双位非均匀沟道器件为存储单元，相对于普通的eNOR阵列存储密度更高。此外，基于双位非均匀沟道器件的eNOR和NAND阵列可以使用完全相同的工艺流程进行制作，从而可以在同一芯片上实现eNOR和NAND闪存的真正集成，在减小芯片面积的同时，兼具NAND大容量数据存储和eNOR快速程序存储的优点。

本发明实施例另一方面提供一种包含根据本发明实施例第一方面的混合非挥发快闪存储器的存储系统，如图4所示。其中，该混合非挥发快闪存储器的NOR阵列作为存储芯片的程序存储器606，用于存储程序，以实现快速读取程序和代码本地运行；该混合非挥发快闪存储器的NAND阵列作为存储芯片的数据存储器608，用于存储数据，以实现大容量存储数据。该存储系统可以应用于各种用于识别信息的智能卡，例如身份证智能卡、电话卡、手机SIM卡等，也可以应用于用于存储信息的存储卡，例如SD卡(安全数码卡)等。通过集成有NOR阵列和NAND阵列的混合非挥发快闪存储器，既可以满足用户大容量存储的需求，又可以提高程序执行速度，并且有利于简化产品的系统构造，提高系统运行速度，减小系统功耗。

本发明实施例以应用于智能卡的存储系统为例，如图4所示，该存储系统包括：微处理器MCU602、RAM604、程序存储器606和数据存储器608。程序存储器606、数据存储器608和RAM604分别与微处理器MCU602连接，例如，程序存储器606、数据存储器608和RAM604分别通过各自的地址总线601和数据总线603以和微处理器MCU602双线连接，由微处理器MCU602控制执行相应的存储命令。其中，RAM604用于暂存程序和数据，程序存储器606用于存储需快速读取和运行的程序，数据存储器608用于存储大容量的数据。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims

1.一种混合非挥发快闪存储器，包括：

半导体衬底；

形成在所述半导体衬底上的第一存储器阵列，包括：

沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个第一存储单元，在第二方向上相邻的所述存储单元列之间相互隔离，

沿所述第二方向的多条并行排列的第一字线，和所述第一存储单元的栅极连接，

沿所述第二方向的一条第一源线，将所有所述第一存储单元的源端连接，

沿所述第一方向的多条并行排列的第一位线，与所述第一字线、第一源线交叉排列，和所述第一存储单元的漏端连接；和

形成在所述半导体衬底上的第二存储器阵列，包括：

沿所述第一方向的多个串行结构，所述多个串行结构在所述第一方向和第二方向上并行排列，每个所述串行结构包括一个第一选择晶体管、多个第二存储单元以及一个第二选择晶体管，在所述第二方向上相邻的所述串行结构之间相互隔离，

沿所述第二方向的多条并行排列的第二字线，和所述第二存储单元的栅极连接，

沿所述第二方向的第一选择线，并行位于所述多条并行排列的第二字线的第一端，并和所述第一选择晶体管的栅极连接，

沿所述第二方向的第二选择线，并行位于所述多条并行排列的第二字线的第二端，并和所述第二选择晶体管的栅极连接，

沿所述第一方向的多条并行排列的第二位线，和所述第二字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条所述第二位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条所述第二位线连接；

其中，所述第一存储单元和第二存储单元的结构相同，包括：位于所述半导体衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅极，以及位于所述栅极第一边缘处所述半导体衬底中的源端和位于所述栅极第二边缘处所述半导体衬底中的漏端。

2.如权利要求1所述的混合非挥发快闪存储器，其特征在于，每个所述第一存储单元和每个所述第二存储单元分别存储两位信息，所述两位信息分别存储于所述存储单元的源端和漏端附近的所述氮化硅层中。

3.如权利要求1所述的混合非挥发快闪存储器，其特征在于，所述半导体衬底为p型半导体衬底，所述第一存储单元和第二存储单元包括：形成在所述p型半导体衬底上的p阱和形成在所述p阱上的所述沟道区，所述沟道区为非均匀掺杂，水平方向掺杂情况为p+/n-/p+，或者p+/p-/p+，或者p+/耗尽区/p+。

4.如权利要求1所述的混合非挥发快闪存储器，其特征在于，所述存储单元列中的相邻两个所述第一存储单元反向串联，

以使相邻两个所述第一存储单元的源端连接在所述第一源线上；或者

以使相邻两个所述第一存储单元的漏端连接在同一条所述第一位线上。

5.如权利要求1所述的混合非挥发快闪存储器，其特征在于，所述第一方向上相邻两个所述串行结构反向串联，

以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述第二位线上；或者

以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述第二位线上。

6.一种存储系统，其特征在于，所述存储系统包括如权利要求1-5任一项所述的混合非挥发快闪存储器。

7.如权利要求6所述的存储系统，其特征在于，所述混合非挥发快闪存储器的所述第一存储器阵列为所述存储系统的程序存储器，所述混合非挥发快闪存储器的所述第二存储器阵列为所述存储系统的数据存储器。

8.如权利要求6所述的存储系统，其特征在于，还包括：微处理器和随机存储器，其中，所述随机存储器用于暂存数据，所述程序存储器、数据存储器和随机存储器分别与所述微处理器连接，由所述微处理器控制执行存储命令。

9.如权利要求8所述的存储系统，其特征在于，所述程序存储器、数据存储器和随机存储器分别通过地址总线和数据总线以和所述微处理器双线连接。