CN103077744B - 存储器及其驱动电路、向存储器执行写入操作的方法 - Google Patents

Abstract

本发明涉及一种存储器及其驱动电路、一种向存储器执行写入操作的方法。该存储器包括驱动电路，所述的驱动电路包括升压电路、分压电路、比较电路及控制电路，其中，控制电路根据被选中执行写入操作的存储单元的位线电流对所述分压电路中输出比较电压的阻抗元件的阻值进行调整。该方法包括当向被选中的存储单元执行写入操作时，根据被选中的存储单元的位线电流对分压电路中向所述比较电路输出比较电压的阻抗元件的阻值进行调整。存储器的驱动电路能够直接产生所需的编程电压，降低了存储器外围驱动电路的损耗，进一步提高了存储器写入操作的工作效率。

Description

存储器及其驱动电路、向存储器执行写入操作的方法

技术领域

本发明涉及半导体领域，特别涉及一种存储器及其驱动电路、一种向存储器执行写入操作的方法。

背景技术

一般存储器存储单元的横截面结构如图1所示，漏极11与源极12在衬底10上被沟道区13隔开，在源极12与沟道区13上方设置一个处于绝缘材料（如二氧化硅层14）的包围之中不与任何部分相连的栅极，称为浮栅15，在浮栅15和沟道区13上方设置另一个栅极，由导线引出，称为控制栅16。通常情况下，浮栅15不带电荷，则存储单元处于不导通状态，存储单元的漏极电平为高，例如为Vcc，则表示数据1。写入时，存储单元的源极12加上编程电压Vpp，控制栅16加上开启电压，漏极11电压接近0V且电流为Idp（不为零）。这样大量电子从漏极11流向源极12，形成相当大的电流，产生大量热电子，并从衬底10俘获电子，由于电子的密度大，有的电子就到达了衬底10与浮栅15之间的二氧化硅层14，这时由于控制栅16加有电压，在电场作用下，这些电子又通过二氧化硅层到达浮栅15，并在浮栅15上形成电子团。浮栅15上的电子团即使在掉电的情况下，仍然会存留在浮栅15上。由于浮栅15电压为负，所以控制栅16电压为正，在存储单元被写入数据过程中，漏极电压接近0V，所以相当于存储单元导通，漏极电平为低，即数据0被写入。

通常，当对存储单元进行写入过程中，设置字线电压为一高电位，位线电压为一低电位，并为源线电压提供一编程电压。例如在分裂栅极存储单元中，往往设置字线WL电压为1.5V，位线BL电压为0.3V，编程电压Vpp为8V，参见图2。图2中，分裂栅极存储单元21的源线通过一开关晶体管22（例如PMOS管）获得驱动电路23输出的编程电压Vpp。在对存储单元进行写入数据的过程中，存在以下问题：

在对存储单元21写入数据1的时，由于浮栅15（图1）上并不形成电子团，此时源线SL与位线BL之间的源线电流ISL视为零；而在对存储单元21写入数据0的时，由于浮栅15上形成了电子团，则此时源线SL与位线BL之间的源线电流ISL不为零。在存储单元21的字线电压设置为1.5V，位线电压设置为0.3V，源线处的编程电压为8V的情况下，一般认为源线电流ISL为50uA。但是，向存储单元21写入1或0数据的不同导致了开关晶体管22上的压降ΔV的不同，即源线电流ISL为零时，压降ΔV为零，源线电流ISL为50uA时，压降ΔV为200mV，这就导致了写入过程中存储单元源线实际获取的编程电压（即源线电压）不一致。

为了在写入过程中保持源线电压不变，现有技术提供了一种向存储单元的源线提供编程电压的驱动电路，能够对源线的编程电压进行补偿，参加图3。图3中，向存储单元源线提供编程电压的驱动电路包括输出稳定电压HV的升压电路31、用于输出比较电压的分压电路32、使比较电压与参考电压Vref进行比较并将比较结果反馈至升压电路31使得升压电路输出稳定电压HV的比较电路33及用于对电压HV进行调整以输出使存储单元源线电压得到保持之编程电压Vpp的控制电路34。控制电路34包括保护电阻341、提供补偿电流Icomp的电流源342及提供阻抗的调整晶体管343，控制电路34使得：

Vpp=HV-Icomp×R-Vt

其中，Vpp为图3中驱动电路输出的编程电压，HV为升压电路31输出端的电压，Icomp为电流源342输出的电流，R为保护电阻341的阻值，Vt为调整晶体管343导通时的阈值电压。

使用上述驱动电路的存储器至少存在如下问题：驱动电路输出的编程电压Vpp是由升压电路产生的电压HV压降形成的，造成了升压电路的功率损耗，并进一步造成了存储器外围驱动电路的损耗。

相关技术还可以参考公开号为CN1484247A的发明专利申请，但其并未涉及如何减小驱动电路损耗的问题。

发明内容

本发明技术方案解决的问题是如何减小存储器外围驱动电路的功率损耗。

为了解决上述技术问题，本发明技术方案提供了一种存储器，包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路，所述的驱动电路包括：

升压电路，用于输出编程电压；

分压电路，用于对所述升压电路输出的编程电压进行分压获得比较电压，所述分压电路包括至少两个串联的阻抗元件，其中一个阻抗元件输出比较电压；

比较电路，用于将所述比较电压与参考电压进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的编程电压；以及，

控制电路，用于根据被选中执行写入操作的存储单元的位线电流对所述分压电路中输出比较电压的阻抗元件的阻值进行调整。

可选的，所述的升压电路为电荷泵。

可选的，所述的阻抗元件为PMOS管，其中，输出比较电压的PMOS管的栅极与控制电路相连，源极输出比较电压；其他PMOS管栅极和漏极相连。

可选的，所述的控制电路包括可变电流源和电阻，所述电阻的一端与可变电流源及输出比较电压的PMOS管的栅极相连，所述电阻的另一端接地；所述位线电流使所述可变电流源输出的电流与存储单元的源线电流的变化趋势相异。

可选的，所述可变电流源输出的电流为：I_comp=x·I_BL-n·I_BL，其中，I_comp为可变电流源输出的电流，I_BL为存储单元的位线电流，x为写入操作中一个字节所包含的位数，n为被选中执行写入操作的存储单元的个数。

为了解决上述技术问题，本发明技术方案还提供了一种向存储器执行写入操作的方法，所述存储器包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路，驱动电路包括升压电路、分压电路及比较电路；该方法包括：

当向被选中的存储单元执行写入操作时，根据被选中的存储单元的位线电流对分压电路中向所述比较电路输出比较电压的阻抗元件的阻值进行调整，所述比较电路将所述比较电压与参考电压进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的编程电压。

可选的，所述阻抗元件为PMOS管，栅极接入控制电流，漏极输出所述比较电压；所述位线电流使所述控制电流与存储单元的源线电流的变化趋势相异。

可选的，所述控制电流为：I_comp=x·I_BL-n·I_BL，其中，I_comp为所述控制电流，I_BL为存储单元的位线电流，x为写入操作中一个字节所包含的位数，n为被选中执行写入操作的存储单元的个数。

为了解决上述技术问题，本发明技术方案还提供了一种驱动电路，包括：

升压电路，用于输出控制电压；

分压电路，用于对所述升压电路输出的控制电压进行分压获得比较电压，所述分压电路包括至少两个串联的阻抗元件，其中一个阻抗元件输出比较电压；

比较电路，用于将所述比较电压与参考电压进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的控制电压；以及，

控制电路，用于根据外部设备的调整信号对所述分压电路中输出比较电压的阻抗元件的阻值进行调整。

可选的，所述的升压电路为电荷泵。

可选的，所述的阻抗元件为PMOS管，其中，输出比较电压的PMOS管的栅极与控制电路相连，源极输出比较电压；其他PMOS管栅极和漏极相连。

可选的，所述的控制电路包括根据所述调整信号输出电流的可变电流源和电阻，所述电阻的一端与可变电流源及输出比较电压的PMOS管的栅极相连，所述电阻的另一端接地。

上述技术方案的有益效果至少包括：

使存储器外围驱动电路提供的编程电压无需经过输出压降即可达到存储单元源线电压自适应的保持稳定；

存储器外围驱动电路能够直接产生所需的编程电压，降低了存储器外围驱动电路的损耗，进一步提高了存储器写入操作的工作效率。

附图说明

图1为现有技术中一种存储器存储单元的横截面示意图；

图2为现有技术中为存储单元提供编程电压的驱动电路与存储单元之间的连接关系示意图；

图3为现有技术中的一种向存储单元的源线提供编程电压的驱动电路的结构示意图；

图4为本发明实施例的一种向存储单元的源线提供编程电压的驱动电路的结构示意图；

图5为本发明实施例中存储器存储单元阵列的部分结构示意图；

图6为本发明实施例的一种向存储器执行写入操作的方法流程图；

图7为本发明实施例的一种驱动电路的结构示意图。

具体实施方式

本发明技术方案通过调整提供编程电压之驱动电路的反馈回路，使升压电路直接输出存储单元源线所需之编程电压，并通过开关晶体管加载于被执行写入操作的存储单元源线上。上述反馈回路主要是由分压电路及比较电路构成，存储单元内执行不同数据（写1或0）写入时对应的源线电流ISL不同，通过调整分压电路中输出比较电压之阻抗元件的电阻，使升压电路自适应地产生编程电压，减小了驱动电路的功率损耗。

基于此，本实施例的存储器，包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路。如图4所示的一种向存储单元的源线提供编程电压的驱动电路，该驱动电路包括：

升压电路41，用于输出编程电压；

分压电路42，用于对升压电路41输出端的编程电压进行分压获得比较电压，所述分压电路包括至少两个串联的阻抗元件，其中一个阻抗元件输出比较电压，图4中，阻抗元件422输出比较电压，其他的阻抗元件421则对加载在串联的阻抗元件两端的电压起分压作用。

比较电路43，用于将阻抗元件422输出的比较电压与参考电压Vref进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的编程电压。

除上述升压电路41、分压电路42及比较电路43，图4的驱动电路还包括控制电路44，用于根据被选中执行写入操作的存储单元的位线电流对分压电路中输出比较电压的阻抗元件的阻值进行调整，即控制电路44根据被选中执行写入操作的存储单元的位线电流对阻抗元件422的阻值进行调整，使其输出的比较电压随被选中执行写入操作的存储单元的位线电流变化，从而达到调控升压电路41输出的编程电压的目的。

在上述电路结构中，分压电路42、比较电路43及控制电路44构成了对升压电路41输出编程电压的控制，达到升压电路41自适应地产生存储单元所需编程电压的目的，不会浪费升压电路41的能耗。

在本实施例中，如图4所示：升压电路41为一电荷泵电路。分压电路42的阻抗元件为PMOS管，其中，输出比较电压的阻抗元件422为栅极与控制电路相连的PMOS管，其输出的比较电压由其源极输出；作为阻抗元件421的其他PMOS管各自的栅极和漏极相连，实现分压功能。比较电路43为差值放大器OP，其正端与输出比较电压的PMOS管（阻抗元件422）的源极相接，输入比较电压，其负端接入参考电压，差值放大器OP将二者的差值放大并反馈至升压电路41，使升压电路41下一时刻输出的编程电压值经分压电路42取样后输出的比较电压与该参考电压相等。

其中，阻抗元件421的个数一般是由提供的参考电压Vref与驱动电路所要输出的编程电压Vpp的倍数所决定的，一般可取个数的范围为6~12，在本实施例取9；参考电压Vref在本实施例中由一个带隙基准源提供，保证该参考电压不随工艺、电压和温度变化，在存储器驱动电路的工作过程中能够持续稳定；参考电压Vref的具体取值范围可以为0.6~1.25V，在本实施例取0.9V。

控制电路44包括可变电流源442和电阻441，电阻441的一端与可变电流源442及输出比较电压的PMOS管的栅极相连，所述电阻的另一端接地；位线电流使可变电流源442输出的电流Icomp与存储单元的源线电流ISL的变化趋势相异。具体地，可用如下公式表示：

I_SL=m×I_BL×n（1）

I_comp=x×I_BL-n×I_BL（2）

式（1）中，I_SL为存储单元的源线电流ISL，I_BL为存储单元的位线电流，n为同一源线上被选中执行写入操作的存储单元的个数，式（1）表示存储单元的源线电流是与其共用一源线的存储单元位线电流之m倍的叠加，其中m是存储单元的源线电流与位线电流的比值，该比值与存储器的设计结构相关，对于结构确定的存储器的存储单元来说，该比值为一固定值；如本实施例m取值为2.6。

式（2）中，I_comp为可变电流源442输出的电流Icomp，x为写入操作中一个字节所包含的位数，一般可选7或8；n为同一源线上被选中执行写入操作的存储单元的个数。从式（1）及式（2）可知，由于对于具体执行写入操作的存储器而言，I_BL及x均为固定值（例如，执行写入操作时，选I_BL为3μA、x为8），n一般选择范围为0~8，因此可得可变电流源442输出的电流Icomp与存储单元的源线电流ISL的变化趋势相异。

一般地，如图5所示，在对存储器进行写入的过程中，对于存储单元阵列来说，每一个存储单元，如图5中的存储单元A，均由串联的选择晶体管A1与存储晶体管A2构成。每个存储单元存储晶体管的源极与源线（SL，图5中即用S0、S1、S2表示源线）连接，选择晶体管的漏极与位线（BL，图5中即用B0、B1、B2表示位线）连接，选择晶体管的栅极与存储晶体管的栅极都与字线（WL，图5中即用W1、W2、W3表示字线）连接，源线与字线平行且为行线，位线为列线，每行存储单元公用一个字线与一个源线，每列存储单元公用一个位线。图5中的存储单元A中，则存储晶体管A2的源极与源线S1连接，选择晶体管A1的漏极与位线B1连接，选择晶体管A1的栅极与存储晶体管A2的栅极都与字线W1连接。当存储器进行写入操作时，若选择存储单元A作为被执行写入操作的存储单元，则对源线S1加载电压使该存储单元存储晶体管A2的源极获得源线电压，选择晶体管A1的漏极电压与电流由位线B1提供，选择晶体管A1与存储晶体管A2的栅极电压由字线W1提供。当存储单元A的字线W1所加电压大于开启电压，源线电压达到编程电压Vpp，漏极所加位线电流为Idp时，存储单元被写入0，其中Idp为一数值接近0的电流值。当闪存字线模块选择第2行，位线选择模块选择第2列的存储单元时，源线S1上源电压加在该存储单元存储晶体管的源极，选择晶体管的漏极电压与电流由位线B1提供，选择晶体管与存储晶体管的栅极电压由字线W1提供。当存储单元字线所加电压大于开启电压，源线电压达到编程电压Vpp，漏极所加位线电流为Idp时，存储单元被写入0。

在存储器执行写0操作时，由于存储单元的位线电流为Idp（不为零），如图2所示的存储单元21与驱动电路23之间的开关晶体管22上存在压降ΔV，此时存储单元的源线电流ISL因式（1）与位线电流呈正比，即随位线电流增大而增大；那么可变电流源442输出的电流Icomp则因式（2）与位线电流呈反比，即随位线电流增大而减小；则图4中的输出比较电压的PMOS管（阻抗元件422）的栅端电位减小，阻抗元件422的阻值变小，由于图4驱动电路输出的编程电压Vpp为：

式（3）中，V_pp为驱动电路输出的编程电压Vpp，R₄₂₁为阻抗元件421的实际阻值，R₄₂₂为阻抗元件422的实际阻值，y为分压电路42中阻抗元件421的实际个数，V_ref为上述参考电压Vref。

依式（3）可知，阻抗元件422的阻值变小后，驱动电路输出的编程电压Vpp增大，此时能够对开关晶体管22上存在压降ΔV导致的源线电压的减小进行补偿，使存储器存储单元在写入过程中保持其源线电压不变。并且，相比较图3所示的驱动电路，图4的驱动电路输出的编程电压无需经过升压电路的输出压降，其是升压电路直接产生的输出电压，节省了升压电路的功率，并进一步降低了存储器外围驱动电路的损耗。

本实施例还提供了一种向存储器执行写入操作的方法，如图6所示：该方法的存储器包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路，驱动电路包括如图4所示的升压电路41、分压电路42、比较电路43及控制电路44；本实施例的方法包括：

S1：读取向存储器存储单元执行写入操作的指令；

S2：当向被选中的存储单元执行写入操作时，根据被选中的存储单元的位线电流对分压电路42中向所述比较电路输出比较电压的阻抗元件422的阻值进行调整，比较电路43将比较电压与参考电压进行比较并将比较结果反馈至升压电路41，以调整所述升压电路输出的编程电压。

更为具体地，同图4的驱动电路，分压电路42中输出比较电压的阻抗元件可为PMOS管，其栅极接入控制电流，漏极输出比较电压；所述位线电流使所述控制电流与存储单元的源线电流的变化趋势相异，由于控制电流在本实施例是由图4驱动电路中的控制电路44输出的，控制电流为可变电流源442输出的电流Icomp。据此，控制电流表达式同式（2），控制电流与存储单元的源线电流的变化趋势的表达式同式（1）及式（2）。

基于上述存储器及其驱动电路，本实施例还提供一种如图7所示驱动电路，能够但不限于应用于存储器，提供一可自适应补偿的控制电压V0，包括：

升压电路51，用于输出控制电压V0；升压电路51可为电荷泵。

分压电路52，用于对升压电路51输出的控制电压V0进行分压获得比较电压，分压电路52包括至少两个串联的阻抗元件（521、522），其中一个阻抗元件522输出比较电压；

比较电路53，用于将比较电压与参考电压Vref0进行比较并将比较结果反馈至升压电路51，以调整升压电路51输出的控制电压V0；以及，

控制电路54，用于根据外部设备的调整信号对分压电路52中输出比较电压的阻抗元件522的阻值进行调整。

其中，本实施例构成分压电路52的阻抗元件521及阻抗元件522为PMOS管，阻抗元件521有多个，阻抗元件522（PMOS管）的栅极与控制电路54相连，源极输出比较电压；其他PMOS管（阻抗元件521）的栅极和漏极相连。控制电路54则相应包括根据上述调整信号输出电流的可变电流源542和电阻541，电阻541的一端与可变电流源542及输出比较电压的PMOS管（阻抗元件521）的栅极相连，电阻541的另一端接地。可变电流源542输出的电流可作为输出比较电压的PMOS管的栅极控制电流调整阻抗元件522的实际阻值，从而控制升压电路51输出的控制电压V0。

基于上述方案，升压电路51输出的控制电压V0为：

式（4）中，V₀为图7所示驱动电路输出的控制电压V0，R₅₂₁为阻抗元件521的实际阻值，R₅₂₂为阻抗元件522的实际阻值，z为分压电路52中阻抗元件521的实际个数，V_ref0为上述参考电压Vref0。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (4)

1.一种存储器，包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路，其特征在于，所述的驱动电路包括：

升压电路，用于输出编程电压；

分压电路，用于对所述升压电路输出的编程电压进行分压获得比较电压，所述分压电路包括至少两个串联的阻抗元件，其中一个阻抗元件输出比较电压；

比较电路，用于将所述比较电压与参考电压进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的编程电压；以及，

控制电路，用于根据被选中执行写入操作的存储单元的位线电流对所述分压电路中输出比较电压的阻抗元件的阻值进行调整；其中，所述控制电路包括可变电流源，所述可变电流源输出的电流为：I_comp＝x·I_BL-n·I_BL，其中，I_comp为可变电流源输出的电流，I_BL为存储单元的位线电流，x为写入操作中一个字节所包含的位数，n为被选中执行写入操作的存储单元的个数；

所述的阻抗元件为PMOS管，其中，输出比较电压的PMOS管的栅极与控制电路相连，源极输出比较电压；其他PMOS管栅极和漏极相连；所述控制电路还包括电阻，所述电阻的一端与可变电流源及输出比较电压的PMOS管的栅极相连，所述电阻的另一端接地；所述位线电流使所述可变电流源输出的电流与存储单元的源线电流的变化趋势相异。

2.如权利要求1所述的存储器，其特征在于，所述的升压电路为电荷泵。

3.一种向存储器执行写入操作的方法，所述存储器包括存储单元阵列及用于向存储单元的源线提供编程电压的驱动电路，驱动电路包括升压电路、分压电路及比较电路；其特征在于，包括：

当向被选中的存储单元执行写入操作时，根据被选中的存储单元的位线电流对分压电路中向所述比较电路输出比较电压的阻抗元件的阻值进行调整，所述比较电路将所述比较电压与参考电压进行比较并将比较结果反馈至所述升压电路，以调整所述升压电路输出的编程电压；

其中，所述阻抗元件栅极接入控制电流，所述控制电流为：I_comp＝x·I_BL-n·I_BL，其中，I_comp为所述控制电流，I_BL为存储单元的位线电流，x为写入操作中一个字节所包含的位数，n为被选中执行写入操作的存储单元的个数；

所述的阻抗元件为PMOS管，其中，输出比较电压的PMOS管的栅极与控制电路相连，源极输出比较电压；其他PMOS管栅极和漏极相连；所述控制电路还包括电阻，所述电阻的一端与可变电流源及输出比较电压的PMOS管的栅极相连，所述电阻的另一端接地；所述位线电流使所述可变电流源输出的电流与存储单元的源线电流的变化趋势相异。

4.如权利要求3所述的向存储器执行写入操作的方法，其特征在于，所述阻抗元件为PMOS管，漏极输出所述比较电压；所述位线电流使所述控制电流与存储单元的源线电流的变化趋势相异。