CN105336356B - 存储器的电平移位器及译码器 - Google Patents

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Abstract

本发明公开了一种存储器的电平移位器及译码器。电平移位器接收具有窄电压范围的输入，并提供宽电压范围的输出。电平移位器包含具有导通(turn‑on)电压的晶体管。控制电路施加偏压至电平移位器，以使晶体管并不会接收导通电压。

Description

存储器的电平移位器及译码器
技术领域
本发明是有关于一种电平移位器，可整合至用于NAND存储器阵列的译码器。
背景技术
有关大容量NAND快闪(flash)设计，长的字线可适应阵列中的所有存储器单元，却具有不被允许的电容负载。因此，存储器阵列被切分(divide)为多个具有不同译码组的字线的分区(partition)，使得同一个分区之中的字线具有较低、可被允许的电容负载。此多个译码器各自包含p型及n型晶体管，串连在高电压参考如VDD及低电压参考如接地或负电压参考之间。图1绘示的大容量存储器切分为具有各自字线译码器的多个分区。大容量存储器是被切分为存储器阵列或分区121、122、及123。此多个存储器阵列或分区是被各自的字线译码器111、112、113、114、及115存取。因为大容量存储器之中的译码器的量，译码器的功率表现对整体的功率表现有重要的影响。
于p型及n型晶体管(串连于高电压参考(VDD)及低电压参考(如接地或负电压参考)之间)切换时，动态耗能会增加。范例性的切换动作是将导通(on)的p型晶体管及截止(off)的n型晶体管，切换为截止的p型晶体管及导通的n型晶体管，反之亦然。在这样的切换动作，造成交叉(crossbar)电流经过p型晶体管及n型晶体管而直接在高及低电压参考之间流动。这种交叉电流是译码器的动态耗能的重要成分。
美国专利第8638618号显示范例性的具有电平移位器的译码器，此译码器遇到切换动作时的高电平交叉电流的问题。图2绘示具有相对高交叉电流的电平移位器，此电平移位器可被使用在NAND闪存的行译码器。电平移位器包含级210、220、及230。级210包含电压供应VDD与负电压供应VNP。级210包含两组p型及n型晶体管，串连耦接在VDD与VNP之间，其漏极耦接在一起，p型晶体管的源极耦接至VDD，而n型晶体管的源极耦接至VNP。第一组包含p型晶体管211及n型晶体管213，其中漏极被耦接至端点N1。第二组包含p型晶体管212及n型晶体管214，其中漏极被耦接至端点N2。n型晶体管213的栅极被耦接至端点N2。n型晶体管214的栅极被耦接至端点N1。选择讯号SEL是被p型晶体管212的栅极所接收，且其互补讯号SELB是被p型晶体管211的栅极所接收。
级220包含反相器，反相器的输入耦接至端点N2、输出耦接至端点N3。
级230具有正电压供应VPP，其电压高于级210之中的VDD。级230包含n型通道(pass)晶体管231，晶体管231的栅极耦接至VDD，源极及漏极分别耦接至端点N3与产生讯号SELH的输出端点。级230也包含n型空乏型(depletion mode)晶体管233及p型晶体管232，串连耦接在VPP及产生讯号SELH的输出端点之间，其中n型空乏型晶体管233的漏极被耦接至VPP、p型晶体管232的漏极被耦接至产生讯号SELH的输出端点、而其源极被耦接在一起。n型空乏型晶体管233的栅极耦接至产生讯号SELH的输出端点。p型晶体管232的栅极接收信号SELB，其为讯号SEL的互补信号。级230也传送来自端点N2的讯号SELHB。
图3绘示图2的电平移位器的电压曲线(trace)，其显示选择方块讯号。电压曲线包含SEL 302、SELB 304、N1 306、N2 308、与SELH 310。图4绘示图2的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含SEL 402、SELB 404、N1 406、N2 408、与SELH 410。
图3中，在周期T1，N2 308为高的VLSP，而n型晶体管213是因其栅极的N2 308而被导通。在周期T2，N2 308从VLSP降至VNP。在周期T2，N2 308与VNP之间的位差超过n型晶体管213的导通电压，n型晶体管213仍是完全地(fully)导通(conduct)。
在周期T1，SELB 304由高转至低。当在周期T1内SELB 304转至低后，且在周期T2内SELB是维持在低，p型晶体管211会因其栅极的SELB 304而被导通。
因此，在大部分的周期T1与T2内，p型晶体管211与n型晶体管213是导通的，使得交叉电流流动在VDD与VNP之间。这样的交叉电流发生在各存储器分区中的字线译码器每次选择字线之时。执行电平移位时，能降低交叉电流的电平是有需要的。
发明内容
本发明的一方面是集成电路，包含电平移位器与控制电路。
电平移位器接收具有一第一电压范围的一第一输入，并提供具有与该第一电压范围不同的一第二电压范围的一第一输出(例如较宽)。电平移位器包含一第一晶体管，第一晶体管的一导通(turn-on)电压具有一第一电平，第一晶体管具有一控制端、及一载电流端。控制端例如是FET的栅极与BJT的基极。载电流端例如是FET的源极与漏极、BJT的集极与射极。
控制电路致使该第一晶体管的该第一载电流端耦接至一参考电压，并使该第一晶体管的该控制端耦接至一控制电压。控制电压大于参考电压。在一些实施例中，该参考电压与该控制电压之间的一非零差(nonzero difference)具有小于该第一电平的一第二电平。如此，第一晶体管是被偏压而不会接收导通电压。
在一实施例中，第一晶体管是场效晶体管，而场效晶体管导通(conduct)饱和电流，控制电路的结果致使第一晶体管耦接至参考电压与该控制电压。
在一实施例中，电平移位器包含该第一晶体管及一第二晶体管，该第一晶体管及该第二晶体管是串连在一第一正参考电压及该参考电压之间。该第一晶体管是n型，该第二晶体管是p型，该第一晶体管及该第二晶体管的漏极是连接在一起。在一实施例中，控制电路包含一第二模式，其中该第一晶体管接收至少跨在该控制端及该载电流端之间的该导通电压，且该第二晶体管是被截止。
在一实施例中，第一电压范围具有一第一范围最大值及一第一范围最小值，该第二电压范围具有一第二范围最大值及一第二范围最小值，该第二范围最大值大于该第一范围最大值，该第二范围最小值小于该第一范围最小值。
在一实施例中，电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被耦接至存储器阵列的一字线的一通道晶体管。
在一实施例中，电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被耦接至存储器阵列的一字符串选择线(string select line)的一通道(pass)晶体管。
在一实施例中，电平移位器的该第一输入是一译码讯号，且其中电平移位器的第一输出被耦接至存储器阵列的一地选择线的一通道晶体管。
在一实施例中，电平移位器包含多个级(stage)。
第一级提供一第一级电压输出，该第一级电压输出具有一第一级电压范围。该第一级电压范围具有一第一级最小值及一第一级最大值。该第一级最小值依该参考电压而被决定。该第一级包含该第一晶体管。
第二级接收该第一级电压输出。该第二级电路提供一第二级电压输出，该第二级电压输出具有宽于该第一级电压范围的一第二级电压范围。该第二级电压范围具有大于该第一级最大值的一第二级最大值。在一实施例中，在第一级后与第二级前，方块非选择(deselect)通道晶体管被耦接至电平移位器。一实施例更包含至少一中间反相器级，位在第一级及第二级之间。在一实施例中，第二级包含与第一p型晶体管串连的一第一n型晶体管。该第一n型晶体管及该第一p型晶体管的源极被耦接在一起。该第二级电压输出耦接至该第一n型晶体管的一栅极与该第一p型晶体管的一漏极。该第一n型晶体管的漏极耦接至一正电压参考，该正电压参考决定该第二级最大值。
本发明另提供一种方法，包含：
提供具有一第一电压范围的一第一输入至该电平移位器，该电平移位器提供具有一第二电压范围的一第一输出，该第二电压范围不同于该第一电压范围(例如较宽)，该电平移位器包含一第一晶体管，该第一晶体管具有一控制端及一载电流端，n型晶体管的一导通电压具有一第一电平；以及
至少部分地在所述提供步骤内，施加一偏压配置至该电平移位器的该n型晶体管，该偏压配置包含一参考电压耦接至该第一晶体管的该第一载电流端、及一控制电压耦接至该第一晶体管的该控制端，该控制电压大于该参考电压。在一些实施例中，该参考电压与该控制电压之间的一非零差具有小于该第一电平的一第二电平。
本发明更提供一种集成电路，集成电路具有：NAND存储器阵列，分割为多个NAND次阵列(sub-array)；多个字线，分割跨越该多个NAND次阵列；多个译码器，存取该多个NAND次阵列。其中这些译码器之一包含如上所述的电平移位器。集成电路包含如此所述的控制电路。
附图说明
图1绘示将大容量存储器切分为具有各自字线译码器的多个分区。
图2绘示具有相对高的交叉电流的电平移位器，此电平移位器可被使用在NAND闪存的行译码器。
图3绘示图2的电平移位器的电压曲线(trace)，其显示选择方块讯号。
图4绘示图2的电平移位器的电压曲线，其显示非选择方块讯号。
图5绘示具有相对低的交叉电流的电平移位器，此电平移位器可被使用在NAND闪存的行译码器。
图6绘示图5的电平移位器的电压曲线，其显示选择方块讯号。
图7绘示图5的电平移位器的电压曲线，其显示非选择方块讯号。
图8绘示具有存储器阵列的集成电路的一部分的方块图，包含图5的电平移位器。
图9绘示图8的方块图的译码级，传送选择与非选择讯号至图10及图11的电平移位级。
图10绘示图8的方块图的电平移位级，用于字线通道晶体管讯号，并整合图5的电平移位器。
图11绘示图8的方块图的电平移位级，用于源级线通道晶体管讯号，并整合图5的电平移位器。
图12绘示图8的方块图的通道晶体管，接收来自图10及图11的电平移位器的通道晶体管讯号。
图13绘示图10及图11的电平移位器的电压曲线，其显示选择方块讯号。
图14绘示图10及图11的电平移位器的电压曲线，其显示非选择方块讯号。
图15绘示图5的电平移位器的一种变化实施例。
图16绘示图15的电平移位器的电压曲线，其显示选择方块讯号。
图17绘示图15的电平移位器的电压曲线，其显示非选择方块讯号。
图18绘示图15的电平移位器的另一种变化实施例。
图19绘示各种电平移位器的各个电路区域的直方图。
图20绘示包含各种电平移位器的集成电路的各个电路区域的直方图。
图21绘示包含非易失存储单元的阵列与其他电路的集成电路的方块图。
图22绘示具有相对低交叉电流的图5的电平移位器的变化，其可被使用在NAND闪存的行译码器。
图23绘示电平移位级及通道晶体管的方块图。
图24绘示图23的电平移位级的一个例子。
图25绘示图24的电平移位器的电压曲线，其显示选择方块讯号。
图26绘示图24的电平移位器的电压曲线，其显示非选择方块讯号。
【符号说明】
111、112、113、114、115：字线译码器
121、122、123：存储器阵列或分区
131、132、133、2103：列译码器
210、220、230、510、1510、1530、1810：级
211、212、221、232、511、914、916、1011、1014、1121、1124、1126、1511、1513、1515、1532、1811、1813、1815、2332、2421、2424、2426：p型晶体管
213、214、222、512、1012、1122、1125、1127、1512、1514、1516、1533、1812、1814、1816、2131、2331、2333、2422、2427：n型晶体管
231、1013、1123、1202、1204、1206、1208、1210、1531、2342、2343、2344、2346、2348、2350、2423：通道晶体管
233、1015、2425：空乏型晶体管
302、402：SEL电压曲线
304、404、602、702、1304、1404、1602、1702、2502、2602：SELB电压曲线
306、406、606、706、1606、1706：N1电压曲线
308、408：N2电压曲线
310、410、608、708、1608、1708、2508、2608：SELH电压曲线
604、704、1604、1704：VBS电压曲线
610、710、1610、171、2510、2610：SELHB电压曲线
810：译码器级
820：电平移位级
830：通道栅极
840：阵列
902、904、906、908、910、912：NAND晶体管
918、920、922：反相器
1302、1402：XSELEN电压曲线
1306、1406：VBS1电压曲线
1308、1408：VBS2电压曲线
1310、1410：WLSELH电压曲线
1312、1412：SLSELH电压曲线
1314、1414：SLSELHB电压曲线
2100：存储器阵列
2101：行译码器
2102：行控制偏压输入
2104：列控制偏压输入
2105：总线
2106：感应放大器方块
2107：数据总线
2108：偏压配置供应电压
2109：偏压配置状态机
2111：数据输入线
2115：数据输出线
2150：集成电路
2112：n型晶体管
2301：电平移位器
2302：行偏压输入开关
2310、2410：负电压电平移位器
2320、2420：高电压电平移位器
2331：n型晶体管
2504、2604：VNBS
2506、2606：VPBS
N1、N2、N3：端点
具体实施方式
图5绘示具有相对低的交叉电流的电平移位器，此电平移位器可被使用在NAND闪存的行译码器。
电平移位器包含级510与230。级510包括电压供应VDD与负电压供应VNP(在其他实施例中为接地端)。级510包含一组p型及n型晶体管，串连耦接在VDD与VNP之间，其等的漏极耦接在一起，p型晶体管的源极耦接至VDD，而n型晶体管的源极耦接至VNP。第一组包含p型晶体管511与n型晶体管512，其等的漏极被耦接至端点N1。互补讯号SELB是被p型晶体管511的栅极所接收。讯号VBS是被n型晶体管512的栅极所接收。如针对图6所述，讯号VBS的电平会降低VDD与VNP之间经过p型晶体管511与n型晶体管512的交叉(crossbar)电流。
级510可加宽从输入电压范围至输出电压范围之间的电压范围。输入电压范围典型地是一个包含代表逻辑导通(logical on)与逻辑截止(off)的范围，例如VDD与接地。在VNP低于输入电压范围的下限的案例中，输出电压范围的下限是被加宽以包含VNP。
下一级230是相仿于图2。级230加宽从输入电压范围(从VDD至VNP)至输出电压范围(从VPP至VNP)之间的电压范围，其中VPP>VDD。
图6绘示图5的电平移位器的电压曲线，其显示选择方块讯号。电压曲线包含SELB602、VBS 604、N1 606、SELH 608、与SELHB 610。图7绘示图5的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含SELB 702、VBS 704、N1 706、SELH 708、与SELHB 710。
图6中，在周期T1，SELB 602由高转至低。在周期T1前，SELB为高且p型晶体管511是因其栅极的SELB 602而被截止。在周期T2，SELB 602是维持在低，p型晶体管511是因其栅极的SELB 602而被导通。
因为在周期T1时，SELB 602由VDD骤然转至0，p型晶体管511在周期T1时是被导通一小段(brief)周期。在周期T1的早期，P型晶体管511并未完全地(fully)导通(conduct)，而低于导通电压的电压是被施加至p型晶体管511。P型晶体管511只在周期T1晚期被导通，而导通电压被施加至p型晶体管511。
在周期T1之前，VBS 604是处在VDD而n型晶体管512为导通。在周期T1时，VBS 604由VDD转至VNP+△V。当VBS 604处于VNP+△V时，n型晶体管512的栅极-源极电压为△V。偏压电路是被设计使得△V小于n型晶体管512的导通电压。由于n型晶体管512不被导通电压(临界电压)所偏压，故n型晶体管在晶体管饱和区外面的线性区内弱(weakly)导通。
在周期T2，p型晶体管511是导通，n型晶体管512是弱导通。以交叉电流而言，弱导通的n型晶体管512，其导致小数值的△V，是优于(preferable)完全导通的n型晶体管512。然而，若△V太小，则在非选择方块的情况下SELH不会放电至VNP。
含有交叉电流的功率消耗可表示为：(VDD-VNP)*Crossbar I*(～T1+～T2，图3)。
不含交叉电流的功率消耗可表示为：(VDD-VNP)*minimal I*(T2，图6).。
若“minimal I”相对于“Crossbar I”愈小，则功率消耗降低的改良性愈佳。因此，若n型晶体管512愈是弱导通，则功率消耗降低的改良性愈佳。
因为在周期T1时，VBS 604由VDD骤然转至VNP+△V，n型晶体管512在周期T1时是完全地导通一小段周期。在大部分的周期T1时，n型晶体管512是完全地(fully)导通(conduct)，而在周期T1的早期，至少有导通电压是被施加至n型晶体管512。n型晶体管512在周期T1晚期，只是弱导通，而导通电压是不再施加至n型晶体管512。
在周期T2，VBS 604维持在VNP+△V，使得n型晶体管持续地弱导通于线性区内。
图7显示电平移位器的VBS 704，其显示非选择方块讯号，其是相同于电平移位器VBS 604(显示选择方块讯号)。如图6的VBS 604，n型晶体管512在周期T1时只在一小段时间完全导通，而在周期T2时是被偏压而在线性区内弱导通。然而，对于电平移位器处理非选择方块讯号，SELB 702始终(throughout)维持在高，使p型晶体管511保持在截止。因为p型晶体管511保持在截止，故没有电流流于VDD与VNP之间。
因此，VDD与VNP之间的交叉电流在图6及图7中是被最小化，尽管相同的讯号VBS604/704被使用在电平移位器分别处理选择方块讯号与非选择方块讯号。
图8绘示具有存储器阵列的集成电路的一部分的方块图，包含图5的电平移位器。
译码器级810、电平移位级820、通道栅极830、与阵列840是被绘示。译码器级810处理行地址讯号以选择或非选择方块或字线。范例性的译码器级810是更详细地绘示在图9中。电平移位级820加宽电压范围，例如从适用于地址讯号的窄输入电压范围，至适用于通道(pass)字线电压的宽输出电压范围，字线电压可以是高电平的正电压或高电平的负电压。范例性的电平移位级820是更详细地绘示在图10及图11中。通道栅极830通过施加合适的讯号至通道晶体管，以选择或非选择方块或字线，通道晶体管用来通过字线电压、或阻挡字线电压到达存储器阵列的字线。范例性的通道栅极830是更详细地绘示在图12中。存储器阵列储存数据，且可以是易失性或非易失性。存储器阵列的范例性的方块图是绘示在图21。
图9绘示图8的方块图的译码级，传送选择与非选择讯号至图10及图11的电平移位级。
译码级接收行地址讯号XP0、XP1、XP2、XP3、及XP4，这些行地址讯号是在各别的NAND晶体管902、904、906、908、910被接收。讯号XSELEN是接收在NAND晶体管912。讯号XSELEN也是接收在p型晶体管914的栅极。NAND晶体管的一端被耦接至VSS、另一端耦接至反相器918的输入端与p型晶体管914与916的漏极。p型晶体管914与916的源极被耦接至VDD。p型晶体管916的栅极被耦接至反相器918的输出。反相器918的输出为选择讯号。选择讯号是被反相器920反相而产生WLSELB、并被反相器922反相而产生SLSELB。
响应于高的XSELEN讯号、与适当的行地址讯号XP0-XP4，输出讯号WLSELB与SLSELB是低的，表示被选择的字线或存储器方块。响应于低的XSELEN讯号、或选择其他字线或存储器方块(非选择此字线或存储器方块)的行地址讯号XP0-XP4，输出讯号WLSELB与SLSELB是高电平，表示非选择的字线或存储器方块。
在所绘示的译码级，选择或非选择讯号的两个复本(copy)是被产生。其他实施例可传送一个复本、或三个或多个复本，视其电平移位器、通道晶体管、及存储器阵列的设计。
图10绘示图8的方块图的电平移位级，用于字线通道晶体管讯号，并整合图5的电平移位器。运作方式大致上相仿于图5。
电平移位器以p型晶体管1011与1014接收来自图9的讯号WLSELB，并产生输出讯号WLSELH。这些讯号可以合称为WL，因为电平移位器产生选择与非选择讯号而用于字线电压的通道晶体管。
图11绘示图8的方块图的电平移位级，用于源级线通道晶体管讯号，并整合图5的电平移位器。运作方式大致上相仿于图5。
电平移位器以p型晶体管1121与1124接收来自图9的讯号SLSELB，并产生输出讯号SLSELH与SLSELHB。这些讯号可以合称为SL，因为电平移位器产生选择与非选择讯号，而用于位在存储器阵列之中的NAND字符串的相反端的字符串选择与地源线电压的通道晶体管。
如图5，电平移位器包含多个级。第一级包含p型晶体管1121与n型晶体管1122，并加宽电压范围为VDD至VNP2。第二级包含p型晶体管1124与n型晶体管1125，并加宽电压范围为VPP至VNP2。
输出讯号SLSELH是在第二级后被产生。故输出讯号SLSELH具有VPP至VNP2的电压范围。
输出讯号SLSELHB是从第一级而非第二级之后的反相器被产生。因此，输出讯号SLSELHB的电压范围并不包含VPP。反相器包含p型晶体管1126与n型晶体管1127。若端点N1具有电压VDD，则SLSELHB具有电压VNP2。若端点N1具有电压VNP2，则SLSELHB具有电压VLSP。在一例子中，VLSP＝VDD。
图12绘示图8的方块图的通道晶体管，接收来自图10及图11的电平移位器的通道晶体管讯号。
讯号WLSELH是接收自图10的输出。讯号SLSELH及SLSELHB是来自图11的输出。
在一例子中，字线或存储器方块是被选择。WLSELH为高，故而导通通道晶体管1202并将全局字线电压VGWL[63:0]耦接至字线VWL[63:0]。SLSELH为高，故而导通通道晶体管1204并将全局字符串选择线电压VGSSL[15:0]耦接至字符串选择线VSSL[15:0]，还导通通道晶体管1206并将全局地选择线电压VGGSL耦接至地选择线VGSL。SLSELHB为低，故而截止通道晶体管1208并将VDESEL解耦(decouple)于字符串选择线VSSL[15:0]，还截止通道晶体管1210并将全局地选择线电压VDESEL解耦于地选择线VGSL。
在另一例子中，字线或存储器方块是不被选择。WLSELH为低，故而截止通道晶体管1202并将全局字线电压VGWL[63:0]解耦于字线VWL[63:0]。SLSELH为低，故而截止通道晶体管1204并将全局字符串选择线电压VGSSL[15:0]解耦于字符串选择线VSSL[15:0]，还截止通道晶体管1206并将全局地选择线电压VGGSL解耦于地选择线VGSL。SLSELHB为高，故而导通通道晶体管1208并将VDESEL耦接至字符串选择线VSSL[15:0]，还导通通道晶体管1210并将VDESEL耦接至地选择线VGSL。
其他实施例包含不同数量的讯号型式，包含更多或更少的数量。举例来说，VSSL与VGSL可被移除。其他实施例包含不同线数的讯号型式。举例来说，字线可以更多或更少，而字符串选择线可以更多或更少。
图13绘示图10及图11的电平移位器的电压曲线，其显示选择方块讯号。电压曲线包含XSELEN 1302、SELB 1304、VBS1 1306、VBS2 1308、WLSELH 1310、SLSELH 1312与SLSELHB 1314。运作方式大致上相仿于图6。
图14绘示图10及图11的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含XSELEN 1402、SELB 1404、VBS1 1406、VBS2 1408、WLSELH 1410、SLSELH 1412、与SLSELHB 1414。运作方式大致上相仿于图7。
图13及图14与图6及图7的不同之处在于图13及图14包含额外的电压曲线。XSELEN1302/1402是用于图9的译码器的致能讯号。替代单一SELH讯号的是，WLSELH 1310/1410与SLSELH 1312/1412是分别用于字线与字符串选择线的SELH讯号群。替代单一VBS讯号的是，VBS1 1306/1406与VBS2 1308/1408是分别用于图10的字线的电平移位器与图11的字符串选择线的电平移位器的字符串选择线的VBS讯号群。
在一实施例中，VBS1与VBS2是VBS讯号的复本。在另一实施例中，△V在VBS1与VBS2中是相同，但VNP1与VNP2并不相同。在另一实施例中，△V在VBS1与VBS2中并不相同，但VNP1与VNP2是相同。在另一实施例中，△V在VBS1与VBS2中并不相同，而VNP1与VNP2也不相同。当VNP1与VNP2是相同时，相同的负泵浦(negative pump)可驱动这两者。
图15绘示图5的电平移位器的一种变化实施例。运作方式大致上相仿于图5。
电平移位器包含级1510与级1530，级1510的输出电压范围为VDD至VNP，级1530的输出电压范围为VPP至VNP。两个反相器是增加在端点N1与通道晶体管1531之间。第一反相器包含p型晶体管1513与n型晶体管1514。第二反相器包含p型晶体管1515与n型晶体管1516。输出讯号SELHB是被传送在这些反相器之间，且是讯号SELH的互补。由于输出讯号SELHB并不被传送到下一级1530，输出讯号SELHB则将VPP排除在其电压范围之外。
图16绘示图15的电平移位器的电压曲线，其显示选择方块讯号。电压曲线包含SELB 1602、VBS 1604、N1 1606、SELH 1608、与SELHB 1610。运作方式大致上相仿于图6。
图17绘示图15的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含SELB 1702、VBS 1704、N1 1706、SELH 1708、与SELHB 1710。运作方式大致上相仿于图7。
图6的VBS 604在周期T1前及在周期T3时具有VDD电平，以对SELH 608放电。端点SELH 608为重负载，为使快速地对SELH 608放电，VBS 604要拉至VDD。相反地，在图16及图17中，端点N1 1606及1706为轻负载，致使VBS＝VNP+△V对端点N1 1606及1706放电，而非回复至VDD。在一些实施例中，在图7及图17的VBS 604可拉至VDD。
图18绘示图15的电平移位器的另一种变化实施例。运作方式大致上相仿于图15。然而，包含p型晶体管1813及n型晶体管1814的第一反相器是被改变。p型晶体管1813的栅极是不被耦接至端点N1，而是接收讯号SEL。
图19绘示各种电平移位器的各个电路面积的直方图。
所绘示的是图2(电平移位器210)、图5(电平移位器510)、图15(电平移位器1510)、图18(电平移位器1810)的电平移位器实施例的面积。图2的电平移位器210具有大的p型晶体管，以快速地充电与放电。其他电平移位器并不需要大的p型晶体管，因为这种设计会降低交叉电流。电平移位器510的面积最小，即37％小于电平移位器210，原因在于少了中间的反相器。电平移位器1510与1710是大于电平移位器510，原因在于包含了中间的反相器，但仍是15％小于电平移位器210。
图20绘示包含各种电平移位器的集成电路的各个电路面积的直方图。
尺寸优点的顺序是相同于图19。然而，这些差别度是较小，因为电平移位器仅是64G单层(SL)NAND快闪集成电路的晶粒(die)的一部分面积。举例来说，译码器、通道晶体管、及存储器阵列是实质上没有改变。选择性的实施例包含多层存储单元(multilevelcell)或其他具有每存储单元多位的设计。
图21绘示包含非易失存储单元的阵列与其他电路的集成电路的方块图。
集成电路2150包含存储器阵列2100，由NAND存储单元所实现。地址是在总线2105上供应至列译码器2103与包含改良型电平移位器电路的行译码器2101，其提出行控制偏压输入2102至存储器阵列2100。感应放大器方块2106之中的感应放大器与数据输入(data-in)结构是经由数据总线2107耦接至列译码器2103，其提供列控制偏压输入2104至存储器阵列2100。数据是经由数据输入线2111，从集成电路2150上的输入/输出端、或从集成电路2150的内部或外部的其他数据源，被供应至方块2106的数据输入结构。数据是经由数据输出线2115，从方块2106供应至集成电路2150上的输入/输出端、或供应至集成电路2150的内部或外部的其他数据终点。集成电路2150也可包含除了非易失性储存外的其他功能电路。
此范例使用偏压配置状态机2109来实现控制器，以控制偏压配置供应电压2108的应用，例如是读取、编程、擦除、擦除验证、与编程验证电压。
控制电路具有第一模式，致使电平移位器之中的第一晶体管的载电流端被耦接至参考电压，并使第一晶体管的控制端被耦接至控制电压。控制电压大于参考电压。参考电压与控制电压之间的电压差为第二电平，小于第一电平。控制电路包含第二模式，其中第一晶体管接收至少跨在控制端及载电流端之间的导通电压，且第二晶体管是被截止，其中第二晶体管可以是p型晶体管，其与n型第一晶体管串连在这些电压参考之间。
控制器可利用已知特别用途逻辑电路(special-purpose logic circuitry)而被实现。在替代性的实施例中，控制器包含一般用途(general-purpose)处理器，此控制器可被实现在相同的集成电路上，并执行计算机程序以控制装置的操作。在另一实施例中，特别用途逻辑电路与一般用途处理器的组合可被使用于实现控制器。
存储器阵列2100可被切分为如图1所示的多个次阵列(sub-array)。不同的次阵列通过不同的行译码器2101而被存取。字线是被切分跨越不同的次阵列。
图22绘示具有相对低交叉电流的图5的电平移位器的不同实施例，其可被使用在NAND闪存的行译码器。
运作方式大致上相仿于图5。然而，在级230，n型通道晶体管2131的基底(body)是连接至源极端点。如潜在问题，n型通道晶体管2131的接面崩溃(junction breakdown)是被减轻。n型晶体管2112透过节点N1而耦接至n型通道晶体管2131。
图23绘示电平移位级及通道晶体管的方块图。
电平移位器2301接收来自如图9的译码级的讯号SELB，并产生输出讯号SELH与SELHB给行偏压输入开关2302。电平移位器2301产生选择与非选择讯号而用于存储器阵列之中的NAND字符串的通道晶体管。
电平移位器2301包含多个级。第一级包含负电压移位器2310，并加宽电压范围为VDD至VNP2。第二级包含p型晶体管2332与n型晶体管2333，并加宽电压范围为VPP至VNP。
输出讯号SELH是在第二级后被产生。故输出讯号SELH的电压范围为VPP至VNP。
输出讯号SELHB是从第一级而非第二级之后的高电压电平移位器2320而被产生。高电压电平移位器2320加宽电压范围为VLSP至VNP。VLSP高到足以导通通道晶体管，通道晶体管可传送约莫VDD的高电压讯号。
对应地，电平移位器级产生用于通道晶体管级的讯号SEL与SELHB。
在一例子中，字线或存储器方块是被选择。SELH为高，故而导通通道晶体管2342并将全局字线电压VGWL[63:0]耦接至字线WL[63:0]，还导通通道晶体管2343并将全局切分字线电压VGDWL[1:0]耦接至切分字线DWL[63:0]，更导通通道晶体管2344并将全局字符串选择线电压VGSSL[15:0]耦接至字符串选择线SSL[15:0]，另导通通道晶体管2346并将偶与奇全局地选择线电压VGGSLe与VGGSLo耦接至偶与奇地选择线GSLe与GSLo。SELHB为低，故而截止通道晶体管2348并将VDESEL解耦于字符串选择线SSL[15:0]，还截止通道晶体管2350并将偶与奇全局地选择线电压VGGSLe与VGGSLo解耦于偶与奇地选择线GSLe与GSLo。
在另一例子中，字线或存储器方块是不被选择。SELH为低，故而截止通道晶体管2342并将全局字线电压VGWL[63:0]解耦于字线WL[63:0]，还截止通道晶体管2343并将全局切分字线电压VGDWL[1:0]解耦于切分字线DWL[63:0]，更截止通道晶体管2344并将全局字符串选择线电压VGSSL[15:0]解耦于字符串选择线SSL[15:0]，另截止通道晶体管2346并将偶与奇全局地选择线电压VGGSLe与VGGSLo解耦于偶与奇地选择线GSLe与GSLo。SELHB为高，故而导通通道晶体管2348并将VDESEL耦接至字符串选择线SSL[15:0]，还导通通道晶体管2350并将偶与奇全局地选择线电压VGGSLe与VGGSLo耦接至偶与奇地选择线GSLe与GSLo。
由于高电压电平移位器2320，具有VLSP的SELHB是足够地高以导通通道晶体管2348与2350从而传送VDESEL，即使VDESEL为约莫VDD的高电压讯号。VLSP的数值至少是VDESEL+Vtn。电平移位器2301更包括n型晶体管2331，其耦接至负电压电平移位器2310与高电压电平移位器2320。
其他实施例包含不同数量的讯号型式，包含更多或更少的数量。其他实施例包含不同线数的讯号型式。举例来说，字线可以更多或更少，而字符串选择线可以更多或更少。
图24绘示图23的电平移位级的一个例子。
负电压电平移位器2410包含p型晶体管2421(接收SELB)与n型晶体管2422(接收VNBS)，并加宽电压范围为VDD至VNP。VNBS为VNP+△V，可弱导通n型晶体管2422，因△V小于n型晶体管2422的临界电压。
高电压电平移位器2420包含p型晶体管2426(接收VPBS)与n型晶体管2427(接收负电压电平移位器2410的输出)，并加宽电压范围为VLSP至VNP。VPBS为VNP-△V，可弱导通p型晶体管2426，因△V小于p型晶体管2422的临界电压。
图25绘示图24的电平移位器的电压曲线，其显示选择方块讯号。电压曲线包括SELB 2502、VNBS 2504、VPBS 2506、SELH 2508、与SELHB 2510。运作方式大致上相仿于图6。
图26绘示图24的电平移位器的电压曲线，其显示非选择方块讯号。电压曲线包含SELB 2602、VNBS 2604、VPBS 2606、SELH 2608、与SELHB 2610。运作方式大致上相仿于图7。
图25及图26与图6及图7的不同之处在于图25及图26包含一用于弱导通p型晶体管的电压曲线，弱导通p型晶体管能限制经过p型电晶2426的交叉电流。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种具有低交叉电流的电平移位器的集成电路，包括：
一电平移位器，接收具有一第一电压范围的一第一输入，并提供具有与该第一电压范围不同的一第二电压范围的一第一输出，该电平移位器包含一第一晶体管及一第二晶体管，该第一晶体管的一导通电压具有一第一电平，该第一晶体管具有一控制端及一载电流端，且该第二晶体管具有一控制端，其中该第一晶体管的控制端的讯号与该第二晶体管的控制端的讯号系不同；
一控制电路，具有一第一模式致使该第一晶体管的该载电流端耦接至一参考电压，并使该第一晶体管的该控制端耦接至一控制电压，该控制电压大于该参考电压，其中该参考电压与该控制电压之间的一非零差具有小于该第一电平的一第二电平，且该第二电平致使该第一晶体管在线性区内弱导通；
其中，该第一晶体管是n型，该第二晶体管是p型，二者串联耦接于电压供应VDD与负电压供应VNP之间，该第二晶体管的源极耦接至电压供应VDD，该第一晶体管的源极耦接至负电压供应VNP，该第一晶体管的漏极和该第二晶体管的漏极共同被耦接至端点N1。
2.根据权利要求1所述的集成电路，其中：
该参考电压与该控制电压是非正；
该第一晶体管是一场效晶体管，而场效晶体管以饱和电流导通，该控制电路致使该第一晶体管耦接至该参考电压与该控制电压。
3.根据权利要求1所述的集成电路，其中：
该控制电路包含一第二模式，该第一晶体管接收至少跨在该控制端及该载电流端之间的该导通电压，且该第二晶体管是被截止；以及
该电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被耦接至一存储器阵列的一字线的一通道晶体管。
4.根据权利要求1所述的集成电路，其中该第一电压范围具有一第一范围最大值及一第一范围最小值，该第二电压范围具有一第二范围最大值及一第二范围最小值，该第二范围最大值大于该第一范围最大值，该第二范围最小值小于该第一范围最小值。
5.根据权利要求1所述的集成电路，其中
该电平移位器包含多个级，这些级包含：
一第一级，提供一第一级电压输出，该第一级电压输出具有一第一级电压范围，该第一级电压范围具有一第一级最小值及一第一级最大值，该第一级最小值依该参考电压而被决定，该第一级包含该第一晶体管；以及
一第二级，接收该第一级电压输出，该第二级电路提供一第二级电压输出，该第二级电压输出具有宽于该第一级电压范围的一第二级电压范围，该第二级电压范围具有大于该第一级最大值的一第二级最大值，该第二级包含与一第一p型晶体管串连的一第一n型晶体管，该第一n型晶体管及该第一p型晶体管的源极被耦接在一起，该第二级电压输出耦接至该第一n型晶体管的一栅极与该第一p型晶体管的一漏极，该第一n型晶体管的漏极耦接至一正电压参考，该正电压参考决定该第二级最大值。
6.一种降低电平移位器交叉电流的方法，包括：
提供具有一第一电压范围的一第一输入至一电平移位器，该电平移位器提供具有一第二电压范围的一第一输出，该第二电压范围不同于该第一电压范围，该电平移位器包含一第一晶体管及一第二晶体管，该第一晶体管具有一控制端及一载电流端，第一晶体管的一导通电压具有一第一电平，且该第二晶体管具有一控制端，其中该第一晶体管的控制端的讯号与该第二晶体管的控制端的讯号系不同；以及
至少部分地在所述提供具有一第一电压范围的一第一输入至一电平移位器的步骤内，施加一偏压配置至该电平移位器的该第一晶体管，该偏压配置包含耦接至该第一晶体管的该载电流端的一参考电压、及耦接至该第一晶体管的该控制端的一控制电压，该控制电压大于该参考电压，其中该参考电压与该控制电压之间的一非零差具有小于该第一电平的一第二电平，且该第二电平致使该第一晶体管在线性区内弱导通；
其中，该第一晶体管是n型，该第二晶体管是p型，二者串联耦接于电压供应VDD与负电压供应VNP之间，该第二晶体管的源极耦接至电压供应VDD，该第一晶体管的源极耦接至负电压供应VNP，该第一晶体管的漏极和该第二晶体管的漏极共同被耦接至端点N1。
7.根据权利要求6所述的方法，其中：
该参考电压与该控制电压是非正；以及
该第一晶体管是一场效晶体管，而场效晶体管以饱和电流导通，该方法致使该第一晶体管耦接至该参考电压与该控制电压。
8.根据权利要求6所述的方法，其中：
该电平移位器的该第一输入是一译码讯号，且该电平移位器的该第一输出被耦接至一存储器阵列的一字线的一通道晶体管；
该方法更包括：
施加另一偏压配置至该电平移位器的该n型的第一晶体管，其中该n型的第一晶体管至少接收跨在该控制端及该载电流端之间的该导通电压，且该p型的第二晶体管是被截止。
9.根据权利要求6所述的方法，其中：
该第一电压范围具有一第一范围最大值及一第一范围最小值，该第二电压范围具有一第二范围最大值及一第二范围最小值，该第二范围最大值大于该第一范围最大值，该第二范围最小值小于该第一范围最小值；
该电平移位器包含多个级，这些级包含：
一第一级，提供一第一级电压输出，该第一级电压输出具有一第一级电压范围，该第一级电压范围具有一第一级最小值及一第一级最大值，该第一级最小值依该参考电压而被决定，该第一级包含该第一晶体管；以及
一第二级，接收该第一级电压输出，该第二级电路提供一第二级电压输出，该第二级电压输出具有宽于该第一级电压范围的一第二级电压范围，该第二级电压范围具有大于该第一级最大值的一第二级最大值；该第二级包含与一第一p型晶体管串连的一第一n型晶体管，该第一n型晶体管及该第一p型晶体管的源极被耦接在一起，该第二级电压输出耦接至该第一n型晶体管的一栅极与该第一p型晶体管的一漏极，该第一n型晶体管的漏极耦接至一正电压参考，该正电压参考决定该第二级最大值。
10.一种使用在NAND闪存的行译码器的集成电路，包括：
一NAND存储器阵列，切分成多个NAND次阵列；
多个字线，跨越该多个NAND次阵列；
多个译码器，连接于该多个NAND次阵列，其中这些译码器之一包含：
一电平移位器，接收具有一第一电压范围的一第一输入，并提供具有与该第一电压范围不同的一第二电压范围的一第一输出，该电平移位器包含一第一晶体管及一第二晶体管，该第一晶体管的一导通电压具有一第一电平，该第一晶体管具有一控制端及一载电流端，且该第二晶体管具有一控制端，其中该第一晶体管的控制端的讯号与该第二晶体管的控制端的讯号系不同；以及
一控制电路，具有一第一模式致使该第一晶体管的该载电流端耦接至一参考电压，并使该第一晶体管的该控制端耦接至一控制电压，该控制电压大于该参考电压，该参考电压与该控制电压之间的一非零差具有小于该第一电平的一第二电平，且该第二电平致使该第一晶体管在线性区内弱导通；
其中，该第一晶体管是n型，该第二晶体管是p型，二者串联耦接于电压供应VDD与负电压供应VNP之间，该第二晶体管的源极耦接至电压供应VDD，该第一晶体管的源极耦接至负电压供应VNP，该第一晶体管的漏极和该第二晶体管的漏极共同被耦接至端点N1。
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