TWI541807B - 記憶體之位準移位器及解碼器 - Google Patents

記憶體之位準移位器及解碼器 Download PDF

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Description

記憶體之位準移位器及解碼器
本發明是有關於一種位準移位器，可整合至用於NAND記憶體陣列的解碼器。
有關大容量NAND快閃(flash)設計，長的字元線可適應陣列中的所有記憶體胞，卻具有不被允許的電容負載。因此，記憶體陣列被切分(divide)為多個具有不同解碼組之字元線的分區(partition)，使得同一個分區之中的字元線具有較低、可被允許的電容負載。此多個解碼器各自包含p型及n型電晶體，串連在高電壓參考如VDD及低電壓參考如接地或負電壓參考之間。第1圖繪示之大容量記憶體切分為具有各自字元線解碼器的多個分區。大容量記憶體係被切分為記憶體陣列或分區121、122、及123。此多個記憶體陣列或分區係被各自的字元線解碼器111、112、113、114、及115存取。因為大容量記憶體之中的解碼器的量，解碼器的功率表現對整體的功率表現有重要的影響。
於p型及n型電晶體(串連於高電壓參考(VDD)及低電壓參考(如接地或負電壓參考)之間)切換時，動態耗能會增加。範例性的切換動作係將導通(on)的p型電晶體及截止(off)的n型 電晶體，切換為截止的p型電晶體及導通的n型電晶體，反之亦然。在這樣的切換動作，造成交叉(crossbar)電流經過p型電晶體及n型電晶體而直接在高及低電壓參考之間流動。這種交叉電流是解碼器的動態耗能的重要成分。
美國專利第8638618號顯示範例性的具有位準移位器的解碼器，此解碼器遇到切換動作時的高位準交叉電流的問題。第2圖繪示具有相對高交叉電流的位準移位器，此位準移位器可被使用在NAND快閃記憶體的行解碼器。位準移位器包含級210、220、及230。級210包含電壓供應VDD與負電壓供應VNP。級210包含兩組p型及n型電晶體，串連耦接在VDD與VNP之間，其汲極耦接在一起，p型電晶體的源極耦接至VDD，而n型電晶體的源極耦接至VNP。第一組包含p型電晶體211及n型電晶體213，其中汲極係耦接至端點N1。第二組包含p型電晶體212及n型電晶體214，其中汲極係耦接至端點N2。n型電晶體213的閘極係耦接至端點N2。n型電晶體214的閘極係耦接至端點N1。選擇訊號SEL係被p型電晶體212的閘極所接收，且其互補訊號SELB係被p型電晶體211的閘極所接收。
級220包含反相器，反相器的輸入耦接至端點N2、輸出耦接至端點N3。
級230具有正電壓供應VPP，其電壓高於級210之中的VDD。級230包含n型通道(pass)電晶體231，電晶體231的閘極耦接至VDD，源極及汲極分別耦接至端點N3與產生訊號 SELH的輸出端點。級230也包含n型空乏型(depletion mode)電晶體233及p型電晶體232，串連耦接在VPP及產生訊號SELH的輸出端點之間，其中n型空乏型電晶體233的汲極係耦接至VPP、p型電晶體232的汲極係耦接至產生訊號SELH的輸出端點、而其源極係耦接在一起。n型空乏型電晶體233的閘極耦接至產生訊號SELH的輸出端點。p型電晶體232的閘極接收信號SELB，其為訊號SEL的互補信號。級230也傳送來自端點N2的訊號SELHB。
第3圖繪示第2圖的位準移位器的電壓曲線(trace)，其顯示選擇方塊訊號。電壓曲線包含SEL 302、SELB 304、N1 306、N2 308、與SELH 310。第4圖繪示第2圖的位準移位器的電壓曲線，其顯示非選擇方塊訊號。電壓曲線包含SEL 402、SELB 404、N1 406、N2 408、與SELH 410。
第3圖中，在周期T1，N2 308係為高的VLSP，而n型電晶體213係因其閘極之N2 308而被導通。在周期T2，N2 308從VLSP降至VNP。在周期T2，N2 308與VNP之間的位差超過n型電晶體213的導通電壓，n型電晶體213仍是完全地(fully)導通(conduct)。
在周期T1，SELB 304由高轉至低。當在周期T1內SELB 304轉至低後，且在周期T2內SELB係維持在低，p型電晶體211會因其閘極之SELB 304而被導通。
因此，在大部分的周期T1與T2內，p型電晶體211 與n型電晶體213係導通的，使得交叉電流流動在VDD與VNP之間。這樣的交叉電流發生在各記憶體分區中的字元線解碼器每次選擇字元線之時。執行位準移位時，能降低交叉電流的位準是有需要的。
本發明之一方面係積體電路，包含位準移位器與控制電路。
位準移位器接收具有一第一電壓範圍的一第一輸入，並提供具有與該第一電壓範圍不同之一第二電壓範圍的一第一輸出(例如較寬)。位準移位器包含一第一電晶體，第一電晶體之一導通(turn-on)電壓具有一第一位準，第一電晶體具有一控制端、及一載電流端。控制端例如是FET的閘極與BJT的基極。載電流端例如是FET的源極與汲極、BJT的集極與射極。
控制電路致使該第一電晶體之該第一載電流端耦接至一參考電壓，並使該第一電晶體之該控制端耦接至一控制電壓。控制電壓大於參考電壓。在一些實施例中，該參考電壓與該控制電壓之間的一非零差(nonzero difference)具有小於該第一位準之一第二位準。如此，第一電晶體係被偏壓而不會接收導通電壓。
在一實施例中，第一電晶體係場效電晶體，而場效電晶體導通(conduct)飽和電流，控制電路的結果致使第一電晶體耦接至參考電壓與該控制電壓。
在一實施例中，位準移位器包含該第一電晶體及一第二電晶體，該第一電晶體及該第二電晶體係串連在一第一正參考電壓及該參考電壓之間。該第一電晶體係n型，該第二電晶體係p型，該第一電晶體及該第二電晶體之汲極係連接在一起。在一實施例中，控制電路包含一第二模式，其中該第一電晶體接收至少跨在該控制端及該載電流端之間的該導通電壓，且該第二電晶體係被截止。
在一實施例中，第一電壓範圍具有一第一範圍最大值及一第一範圍最小值，該第二電壓範圍具有一第二範圍最大值及一第二範圍最小值，該第二範圍最大值大於該第一範圍最大值，該第二範圍最小值小於該第一範圍最小值。
在一實施例中，位準移位器的該第一輸入係一解碼訊號，且該位準移位器的該第一輸出係耦接至記憶體陣列之一字元線的一通道電晶體。
在一實施例中，位準移位器的該第一輸入係一解碼訊號，且該位準移位器的該第一輸出係耦接至記憶體陣列之一字串選擇線(string select line)的一通道(pass)電晶體。
在一實施例中，位準移位器的該第一輸入係一解碼訊號，且其中位準移位器的第一輸出係耦接至記憶體陣列之一地選擇線之一通道電晶體。
在一實施例中，位準移位器包含複數個級(stage)。
第一級提供一第一級電壓輸出，該第一級電壓輸出 具有一第一級電壓範圍。該第一級電壓範圍具有一第一級最小值及一第一級最大值。該第一級最小值依該參考電壓而被決定。該第一級包含該第一電晶體。
第二級接收該第一級電壓輸出。該第二級電路提供一第二級電壓輸出，該第二級電壓輸出具有寬於該第一級電壓範圍的一第二級電壓範圍。該第二級電壓範圍具有大於該第一級最大值的一第二級最大值。在一實施例中，在第一級後與第二級前，方塊非選擇(deselect)通道電晶體係耦接至位準移位器。一實施例更包含至少一中間反相器級，位在第一級及第二級之間。在一實施例中，第二級包含與第一p型電晶體串連之一第一n型電晶體。該第一n型電晶體及該第一p型電晶體之源極係耦接在一起。該第二級電壓輸出耦接至該第一n型電晶體的一閘極與該第一p型電晶體的一汲極。該第一n型電晶體的汲極耦接至一正電壓參考，該正電壓參考決定該第二級最大值。
本發明另提供一種方法，包含：提供具有一第一電壓範圍之一第一輸入至該位準移位器，該位準移位器提供具有一第二電壓範圍之一第一輸出，該第二電壓範圍不同於該第一電壓範圍(例如較寬)，該位準移位器包含一第一電晶體，該第一電晶體具有一控制端及一載電流端，n型電晶體之一導通電壓具有一第一位準；以及至少部分地在所述提供步驟內，施加一偏壓配置至該位準移位器的該n型電晶體，該偏壓配置包含一參考電壓耦 接至該第一電晶體的該第一載電流端、及一控制電壓耦接至該第一電晶體的該控制端，該控制電壓大於該參考電壓。在一些實施例中，該參考電壓與該控制電壓之間的一非零差具有小於該第一位準之一第二位準。
本發明更提供一種積體電路，積體電路具有：NAND記憶體陣列，分割為複數個NAND次陣列(sub-array)；複數個字元線，分割跨越該複數個NAND次陣列；複數個解碼器，存取該複數個NAND次陣列。其中該些解碼器之一包含如上所述的位準移位器。積體電路包含如此所述的控制電路。
111、112、113、114、115‧‧‧字元線解碼器
121、122、123‧‧‧記憶體陣列或分區
131、132、133、2103‧‧‧列解碼器
210、220、230、510、1510、1530、1810‧‧‧級
211、212、221、232、511、914、916、1011、1014、1121、1124、1126、1511、1513、1515、1532、1811、1813、1815、2332、 2421、2424、2426‧‧‧p型電晶體
213、214、222、512、1012、1122、1125、1127、1512、1514、1516、1533、1812、1814、1816、2131、2331、2333、2422、2427‧‧‧n型電晶體
231、1013、1123、1202、1204、1206、1208、1210、1531、2342、2343、2344、2346、2348、2350、2423‧‧‧通道電晶體
233、1015、2425‧‧‧空乏型電晶體
302、402‧‧‧SEL電壓曲線
304、404、602、702、1304、1404、1602、1702、2502、2602‧‧‧SELB電壓曲線
306、406、606、706、1606、1706‧‧‧N1電壓曲線
308、408‧‧‧N2電壓曲線
310、410、608、708、1608、1708、2508、2608‧‧‧SELH電壓曲線
604、704、1604、1704‧‧‧VBS電壓曲線
610、710、1610、171、2510、2610‧‧‧SELHB電壓曲線
810‧‧‧解碼器級
820‧‧‧位準移位級
830‧‧‧通道閘級
840‧‧‧陣列
902、904、906、908、910、912‧‧‧NAND電晶體
918、920、922‧‧‧反相器
1302、1402‧‧‧XSELEN電壓曲線
1306、1406‧‧‧VBS1電壓曲線
1308、1408‧‧‧VBS2電壓曲線
1310、1410‧‧‧WLSELH電壓曲線
1312、1412‧‧‧SLSELH電壓曲線
1314、1414‧‧‧SLSELHB電壓曲線
2100‧‧‧記憶體陣列
2101‧‧‧行解碼器
2102‧‧‧行控制偏壓輸入
2104‧‧‧列控制偏壓輸入
2105‧‧‧匯流排
2106‧‧‧感應放大器方塊
2107‧‧‧資料匯流排
2108‧‧‧偏壓配置供應電壓
2109‧‧‧偏壓配置狀態機
2111‧‧‧資料輸入線
2115‧‧‧資料輸出線
2150‧‧‧積體電路
2112‧‧‧n型電晶體
2301‧‧‧位準移位器
2302‧‧‧行偏壓輸入開關
2310、2410‧‧‧負電壓位準移位器
2320、2420‧‧‧高電壓位準移位器
2331‧‧‧n型電晶體
2504、2604‧‧‧VNBS
2506、2606‧‧‧VPBS
N1、N2、N3‧‧‧端點
第1圖繪示將大容量記憶體切分為具有各自字元線解碼器的多個分區。
第2圖繪示具有相對高之交叉電流的位準移位器，此位準移位器可被使用在NAND快閃記憶體的行解碼器。
第3圖繪示第2圖的位準移位器的電壓曲線(trace)，其顯示選擇方塊訊號。
第4圖繪示第2圖的位準移位器的電壓曲線，其顯示非選擇方塊訊號。
第5圖繪示具有相對低之交叉電流的位準移位器，此位準移位器可被使用在NAND快閃記憶體的行解碼器。
第6圖繪示第5圖的位準移位器的電壓曲線，其顯示選擇方塊訊號。
第7圖繪示第5圖的位準移位器的電壓曲線，其顯示非選擇方塊訊號。
第8圖繪示具有記憶體陣列之積體電路之一部分的方塊圖，包含第5圖之位準移位器。
第9圖繪示第8圖之方塊圖的解碼級，傳送選擇與非選擇訊號至第10及11圖的位準移位級。
第10圖繪示第8圖之方塊圖的位準移位級，用於字元線通道電晶體訊號，並整合第5圖的位準移位器。
第11圖繪示第8圖之方塊圖的位準移位級，用於源級線通道電晶體訊號，並整合第5圖的位準移位器。
第12圖繪示第8圖之方塊圖的通道電晶體，接收來自第10及11圖之位準移位器的通道電晶體訊號。
第13圖繪示第10及11圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。
第14圖繪示第10及11圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。
第15圖繪示第5圖之位準移位器的一種變化實施例。
第16圖繪示第15圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。
第17圖繪示第15圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。
第18圖繪示第15圖之位準移位器的另一種變化實施例。
第19圖繪示各種位準移位器之各個電路區域的長條圖。
第20圖繪示包含各種位準移位器之積體電路之各個電路區 域的長條圖。
第21圖繪示包含非揮發記憶胞之陣列與其他電路的積體電路的方塊圖。
第22圖繪示具有相對低交叉電流的第5圖之位準移位器的變化，其可被使用在NAND快閃記憶體之行解碼器。
第23圖繪示位準移位級及通道電晶體的方塊圖。
第24圖繪示第23圖之位準移位級的一個例子。
第25圖繪示第24圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。
第26圖繪示第24圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。
第5圖繪示具有相對低之交叉電流的位準移位器，此位準移位器可被使用在NAND快閃記憶體的行解碼器。
位準移位器包含級510與230。級510包括電壓供應VDD與負電壓供應VNP(在其他實施例中為接地端)。級510包含一組p型及n型電晶體，串連耦接在VDD與VNP之間，其等之汲極耦接在一起，p型電晶體的源極耦接至VDD，而n型電晶體的源極耦接至VNP。第一組包含p型電晶體511與n型電晶體512，其等之汲極係耦接至端點N1。互補訊號SELB係被p型電晶體511的閘極所接收。訊號VBS係被n型電晶體512的閘極所接收。如針對第6圖所述，訊號VBS的位準會降低VDD與VNP之間經過p型電晶體511與n型電晶體512的交叉(crossbar)電流。
級510可加寬從輸入電壓範圍至輸出電壓範圍之間的電壓範圍。輸入電壓範圍典型地係一個包含代表邏輯導通(logical on)與邏輯截止(off)的範圍，例如VDD與接地。在VNP低於輸入電壓範圍的下限的案例中，輸出電壓範圍的下限係被加寬以包含VNP。
下一級230係相仿於第2圖。級230加寬從輸入電壓範圍(從VDD至VNP)至輸出電壓範圍(從VPP至VNP)之間的電壓範圍，其中VPP>VDD。
第6圖繪示第5圖的位準移位器的電壓曲線，其顯示選擇方塊訊號。電壓曲線包含SELB 602、VBS 604、N1 606、SELH 608、與SELHB 610。第7圖繪示第5圖的位準移位器的電壓曲線，其顯示非選擇方塊訊號。電壓曲線包含SELB 702、VBS 704、N1 706、SELH 708、與SELHB 710。
第6圖中，在周期T1，SELB 602由高轉至低。在周期T1前，SELB係為高且p型電晶體511係因其閘極之SELB 602而被截止。在周期T2，SELB 602係維持在低，p型電晶體211係因其閘極之SELB 602而被導通。
因為在周期T1時，SELB 602由VDD驟然轉至0，p型電晶體511在周期T1時係被導通一小段(brief)周期。在周期T1的早期，P型電晶體511並未完全地(fully)導通(conduct)，而低於導通電壓的電壓係被施加至p型電晶體511。P型電晶體511只在周期T1晚期被導通，而導通電壓係施加至p型電晶體511。
在周期T1之前，VBS 604係處在VDD而n型電晶體512係為導通。在周期T1時，VBS 604由VDD轉至VNP+△V。當VBS 604處於VNP+△V時，n型電晶體512的閘極-源極電壓為△V。偏壓電路係被設計使得△V小於n型電晶體512的導通電壓。由於n型電晶體512不被導通電壓(臨界電壓)所偏壓，故n型電晶體在電晶體飽和區外面的線性區內弱(weakly)導通。
在周期T2，p型電晶體511係導通，n型電晶體512係弱導通。以交叉電流而言，弱導通的n型電晶體512，其導致小數值的△V，是優於(preferable)完全導通之n型電晶體512。然而，若△V太小，則在非選擇方塊的情況下SELH不會放電至VNP。
含有交叉電流的功率消耗可表示為：(VDD-VNP) * Crossbar I * (~T1+~T2，第3圖)。
不含交叉電流的功率消耗可表示為：(VDD-VNP) * minimal I * (T2，第6圖).。
若“minimal I”相對於“Crossbar I”愈小，則功率消耗降低的改良性愈佳。因此，若n型電晶體512愈是弱導通，則功率消耗降低的改良性愈佳。
因為在周期T1時，VBS 604由VDD驟然轉至VNP+△V，n型電晶體512在周期T1時係完全地導通一小段周期。在大部分的周期T1時，n型電晶體512係完全地(fully)導通(conduct)，而在周期T1的早期，至少有導通電壓係被施加至n 型電晶體512。n型電晶體512在周期T1晚期，只是弱導通，而導通電壓係不再施加至n型電晶體512。
在周期T2，VBS 604維持在VNP+△V，使得n型電晶體持續地弱導通於線性區內。
第7圖顯示位準移位器的VBS 704，其顯示非選擇方塊訊號，其係相同於位準移位器VBS 604(顯示選擇方塊訊號)。如第6圖之VBS 604，n型電晶體512在周期T1時只在一小段時間完全導通，而在周期T2時係被偏壓而在線性區內弱導通。然而，對於位準移位器處理非選擇方塊訊號，SELB 702始終(throughout)維持在高，使p型電晶體511保持在截止。因為p型電晶體511保持在截止，故沒有電流流於VDD與VNP之間。
因此，VDD與VNP之間的交叉電流在第6圖及第7圖中係被最小化，儘管相同的訊號VBS 604/704被使用在位準移位器分別處理選擇方塊訊號與非選擇方塊訊號。
第8圖繪示具有記憶體陣列之積體電路之一部分的方塊圖，包含第5圖之位準移位器。
解碼器級810、位準移位級820、通道閘級830、與陣列840係被繪示。解碼器級810處理行位址訊號以選擇或非選擇方塊或字元線。範例性的解碼器級810係更詳細地繪示在第9圖中。位準移位級820加寬電壓範圍，例如從適用於位址訊號的窄輸入電壓範圍，至適用於通道(pass)字元線電壓的寬輸出電壓範圍，字元線電壓可以是高位準的正電壓或高位準的負電壓。範例 性的位準移位級820係更詳細地繪示在第10及11圖中。通道閘級830藉由施加合適的訊號至通道電晶體，以選擇或非選擇方塊或字元線，通道電晶體用來通過字元線電壓、或阻擋字元線電壓到達記憶體陣列的字元線。範例性的通道閘級830係更詳細地繪示在第12圖中。記憶體陣列儲存資料，且可以是揮發性或非揮發性。記憶體陣列之範例性的方塊圖係繪示在第21圖。
第9圖繪示第8圖之方塊圖的解碼級，傳送選擇與非選擇訊號至第10及11圖的位準移位級。
解碼級接收行位址訊號XP0、XP1、XP2、XP3、及XP4，這些行位址訊號係在各別的NAND電晶體902、904、906、908、910被接收。訊號XSELEN係接收在NAND電晶體912。訊號XSELEN也係接收在p型電晶體914的閘極。NAND電晶體的一端係耦接至VSS、另一端耦接至反相器918的輸入端與p型電晶體914與916的汲極。p型電晶體914與916的源極係耦接至VDD。p型電晶體916的閘極係耦接至反相器918的輸出。反相器918的輸出為選擇訊號。選擇訊號係被反相器920反相而產生WLSELB、並被反相器922反相而產生SLSELB。
回應於高的XSELEN訊號、與適當的行位址訊號XP0-XP4，輸出訊號WLSELB與SLSELB係低的，表示被選擇的字元線或記憶體方塊。回應於低的XSELEN訊號、或選擇其他字元線或記憶體方塊(非選擇此字元線或記憶體方塊)的行位址訊號XP0-XP4，輸出訊號WLSELB與SLSELB係高位準，表示非選擇 的字元線或記憶體方塊。
在所繪示的解碼級，選擇或非選擇訊號的兩個複本(copy)係被產生。其他實施例可傳送一個複本、或三個或多個複本，視其位準移位器、通道電晶體、及記憶體陣列的設計。
第10圖繪示第8圖之方塊圖的位準移位級，用於字元線通道電晶體訊號，並整合第5圖的位準移位器。運作方式大致上相仿於第5圖。
位準移位器以p型電晶體1011與1014接收來自第9圖的訊號WLSELB，並產生輸出訊號WLSELH。這些訊號可以合稱為WL，因為位準移位器產生選擇與非選擇訊號而用於字元線電壓的通道電晶體。
第11圖繪示第8圖之方塊圖的位準移位級，用於源級線通道電晶體訊號，並整合第5圖的位準移位器。運作方式大致上相仿於第5圖。
位準移位器以p型電晶體1121與1124接收來自第9圖的訊號SLSELB，並產生輸出訊號SLSELH與SLSELHB。這些訊號可以合稱為SL，因為位準移位器產生選擇與非選擇訊號，而用於位在記憶體陣列之中的NAND字串之相反端的字串選擇與地源線電壓的通道電晶體。
如第5圖，位準移位器包含多個級。第一級包含p型電晶體1121與n型電晶體1122，並加寬電壓範圍為VDD至VNP2。第二級包含p型電晶體1124與n型電晶體1125，並加寬 電壓範圍為VPP至VNP2。
輸出訊號SLSELH係在第二級後被產生。故輸出訊號SLSELH具有VPP至VNP2的電壓範圍。
輸出訊號SLSELHB係從第一級而非第二級之後的反相器被產生。因此，輸出訊號SLSELHB的電壓範圍並不包含VPP。反相器包含p型電晶體1126與n型電晶體1127。若端點N1具有電壓VDD，則SLSELHB具有電壓VNP2。若端點N1具有電壓VNP2，則SLSELHB具有電壓VLSP。在一例子中，VLSP=VDD。
第12圖繪示第8圖之方塊圖的通道電晶體，接收來自第10及11圖之位準移位器的通道電晶體訊號。
訊號WLSELH係接收自第10圖的輸出。訊號SLSELH及SLSELHB係來自第11圖的輸出。
在一例子中，字元線或記憶體方塊係被選擇。WLSELH係為高，故而導通通道電晶體1202並將全域字元線電壓VGWL[63：0]耦接至字元線VWL[63：0]。SLSELH係為高，故而導通通道電晶體1204並將全域字串選擇線電壓VGSSL[15：0]耦接至字串選擇線VSSL[15：0]，還導通通道電晶體1206並將全域地選擇線電壓VGGSL耦接至地選擇線VGSL。SLSELHB係為低，故而截止通道電晶體1208並將VDESEL解耦(decouple)於字串選擇線VSSL[15：0]，還截止通道電晶體1210並將全域地選擇線電壓VDESEL解耦於地選擇線VGSL。
在另一例子中，字元線或記憶體方塊係不被選擇。WLSELH係為低，故而截止通道電晶體1202並將全域字元線電壓VGWL[63：0]解耦於字元線VWL[63：0]。SLSELH係為低，故而截止通道電晶體1204並將全域字串選擇線電壓VGSSL[15：0]解耦於字串選擇線VSSL[15：0]，還截止通道電晶體1206並將全域地選擇線電壓VGGSL解耦於地選擇線VGSL。SLSELHB係為高，故而導通通道電晶體1208並將VDESEL耦接至字串選擇線VSSL[15：0]，還導通通道電晶體1210並將VDESEL耦接至地選擇線VGSL。
其他實施例包含不同數量的訊號型式，包含更多或更少的數量。舉例來說，VSSL與VGSL可被移除。其他實施例包含不同線數的訊號型式。舉例來說，字元線可以更多或更少，而字串選擇線可以更多或更少。
第13圖繪示第10及11圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。電壓曲線包含XSELEN 1302、SELB 1304、VBS1 1306、VBS2 1308、WLSELH 1310、SLSELH 1312與SLSELHB 1314。運作方式大致上相仿於第6圖。
第14圖繪示第10及11圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。電壓曲線包含XSELEN 1402、SELB 1404、VBS1 1406、VBS2 1408、WLSELH 1410、SLSELH 1412、與SLSELHB 1414。運作方式大致上相仿於第7圖。
第13及14圖與6及7圖的不同之處在於第13及 14圖包含額外的電壓曲線。XSELEN 1302/1402係用於第9圖之解碼器的致能訊號。替代單一SELH訊號的是，WLSELH 1310/1410與SLSELH 1312/1412係分別用於字元線與字串選擇線的SELH訊號群。替代單一VBS訊號的是，VBS1 1306/1406與VBS2 1308/1408係分別用於第10圖之字元線的位準移位器與第11圖之字串選擇線的位準移位器的字串選擇線的VBS訊號群。
在一實施例中，VBS1與VBS2係VBS訊號的複本。在另一實施例中，△V在VBS1與VBS2中係相同，但VNP1與VNP2並不相同。在另一實施例中，△V在VBS1與VBS2中並不相同，但VNP1與VNP2係相同。在另一實施例中，△V在VBS1與VBS2中並不相同，而VNP1與VNP2也不相同。當VNP1與VNP2係相同時，相同的負幫浦(negative pump)可驅動這兩者。
第15圖繪示第5圖之位準移位器的一種變化實施例。運作方式大致上相仿於第5圖。
位準移位器包含級1510與級1530，級1510的輸出電壓範圍為VDD至VNP，級1530的輸出電壓範圍為VPP至VNP。兩個反相器係增加在端點N1與通道電晶體1531之間。第一反相器包含p型電晶體1513與n型電晶體1514。第二反相器包含p型電晶體1515與n型電晶體1516。輸出訊號SELHB係被傳送在這些反相器之間，且是訊號SELH的互補。由於輸出訊號SELHB並不被傳送到下一級1530，輸出訊號SELHB則將VPP排除在其電壓範圍之外。
第16圖繪示第15圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。電壓曲線包含SELB 1602、VBS 1604、N1 1606、SELH 1608、與SELHB 1610。運作方式大致上相仿於第6圖。
第17圖繪示第15圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。電壓曲線包含SELB 1702、VBS 1704、N1 1706、SELH 1708、與SELHB 1710。運作方式大致上相仿於第7圖。
第6圖的VBS 604在周期T1前及在周期T3時具有VDD位準，以對SELH 608放電。端點SELH 608為重負載，為使快速地對SELH 608放電，VBS 604要拉至VDD。相反地，在第16及17圖中，端點N1 1606及1706為輕負載，致使VBS=VNP+△V對端點N1 1606及1706放電，而非回復至VDD。在一些實施例中，在第7及17圖之VBS 604可拉至VDD。
第18圖繪示第15圖之位準移位器的另一種變化實施例。運作方式大致上相仿於第15圖。然而，包含p型電晶體1813及n型電晶體1814的第一反相器係被改變。p型電晶體1813的閘極係不被耦接至端點N1，而是接收訊號SEL。
第19圖繪示各種位準移位器之各個電路面積的長條圖。
所繪示的是第2圖(位準移位器210)、第5圖(位準移位器510)、第5圖(位準移位器1510)、第18圖(位準移位器1810) 之位準移位器實施例的面積。第2圖之位準移位器210具有大的p型電晶體，以快速地充電與放電。其他位準移位器並不需要大的p型電晶體，因為這種設計會降低交叉電流。位準移位器510的面積最小，即37%小於位準移位器210，原因在於少了中間的反相器。位準移位器1510與1710係大於位準移位器510，原因在於包含了中間的反相器，但仍是15%小於位準移位器210。
第20圖繪示包含各種位準移位器之積體電路之各個電路面積的長條圖。
尺寸優點的順序係相同於第19圖。然而，這些差別度係較小，因為位準移位器僅是64G單層(SL)NAND快閃積體電路之晶粒(die)的一部分面積。舉例來說，解碼器、通道電晶體、及記憶體陣列係實質上沒有改變。選擇性的實施例包含多層記憶胞(multilevel cell)或其他具有每記憶胞多位元的設計。
笫21圖繪示包含非揮發記憶胞之陣列與其他電路的積體電路的方塊圖。
積體電路2150包含記憶體陣列2100，由NAND記憶胞所實現。位址係在匯流排2105上供應至列解碼器2103與包含改良型位準移位器電路的行解碼器2101，其提出行控制偏壓輸入2102至記憶體陣列2100。感應放大器方塊2106之中的感應放大器與資料輸入(data-in)結構係經由資料匯流排2107耦接至列解碼器2103，其提供列控制偏壓輸入2104至記憶體陣列2100。資料係經由資料輸入線2111，從積體電路2150上的輸入/輸出埠、 或從積體電路2150的內部或外部的其他資料來源，被供應至方塊2106的資料輸入結構。資料係經由資料輸出線2115，從方塊2106供應至積體電路2150上的輸入/輸出埠、或供應至積體電路2150的內部或外部的其他資料終點。積體電路2150也可包含除了非揮發性儲存外的其他功能電路。
此範例使用偏壓配置狀態機2109來實現控制器，以控制偏壓配置供應電壓2108的應用，例如是讀取、編程、抹除、抹除驗證、與編程驗證電壓。
控制電路具有第一模式，致使位準移位器之中的第一電晶體之載電流端被耦接至參考電壓，並使第一電晶體之控制端被耦接至控制電壓。控制電壓大於參考電壓。參考電壓與控制電壓之間的電壓差為第二位準，小於第一位準。控制電路包含第二模式，其中第一電晶體接收至少跨在控制端及載電流端之間的導通電壓，且第二電晶體係被截止，其中第二電晶體可以是p型電晶體，其與n型第一電晶體串連在這些電壓參考之間。
控制器可利用習知特別用途邏輯電路(special-purpose logic circuitry)而被實現。在替代性的實施例中，控制器包含一般用途(general-purpose)處理器，此控制器可被實現在相同的積體電路上，並執行電腦程式以控制裝置的操作。在另一實施例中，特別用途邏輯電路與一般用途處理器的組合可被使用於實現控制器。
記憶體陣列2100可被切分為如第1圖所示之多個次 陣列(sub-array)。不同的次陣列藉由不同的行解碼器2101而被存取。字元線係被切分跨越不同的次陣列。
第22圖繪示具有相對低交叉電流的第5圖之位準移位器的不同實施例，其可被使用在NAND快閃記憶體之行解碼器。
運作方式大致上相仿於第5圖。然而，在級230，n型通道電晶體2131的基底(body)係連接至源極端點。如潛在問題，n型通道電晶體2131的接面崩潰(junction breakdown)係被減輕。n型電晶體2112透過節點N1而耦接至n型通道電晶體2131。
第23圖繪示位準移位級及通道電晶體的方塊圖。
位準移位器2301接收來自如第9圖的解碼級的訊號SELB，並產生輸出訊號SELH與SELHB給行偏壓輸入開關2302。位準移位器2301產生選擇與非選擇訊號而用於記憶體陣列之中的NAND字串的通道電晶體。
位準移位器2301包含多個級。第一級包含負電壓移位器2310，並加寬電壓範圍為VDD至VNP2。第二級包含p型電晶體2332與n型電晶體2333，並加寬電壓範圍為VPP至VNP。
輸出訊號SELH係在第二級後被產生。故輸出訊號SELH的電壓範圍為VPP至VNP。
輸出訊號SELHB係從第一級而非第二級之後的高電壓位準移位器2320而被產生。高電壓位準移位器2320加寬電壓範圍為VLSP至VNP。VLSP高到足以導通通道電晶體，通道 電晶體可傳送約莫VDD之高電壓訊號。
對應地，位準移位器級產生用於通道電晶體級的訊號SEL與SELHB。
在一例子中，字元線或記憶體方塊係被選擇。SELH係為高，故而導通通道電晶體2342並將全域字元線電壓VGWL[63：0]耦接至字元線WL[63：0]，還導通通道電晶體2343並將全域切分字元線電壓VGDWL[1：0]耦接至切分字元線DWL[63：0]，更導通通道電晶體2344並將全域字串選擇線電壓VGSSL[15：0]耦接至字串選擇線SSL[15：0]，另導通通道電晶體2346並將偶與奇全域地選擇線電壓VGGSLe與VGGSLo耦接至偶與奇地選擇線GSLe與GSLo。SELHB係為低，故而截止通道電晶體2348並將VDESEL解耦於字串選擇線SSL[15：0]，還截止通道電晶體2350並將偶與奇全域地選擇線電壓VGGSLe與VGGSLo解耦於偶與奇地選擇線GSLe與GSLo。
在另一例子中，字元線或記憶體方塊係不被選擇。SELH係為低，故而截止通道電晶體2342並將全域字元線電壓VGWL[63：0]解耦於字元線WL[63：0]，還截止通道電晶體2343並將全域切分字元線電壓VGDWL[1：0]解耦於切分字元線DWL[63：0]，更截止通道電晶體2344並將全域字串選擇線電壓VGSSL[15：0]解耦於字串選擇線SSL[15：0]，另截止通道電晶體2346並將偶與奇全域地選擇線電壓VGGSLe與VGGSLo解耦於偶與奇地選擇線GSLe與GSLo。SELHB係為高，故而導通通道 電晶體2348並將VDESEL耦接至字串選擇線SSL[15：0]，還導通通道電晶體2350並將偶與奇全域地選擇線電壓VGGSLe與VGGSLo耦接至偶與奇地選擇線GSLe與GSLo。
由於高電壓位準移位器2320，具有VLSP的SELHB係足夠地高以導通通道電晶體2348與2350從而傳送VDESEL，即使VDESEL係為約莫VDD的高電壓訊號。VLSP的數值至少是VDESEL+Vtn。位準移位器2301更包括n型電晶體2331，其耦接至負電壓位準移位器2310與高電壓位準移位器2320。
其他實施例包含不同數量的訊號型式，包含更多或更少的數量。其他實施例包含不同線數的訊號型式。舉例來說，字元線可以更多或更少，而字串選擇線可以更多或更少。
第24圖繪示第23圖之位準移位級的一個例子。
負電壓位準移位器2410包含p型電晶體2421(接收SELB)與n型電晶體2422(接收VNBS)，並加寬電壓範圍為VDD至VNP。VNBS為VNP+△V，可弱導通n型電晶體2422，因△V小於n型電晶體2422的臨界電壓。
高電壓位準移位器2420包含p型電晶體2426(接收VPBS)與n型電晶體2427(接收負電壓位準移位器2410的輸出)，並加寬電壓範圍為VLSP至VNP。VPBS為VNP-△V，可弱導通p型電晶體2426，因△V小於p型電晶體2422的臨界電壓。
第25圖繪示第24圖之位準移位器的電壓曲線，其顯示選擇方塊訊號。電壓曲線包括SELB 2502、VNBS 2504、VPBS 2506、SELH 2508、與SELHB 2510。運作方式大致上相仿於第6圖。
第26圖繪示第24圖之位準移位器的電壓曲線，其顯示非選擇方塊訊號。電壓曲線包含SELB 2602、VNBS 2604、VPBS 2606、SELH 2608、與SELHB 2610。運作方式大致上相仿於第7圖。
第25及26圖與第6及7圖的不同之處在於第25及26圖包含一用於弱導通p型電晶體的電壓曲線，弱導通p型電晶體能限制經過p型電晶2426的交叉電流。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
230、510‧‧‧級
231‧‧‧通道電晶體
232、511‧‧‧p型電晶體
233‧‧‧空乏型電晶體
512‧‧‧n型電晶體
N1‧‧‧端點

Claims (10)

  1. 一種積體電路，包括：一位準移位器，接收具有一第一電壓範圍的一第一輸入，並提供具有與該第一電壓範圍不同之一第二電壓範圍的一第一輸出，該位準移位器包含一第一電晶體，該第一電晶體之一導通電壓具有一第一位準，該第一電晶體具有一控制端及一載電流端；一控制電路，具有一第一模式致使該第一電晶體之該載電流端耦接至一參考電壓，並使該第一電晶體之該控制端耦接至一控制電壓，該控制電壓大於該參考電壓，其中該參考電壓與該控制電壓之間的一非零差具有小於該第一位準之一第二位準。
  2. 如申請專利範圍第1項所述之積體電路，其中：該參考電壓與該控制電壓係非正；該第一電晶體係一場效電晶體，且該控制電路致使該第一電晶體耦接至該參考電壓與該控制電壓，從而導致該場效電晶體導通飽和電流。
  3. 如申請專利範圍第1項所述之積體電路，其中：該位準移位器包含該第一電晶體及一第二電晶體，該第一電晶體及該第二電晶體係串連在一第一正參考電壓及該參考電壓之間，該第一電晶體係n型，該第二電晶體係p型，該第一電晶體及該第二電晶體之汲極係連接在一起；該控制電路包含一第二模式，該第一電晶體接收至少跨在該控制端及該載電流端之間的該導通電壓，且該第二電晶體係被截 止；以及該位準移位器的該第一輸入係一解碼訊號，且該位準移位器的該第一輸出係耦接至一記憶體陣列之一字元線的一通道電晶體。
  4. 如申請專利範圍第1項所述之積體電路，其中該第一電壓範圍具有一第一範圍最大值及一第一範圍最小值，該第二電壓範圍具有一第二範圍最大值及一第二範圍最小值，該第二範圍最大值大於該第一範圍最大值，該第二範圍最小值小於該第一範圍最小值。
  5. 如申請專利範圍第1項所述之積體電路，其中該位準移位器包含複數個級，該些級包含：一第一級，提供一第一級電壓輸出，該第一級電壓輸出具有一第一級電壓範圍，該第一級電壓範圍具有一第一級最小值及一第一級最大值，該第一級最小值依該參考電壓而被決定，該第一級包含該第一電晶體；以及一第二級，接收該第一級電壓輸出，該第二級電路提供一第二級電壓輸出，該第二級電壓輸出具有寬於該第一級電壓範圍的一第二級電壓範圍，該第二級電壓範圍具有大於該第一級最大值的一第二級最大值，該第二級包含與一第一p型電晶體串連之一第一n型電晶體，該第一n型電晶體及該第一p型電晶體之源極係耦接在一起，該第二級電壓輸出耦接至該第一n型電晶體的一閘極與該第一p型電晶體的一汲極，該第一n 型電晶體的汲極耦接至一正電壓參考，該正電壓參考決定該第二級最大值。
  6. 一種位準移位的方法，包括：提供具有一第一電壓範圍之一第一輸入至一位準移位器，該位準移位器提供具有一第二電壓範圍之一第一輸出，該第二電壓範圍不同於該第一電壓範圍，該位準移位器包含一第一電晶體，該第一電晶體具有一控制端及一載電流端，第一電晶體之一導通電壓具有一第一位準；以及至少部分地在所述提供步驟內，施加一偏壓配置至該位準移位器的該第一電晶體，該偏壓配置包含耦接至該第一電晶體的該第一載電流端之一參考電壓、及耦接至該第一電晶體的該控制端之一控制電壓，該控制電壓大於該參考電壓，其中該參考電壓與該控制電壓之間的一非零差具有小於該第一位準之一第二位準。
  7. 如申請專利範圍第6項所述之方法，其中：該參考電壓與該控制電壓係非正；以及該第一電晶體係一場效電晶體，且該方法致使該第一電晶體耦接至該參考電壓與該控制電壓，從而導致該場效電晶體導通飽和電流。
  8. 如申請專利範圍第6項所述之方法，其中：該位準移位器包含該第一電晶體及一第二電晶體，該第一電晶體及該第二電晶體係串連在一第一正參考電壓及該參考電壓之間，該第一電晶體係n型，該第二電晶體係p型，該第一電晶 體及該第二電晶體之汲極係連接在一起；以及該位準移位器的該第一輸入係一解碼訊號，且該位準移位器的該第一輸出係耦接至一記憶體陣列之一字元線的一通道電晶體；該方法更包括：施加另一偏壓配置至該位準移位器的該n型電晶體，其中該n型電晶體至少接收跨在該控制端及該載電流端之間的該導通電壓，且該p型電晶體係被截止。
  9. 如申請專利範圍第6項所述之方法，其中：該第一電壓範圍具有一第一範圍最大值及一第一範圍最小值，該第二電壓範圍具有一第二範圍最大值及一第二範圍最小值，該第二範圍最大值大於該第一範圍最大值，該第二範圍最小值小於該第一範圍最小值；該位準移位器包含複數個級，該些級包含：一第一級，提供一第一級電壓輸出，該第一級電壓輸出具有一第一級電壓範圍，該第一級電壓範圍具有一第一級最小值及一第一級最大值，該第一級最小值依該參考電壓而被決定，該第一級包含該第一電晶體；以及一第二級，接收該第一級電壓輸出，該第二級電路提供一第二級電壓輸出，該第二級電壓輸出具有寬於該第一級電壓範圍的一第二級電壓範圍，該第二級電壓範圍具有大於該第一級最大值的一第二級最大值；該第二級包含與一第一p型電晶體 串連之一第一n型電晶體，該第一n型電晶體及該第一p型電晶體之源極係耦接在一起，該第二級電壓輸出耦接至該第一n型電晶體的一閘極與該第一p型電晶體的一汲極，該第一n型電晶體的汲極耦接至一正電壓參考，該正電壓參考決定該第二級最大值。
  10. 一種積體電路，包括：一NAND記憶體陣列，切分成複數個NAND次陣列；複數個字元線，切分且跨越該複數個NAND次陣列；複數個解碼器，存取該複數個NAND次陣列，其中該些解碼器之一包含：一位準移位器，接收具有一第一電壓範圍的一第一輸入，並提供具有與該第一電壓範圍不同之一第二電壓範圍的一第一輸出，該位準移位器包含一第一電晶體，該第一電晶體之一導通電壓具有一第一位準，該第一電晶體具有一控制端及一載電流端；以及一控制電路，具有一第一模式致使該第一電晶體之該載電流端耦接至一參考電壓，並使該第一電晶體之該控制端耦接至一控制電壓，該控制電壓大於該參考電壓，該參考電壓與該控制電壓之間的一非零差具有小於該第一位準之一第二位準。
TW103132207A 2014-08-07 2014-09-18 記憶體之位準移位器及解碼器 TWI541807B (zh)

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