JP2002216487A - メモリ装置駆動方法 - Google Patents

メモリ装置駆動方法

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JP2002216487A JP2001327862A JP2001327862A JP2002216487A JP 2002216487 A JP2002216487 A JP 2002216487A JP 2001327862 A JP2001327862 A JP 2001327862A JP 2001327862 A JP2001327862 A JP 2001327862A JP 2002216487 A JP2002216487 A JP 2002216487A
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Sun-Mi Choi
善 美 崔
Yeong-Taek Lee
永 宅 李
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    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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Abstract

(57)【要約】 【課題】 ＮＡＮＤ型フラッシュメモリ装置でのセルし
きい値電圧の分布を改善できるメモリ装置駆動方法を提
供する。 【解決手段】 本発明よると、複数のメモリセルが直列
に連結されて構成された複数のメモリストリングからな
る複数のブロックを有し、メモリセルに対する消去の後
にプログラムが実行される不揮発性メモリ装置におい
て、ブロック単位でメモリセルに貯蔵されたデータを消
去する段階と、ブロック単位で弱プログラム電圧を消去
されたメモリセルに連結されたワードラインに印加する
段階とを基本的に有するメモリ装置駆動方法を提供す
る。本発明によって消去サイクルの終了の後、しきい値
電圧の分布が最適化されるので、以降、実行されるプロ
グラム動作でプログラムストレスを最小化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電気的な消去及びプ
ログラム可能なフラッシュメモリ装置にかかり、より詳
細には、ＮＡＮＤ型フラッシュメモリ装置（以下、“Ｎ
ＡＮＤフラッシュメモリ装置”という）で消去されたメ
モリセルのしきい値電圧の分布を改善できるメモリ装置
駆動方法に関するものである。
【０００２】
【従来の技術】トンネリング現象を利用してデータをプ
ログラムし、消去するフラッシュメモリ装置は、データ
の保存性に優れた不揮発性であることだけでなく、ハー
ドディスク等に比べて低消費電力を有することと、外部
衝撃に強い耐久性を有すること等のため、携帯用機器の
補助記憶装置として好適である。特に、一定した個数の
メモリセルが直列に連結されたＮＡＮＤフラッシュメモ
リ装置は、メモリセルが並列に連結されたＮＯＲ型フラ
ッシュメモリ装置に比べて、メモりセルの寸法を相対的
に減少させ得るので、集積度が優秀であり、大容量の補
助記憶装置としてさらに有用である。
【０００３】図１を参照すると、ＮＡＮＤフラッシュメ
モリ装置は、基本的に多数のブロックに区分されたメモ
リセルアレイ１０と、メモリセルの入出力データを感知
し貯蔵するページバッファ２０及び３０と、メモリセル
アレイ１０のワードラインＷＬを選択する行デコーダ４
０と、ページバッファ２０及び３０に対するデータの入
出力を制御する列デコーダ５０及び６０とを有する。メ
モリセルアレイ１０では、１つのビットラインに直列連
結された複数のメモリセルが１つのストリングを形成
し、１つのワードラインＷＬに連結されるメモリセルを
基準としてページ単位で区分され、複数のページからな
るブロックで区分される。ブロックの寸法は１つのビッ
トラインに連結されたストリングの個数によって決定さ
れることが一般的である。このようなＮＡＮＤフラッシ
ュメモリ装置の構造で、読み出し及びプログラムはペー
ジ単位で実行され、消去はブロック単位で実行される。
【０００４】メモリセルのデータを読み出す場合、スト
リング選択トランジスタＳＳＴと接地選択トランジスタ
ＧＳＴをタンオンして、メモリストリングＭＳをビット
ラインＢＬに連結した後、選択されたワードラインには
基準電圧（通常、０Ｖ）を印加し、残りのワードライン
に読み出し電圧（消去又はプログラムされたメモリセル
のしきい値電圧より少なくとも高い電圧）を印加する。
又、共通ソースラインＣＳＬには０Ｖが印加される。こ
れによって、該当するメモリストリングを通じる電流流
れの有無を感知して、選択されたメモリセルがオンセル
であるか、オフセルであるかを判断する。選択されたメ
モリセルがオフセルとして感知された場合、そのメモリ
セルはプログラムされた状態であり、オンセルとして感
知された場合、消去された状態で定義される。
【０００５】ブロック単位で実行される消去動作では、
下記の［表１］に示すように、ソースとドレインはフロ
ーティング（電圧を印加しない状態）させた後、バルク
に約２４Ｖの消去電圧Ｖｅｒを印加する。又、各々スト
リング選択信号ＳＳ及び接地選択信号ＧＳを電源電圧Ｖ
ｃｃのレベルにして、全てのブロックのストリング選択
ラインＳＳＬ及びＧＳＬをフローティングさせることに
よって、バルクに印加されるプラスの高電圧によるスト
レスを緩和した後、選択されたブロックのワードライン
は全部０Ｖにし、非選択されたブロックのワードライン
は消去防止のためにフローティングさせる。
【０００６】
【表１】
【０００７】ブロック単位で消去動作を実行した後、消
去検証のための読み出し動作を実行してパスであるか、
フェイルであるかを判断した後、その結果を状態レジス
タに貯蔵した後に消去動作は終了される。
【０００８】消去の時、フローティングされるライン又
は領域は、バルクに印加される高レベルの消去電圧Ｖｅ
ｒに対して容量性結合（capacitive coupling）によっ
て、消去が実行される間、消去電圧のレベルに沿って上
昇する電圧で充電される。例えば、フローティング状態
の非選択されたワードラインは、バルクに印加される消
去電圧と容量結合されて所定の電位に上昇するので、フ
ローティングゲートに蓄積された電荷が（もし、消去さ
れたメモリセルが連結されていると）バルク領域にトン
ネリングされない。
【０００９】ページ単位で実行されるプログラム動作で
は、下記の［表２］に示すように、プログラムされるメ
モリセルに該当するビットラインに０Ｖを印加し、該当
するワードラインに高レベルのプログラム電圧Ｖｐｇｍ
を印加すると、電子がチャンネル（又は、バルク）から
フローティングゲートにトンネリングされて、しきい値
電圧がプラス値に増加する。［表２］では、メモリセル
Ｍ１３がプログラムのために選択された条件での電圧バ
イアス状態を示す。
【００１０】
【表２】
【００１１】消去動作の後に実行されるプログラム動作
では、選択されたワードライン（例えば、ＷＬ１３）に
プログラム電圧が印加されるページ単位で実行されるの
で、他のメモリストリングに属するが、選択されないメ
モリセルのゲートにも同一のプログラム電圧が印加され
る。即ち、１ページ内にはプログラムされるべきメモリ
セル（以下、“プログラムされるセル”という）と、プ
ログラムされるべきではないメモリセル（以下、“プロ
グラム禁止されるセル”という）とは、１つのワードラ
イン（プログラム電圧が印加される選択されたワードラ
イン）に連結されて存在するので、要求されないプログ
ラムを防止するために処置が必要である。これのため
に、ゲートとチャンネルとの間の容量性結合による自己
乗圧を利用してチャンネル電圧を上昇させる。その結
果、ゲートとチャンネルとの電圧差が十分に少なくて電
子がフローティングゲートにトンネリングされないの
で、プログラムが防止される。そのような自己乗圧によ
るプログラム防止の効率を増大するために、選択された
ワードラインＷＬ１３の上下に位置したワードラインＷ
Ｌ１２、ＷＬ１４に０Ｖを印加して、電荷分配による乗
圧損失を抑制する。このような動作方式を、特に、局部
自己乗圧（local self-boosting）という。
【００１２】このようなプログラム過程において、予め
消去されたメモリセルのしきい値電圧の分布が広いと、
漏洩電流によって自己乗圧の効率が低下される。特に、
しきい値電圧の分布の最下位領域に分布される過消去さ
れたメモリセルは、そうではないメモリセルより相対的
にプログラムされる速度が速いので、プログラムの後に
過プログラム状態になりやすい。
【００１３】図２で、選択されたメモリセルＭ１３と同
一のワードライン上に位置したメモリセルＭ１３ｐｄ
が、プログラムの間にストレスを受け、その下に位置し
たメモリセルＭ１２ｏｅが過消去されている、と仮定す
ると（即ち、同一のストリングの内部で、下のメモリセ
ルのしきい値電圧が、上のプログラムストレスを受ける
メモリセルのしきい値電圧よりさらに低い場合）、Ｍ１
３ｐｄのチャンネル電圧が、Ｍ１２ｏｅのしきい値電圧
（約−６Ｖ：過消去状態）の絶大値６Ｖ以上に乗圧され
る前までは、漏洩電流（点線矢印方向）が流れる。この
漏洩電流は、図３に示すように、予め乗圧されたチャン
ネル電圧Ｖｃｈ１（約９Ｖ）を下げる（Ｖｃｈ２＝約６
Ｖ）要因として作用し、その結果、Ｍ１３ｐｄはプログ
ラム禁止効果が消滅されること等のプログラムストレス
を受ける。正常的に消去されたメモリセルＭ１２ｎｅ
（約−３Ｖのしきい値電圧を有する）を下に置くメモリ
セルＭ１３ｐｉの場合、乗圧された約９Ｖのチャンネル
電圧Ｖｃｈ１によるドレイン−ソースの間の電圧降下に
よって漏洩電流が発生しない。
【００１４】
【発明が解決しようとする課題】本発明は、前述した問
題点を解決するためのものであり、ＮＡＮＤフラッシュ
メモリ装置でしきい値電圧の分布の幅を最小化する方法
を提供することを目的とする。
【００１５】本発明は、ＮＡＮＤフラッシュメモリ装置
でプログラム動作の間、プログラム禁止効率を改善でき
る方法を提供することを他の目的とする。
【００１６】本発明は、消去の後にプログラムを実行す
るＮＡＮＤフラッシュメモリ装置でプログラムストレス
を最小化できる方法を提供することを、さらにまた他の
目的とする。
【００１７】
【課題を解決するための手段】前述した本発明の目的を
達成するために、消去動作を実行したメモリセルのう
ち、検証過程でパスとして判断されたメモリセルに限っ
て、ブロック単位の弱プログラム（soft program）を実
行することによって、過消去されたメモリセルのしきい
値電圧を少し増加させる。又、弱プログラムの後、プラ
スの方向にしきい値電圧が増加された部分に対しては、
弱消去（soft erase）を実行して、しきい値電圧の分布
を縮める。
【００１８】本発明の構成上の特徴によると、複数のメ
モリセルが直列に連結されて構成された複数のメモリス
トリングからなる複数のブロックを有し、メモリセルに
対する消去の後にプログラムが実行される不揮発性メモ
リ装置において、ブロック単位でメモリセルに貯蔵され
たデータを消去する段階と、ブロック単位で弱プログラ
ム電圧を消去されたメモリセルに連結されたワードライ
ンに印加する段階と、を含む。
【００１９】又、本発明は複数のメモリセルが直列に連
結されて構成された複数のメモリストリングからなる複
数のブロックを有し、メモリセルに対する消去の後にプ
ログラムが実行される不揮発性メモリ装置において、ブ
ロック単位でメモリセルに貯蔵されたデータを消去する
第１段階と、ブロック単位で弱プログラム電圧を消去さ
れたメモリセルに連結されたワードラインに印加する第
２段階と、ブロック単位で弱消去電圧を利用して消去さ
れ、弱プログラムされたメモリセルに対して消去動作を
実行する第３段階と、を含む。
【００２０】弱プログラム電圧はプログラムの時の電圧
より低い、弱消去電圧は通常の消去電圧より低い。
【００２１】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施の形態を詳細に説明する。本発明の
実施の形態において、しきい値電圧の分布を最適化する
ためにブロック単位の弱プログラム（block soft progr
am：以下、“ＢＳＰ”という）及びブロック単位の弱消
去（block soft erase：以下、“ＢＳＥ”という）が利
用される。
【００２２】図４を参照すると、ＢＳＥは、しきい値電
圧の分布の最右側（一番高いしきい値電圧部分）に存在
する過消去されたメモリセルのしきい値電圧Ｂを、プロ
グラム上限電圧Ｖｐｈ以下に下げるための電圧であり、
ＢＳＰは、しきい値電圧の分布の最左側（一番低いしき
い値電圧部分）に存在する過消去されたメモリセルのし
きい値電圧Ａを、消去下限電圧Ｖｅｌ以上に移動させる
ための動作である。ＢＳＥは、下記の［表３］に示すよ
うに、前述した［表１］のバイアス条件で約２４Ｖの消
去電圧Ｖｅｒより低い約２０Ｖの弱消去電圧Ｖｅｓがバ
ルク領域に印加されることを除いて、同一である。即
ち、選択されたブロックの全てのワードラインに０Ｖを
印加し、バルク領域だけに約２０Ｖの弱消去電圧Ｖｅｓ
を印加し、他のライン（選択されたブロックでも非選択
されたブロックでも相関なし）は電圧印加のないフロー
ティング状態にする。
【００２３】
【表３】
【００２４】ＢＳＰは、下記の［表４］に示すようなバ
イアス条件で実行される。図５を参照すると、ＢＳＰの
ために選択されたブロックに対してストリング選択トラ
ンジスタＳＳＴはタンオンさせ、接地選択トランジスタ
ＧＳＴはタンオフさせた状態で、全てのワードラインＷ
Ｌ０〜ＷＬ１５にプログラム電圧Ｖｐｇｍより低く、パ
ス電圧Ｖｐａｓｓより高い約１３Ｖの弱プログラム電圧
Ｖｐｓ（Ｖｐｓｓ＜Ｖｐｓ＜Ｖｐｇｍ）を印加する。
【００２５】
【表４】
【００２６】ＢＳＰが完了された後、過消去されたメモ
リセルのしきい値電圧を含む全体的な分布が右側に移動
する。実際的に、過消去されたメモリセルがプログラム
の時にさらに速い実行速度を有するので、このようなＢ
ＳＰは消去側しきい値電圧の分布を最適化するのに有用
である。
【００２７】図６は、前述したＢＳＥ又はＢＳＰ動作を
実行するための高電圧発生回路の配置状態を示す不揮発
性半導体メモリ装置の全体的な構成を、概略的に示す。
プログラム電圧／弱プログラム電圧Ｖｐｇｍ／Ｖｐｓ、
パス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ及び消去
電圧Ｖｅｒｓを各々生成する高電圧発生回路２０，３
０，４０及び５０には、各々の活性化信号ＶＰＧＭＥ
Ｎ，ＶＰＡＳＳＥＮ，ＶＲＥＡＤＥ及びＶＥＲＳＥＮ
を、各々入力する。プログラム電圧／弱プログラム電圧
Ｖｐｇｍ／Ｖｐｓを出力する高電圧発生回路２０にはま
た弱プログラム電圧活性化信号ＶＰＳＥＮが入力され
る。ＶＰＥＮは、消去活性化信号ＥＲＳＥＮに応じて動
作する消去制御ブロック１０から供給され、プリデコー
ダＰＤｎにも供給される。高電圧発生回路から出力され
た各々の電圧は、スイッチポンプＳＰ０〜ＳＰ１５に全
部共通に印加される。スイッチポンプＳＰ０〜ＳＰ１５
は、プリデコーダＰＤｎから提供されるプリデコーディ
ング信号に応じて動作モードに従う電圧を、選択トラン
ジスタＳＳ，Ｓｉ０〜Ｓｉ１５及びＧＳを通じて、図５
に示す選択されたブロックに供給する。選択トランジス
タは、ブロック選択信号（図示しない）がそれらのゲー
トに印加されることによって、スイッチポンプの出力と
該当するメモリブロックＭＢｎを連結する。図６に示す
構成は、消去動作を実行した後、ＢＳＰを実行するため
の基本的な要素の配列だけを示す。
【００２８】図６のＶｐｇｍ／Ｖｐｓ発生回路２０に関
する実施の形態を、図７に示す。図７を参照すると、電
源電圧ＶＣＣと出力ターミナル２１との間に連結された
抵抗Ｒ１と、出力ターミナル２１と接地電圧ＧＮＤとの
間に直列連結されたＮＭＳＯトランジスタ２２及び可変
抵抗Ｒ２と、出力ターミナル２１と接地電圧ＧＮＤとの
間に直列連結されたＮＭＳＯトランジスタ２３及び可変
抵抗Ｒ３と、で構成される。可変抵抗Ｒ２及びＲ３の各
々は、プログラムされたトランジスタセルの組合せ、又
はダイナミック抵抗等、公知の様々な回路構成でも構成
できる。また、図７の回路に関する動作タイミングを示
す図８を参照すると、消去活性化信号ＥＲＳＥＮは、消
去区間ＥＲＡＳＥ及び弱プログラム区間ＢＳＰの間、ハ
イレベルに活性化されている。消去電圧活性化信号ＶＥ
ＲＳＥＮがハイレベルに活性化されている間、消去動作
が実行され、弱プログラム電圧活性化信号ＶＰＳＥＮが
ハイレベルに活性化されている間、弱プログラムが実行
される。図７でＶＰＳＥＮがハイレベルに活性化され
て、トランジスタ２３がタンオンされる間、非活性化状
態であるプログラム電圧活性化信号ＶＰＧＭＥＮによっ
て、トランジスタ２２はタンオフされる。
【００２９】このようなＢＳＰ又はＢＳＥを基本的に利
用して、消去されたメモリセルのしきい値電圧の分布を
改善する様々な実施の形態を、図９乃至図１２を参照し
て説明する。
【００３０】先ず、図９は、検証読み出しの後にＢＳＰ
を実行する場合の実行過程を示す。段階Ｓ５１から段階
Ｓ５５まで基本的な消去動作が実行され（消去設定命令
入力−ブロックアドレスローディング−消去命令入力−
消去−消去検証）、段階Ｓ５６でパス／フェイル判別動
作が実行される。フェイルの場合、不良ブロックで処理
し、その結果をレジスタに貯蔵した後、消去サイクルを
終了する。パスの場合、段階Ｓ５７でＢＳＰを実行し
て、過消去されたメモリセルを救済し、そのパス状態の
結果を出力する。
【００３１】図１０は、ＢＳＰ以降に検証読み出しを実
行する実施の形態として、実行手順を除いては、しきい
値電圧の分布上の変化は、実質的に図９の結果と同一で
ある。段階Ｓ５４で消去動作を完了した後、段階Ｓ６１
でＢＳＰを実行する。段階Ｓ６２で検証動作を実行し
て、段階Ｓ６３でパス／フェイル判別動作を実行する。
図９の手順とは違って、段階Ｓ６３でパスでもフェイル
でも、その結果だけをレジスタに貯蔵した後、サイクル
を終了する。
【００３２】図９と図１０とは、検証動作とＢＳＰの手
順だけが前後に変わる関係であるので、図９又は図１０
の全ての段階が終了された後のしきい値電圧の分布は、
図１３に示す過消去されたしきい値電圧を含む形態か
ら、図１４の形態に変わる。即ち、消去下限電圧Ｖｅｌ
から過消去電圧Ｖｏｅまでの過消去領域Ａに含まれたし
きい値電圧が、ＢＳＰが実行された後には除去される。
一方、消去上限電圧Ｖｅｈの位置も、ＢＳＰによってＶ
ｅｈ＊にプラスの方向に移動幅δだけ移動されるが、過
消去されたメモリセルのプログラム速度が相対的に速い
ので、移動幅δは過消去されたしきい値電圧の移動幅△
より少ない値である（δ≪△）。
【００３３】通常、消去されたメモリセルのしきい値電
圧がマイナスの領域に位置しなければならないので、Ｖ
ｅｈがＶｅｈ＊にδだけ小幅的に移動する場合には結果
的な分布として問題がないだろう。しかし、前述した消
去上限電圧Ｖｅｈの移動幅δが大きくて、最適化された
消去しきい値電圧の分布として満足ではない場合、図１
１又は図１２の方法を他の実施の形態として利用でき
る。
【００３４】図１１は、ＢＳＰとＢＳＥを実行した後、
検証過程を経ないで終了する場合である。図１１に示す
ように、段階Ｓ５７まで図９過程を実行した後（消去−
消去検証−ＢＳＰ）、段階Ｓ７１で検証動作を実行す
る。段階Ｓ７２でフェイルとして判断されたメモリセル
に対しては、消去サイクルを終了し、不良ブロックとし
て処理される。パスとして判断されたメモリセル（過消
去されたメモリセルを含む）に対して段階Ｓ７３でＢＳ
Ｅを実行し、消去サイクルを終了する。
【００３５】図１２では、ＢＳＰとＢＳＥを実行した
後、検証過程を実行する場合として、段階Ｓ６３まで図
９の過程を実行した後（消去−ＢＳＰ−消去検証）、パ
ス状態として判断されたメモリセル（過消去されたメモ
リセルを含む）だけに対して、段階Ｓ８１でＢＳＥを実
行する。段階Ｓ６３でフェイル状態として判断されたメ
モリセルに対しては、消去サイクルが終了される。段階
Ｓ８１以降は、段階Ｓ８２で検証動作を実行し、段階Ｓ
８３でパス又はフェイル状態として判断した後、消去サ
イクルを終了する。
【００３６】図９及び図１０の場合、過消去されたメモ
リセルに対するしきい値電圧の分布だけを調整する動作
であるに対して、図１１及び図１２の場合は、ＢＳＰ以
降に消去上限電圧Ｖｅｈの位置がプラスの方向に移動し
た部分を調整するために、ＢＳＥをさらに実行する。従
って、図１１又は図１２の過程が終了された後の最終的
なしきい値電圧の分布は、図１７と同一の形態である。
【００３７】即ち、ＢＳＰ（図１１の段階Ｓ５７、又は
図１２の段階Ｓ６１）を実行した後、図１５に示す過消
去されたメモリセルを含む分布から、図１６に示す分布
に転換される時、消去上限電圧Ｖｅｈが大きすぎる移動
幅δ＋だけ実行されて、Ｖｅｈ’が未消去状態に近かっ
たり、未消去領域に属したりして、メモリセルのしきい
値領域Ｃが発生させられる。これを補正するために、Ｂ
ＳＥ（図１１の段階Ｓ７３、又は図１２の段階Ｓ８１）
を実行すると、図１６でのＶｅｈ’がマイナスの方向に
移動して、Ｖｅｈ”（≒Ｖｅｈ＊）になるに従って、領
域Ｃが除去される。
【００３８】本発明の実施の形態で利用されるＢＳＰ
は、ポストプログラムとも呼ぶ。ポストプログラム（又
はＢＳＥ）にかかる時間は、ｍｓ（mili-second）単位
で実行される消去時間に比べて、数十μｓ（micro-seco
nd）の単位でかかるので、全体消去時間に比べると非常
に短時間である。
【００３９】
【発明の効果】前述のように、本発明は、消去動作の
後、過消去されたメモリセルによるしきい値電圧の分布
の拡張を抑制できるので、消去の後に実行されるプログ
ラム動作での安定性を提供する長所がある。
【図面の簡単な説明】
【図１】ＮＡＮＤ型フラッシュメモリ装置の基本的な構
成を示す図である。
【図２】従来技術による問題点を示すグラフである。
【図３】従来技術による問題点を示すグラフである。
【図４】本発明によるブロックソフトプログラム時のし
きい値電圧の分布の変化を示すグラフである。
【図５】ブロックソフトプログラム時の電圧印加方式を
示す回路図である。
【図６】本発明を実施するための不揮発性メモリ装置の
構成図である。
【図７】図６のプログラム電圧／弱プログラム電圧発生
回路図である。
【図８】図７の回路の動作を示すタイミング図である。
【図９】本発明の第１の実施の形態による消去サイクル
の実施の形態を示す動作フローチャートである。
【図１０】本発明の第２の実施の形態による消去サイク
ルの実施の形態を示す動作フローチャートである。
【図１１】本発明の第３の実施の形態による消去サイク
ルの実施の形態を示す動作フローチャートである。
【図１２】本発明の第４の実施の形態による消去サイク
ルの実施の形態を示す動作フローチャートである。
【図１３】第１の実施の形態と第２の実施の形態による
しきい値電圧の分布の変化を示すグラフである。
【図１４】第１の実施の形態と第２の実施の形態による
しきい値電圧の分布の変化を示すグラフである。
【図１５】第３の実施の形態と第４の実施の形態による
しきい値電圧の分布の変化を示すグラフである。
【図１６】第３の実施の形態と第４の実施の形態による
しきい値電圧の分布の変化を示すグラフである。
【図１７】第３の実施の形態と第４の実施の形態による
しきい値電圧の分布の変化を示すグラフである。
【符号の説明】
Ｖｐｓ 弱プログラム電圧 Ｖｏｅ 過消去電圧 Ｖｅｌ 消去下限電圧 Ｖｅｈ 消去上限電圧

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが直列に連結されて構
    成された複数のメモリストリングからなる複数のブロッ
    クを有し、前記メモリセルに対する消去の後にプログラ
    ムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する段階と、 前記ブロック単位で弱プログラム電圧を前記消去された
    メモリセルに連結されたワードラインに印加する段階
    と、を含む、ことを特徴とするメモリ装置駆動方法。
  2. 【請求項２】 前記弱プログラム電圧が前記プログラム
    の時に使用される電圧より低い、ことを特徴とする請求
    項１に記載のメモリ装置駆動方法。
  3. 【請求項３】 複数のメモリセルが直列に連結されて構
    成された複数のメモリストリングからなる複数のブロッ
    クを有し、前記メモリセルに対する消去の後にプログラ
    ムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する第１段階と、 前記ブロック単位で弱プログラム電圧を前記消去された
    メモリセルに連結されたワードラインに印加する第２段
    階と、 前記ブロック単位で弱消去電圧を利用して前記消去さ
    れ、弱プログラムされたメモリセルに対して消去動作を
    実行する第３段階と、を含む、ことを特徴とするメモリ
    装置駆動方法。
  4. 【請求項４】 前記弱プログラム電圧が前記プログラム
    の時の電圧より低く、前記弱消去電圧が前記第１段階で
    の消去電圧より低い、ことを特徴とする請求項３に記載
    のメモリ装置駆動方法。
  5. 【請求項５】 複数のメモリセルが直列に連結されて構
    成された複数のメモリストリングからなる複数のブロッ
    クを有し、前記メモリセルに対する消去の後にプログラ
    ムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する第１段階と、 前記消去されたメモリセルに対する検証動作を実行する
    第２段階と、 前記第２段階からフェイルとして判断されたメモリセル
    に対してはその結果をレジスタに貯蔵し、前記第２段階
    からパスとして判断されたメモリセルに対してはブロッ
    ク単位で弱プログラム電圧を前記消去されたメモリセル
    に連結されたワードラインに印加する第３段階と、が順
    次に実行される、ことを特徴とするメモリ装置駆動方
    法。
  6. 【請求項６】 前記弱プログラム電圧が前記プログラム
    の時に使用される電圧より低い、ことを特徴とする請求
    項５に記載のメモリ装置駆動方法。
  7. 【請求項７】 複数のメモリセルが直列に連結されて構
    成された複数のメモリストリングからなる複数のブロッ
    クを有し、前記メモリセルに対する消去の後にプログラ
    ムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する第１段階と、 前記ブロック単位で前記消去されたメモリセルに連結さ
    れたワードラインに弱プログラム電圧を印加する第２段
    階と、 前記第１及び第２段階を順次に経るメモリセルに対する
    検証動作を実行して、パス又はフェイルとして判断され
    たメモリセルに対してその結果を各々レジスタに貯蔵す
    る第３段階と、が順次に実行される、ことを特徴とする
    メモリ装置駆動方法。
  8. 【請求項８】 前記弱プログラム電圧が前記プログラム
    の時に使用される電圧より低い、ことを特徴とする請求
    項７に記載のメモリ装置駆動方法。
  9. 【請求項９】 複数のメモリセルが直列に連結されて構
    成された複数のメモリストリングからなる複数のブロッ
    クを有し、前記メモリセルに対する消去の後にプログラ
    ムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する第１段階と、 前記消去されたメモリセルに対する検証動作を実行して
    フェイルとして判断されたメモリセルに対してはその結
    果をレジスタに貯蔵し、前記第２段階からパスとして判
    断されたメモリセルに対してはブロック単位で弱プログ
    ラム電圧を前記消去されたメモリセルに連結されたワー
    ドラインに印加する第３段階と、 前記弱プログラムされたメモリセルに対する検証動作を
    実行して、フェイルとして判断されたメモリセルに対し
    てはその結果を前記レジスタに貯蔵し、パスとして判断
    されたメモリセルに対してはブロック単位で弱消去電圧
    を利用して消去する第４段階と、が順次に実行される、
    ことを特徴とするメモリ装置駆動方法。
  10. 【請求項１０】 前記弱プログラム電圧が前記プログラ
    ムの時の電圧より低く、前記弱消去電圧が前記第１段階
    での消去電圧より低い、ことを特徴とする請求項９に記
    載のメモリ装置駆動方法。
  11. 【請求項１１】 複数のメモリセルが直列に連結されて
    構成された複数のメモリストリングからなる複数のブロ
    ックを有し、前記メモリセルに対する消去の後にプログ
    ラムが実行される不揮発性メモリ装置において、 前記ブロック単位で前記メモリセルに貯蔵されたデータ
    を消去する第１段階と、 前記ブロック単位で前記消去されたメモリセルに連結さ
    れたワードラインに弱プログラム電圧を印加する第２段
    階と、 前記第２段階を経るメモリセルに対する検証動作を実行
    して、フェイルとして判断されたメモリセルに対してそ
    の結果をレジスタに貯蔵し、パスとして判断されたメモ
    リセルに対してブロック単位で弱消去電圧を利用して消
    去する第３段階と、 前記第３段階を経るメモリセルに対する検証動作を実行
    して、パス又はフェイルとして判断されたメモリセルに
    対して、その結果を各々レジスタに貯蔵する第４段階
    と、が順次に実行される、ことを特徴とするメモリ装置
    駆動方法。
  12. 【請求項１２】 前記弱プログラム電圧が前記プログラ
    ムの時の電圧より低く、前記弱消去電圧が前記第１段階
    での消去電圧より低い、ことを特徴とする請求項１１に
    記載のメモリ装置駆動方法。
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