KR20020060339A

KR20020060339A - 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법

Info

Publication number: KR20020060339A
Application number: KR1020010001363A
Authority: KR
Inventors: 최선미; 이영택
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2001-01-10
Filing date: 2001-01-10
Publication date: 2002-07-18
Also published as: KR100407572B1; US20020133679A1; JP2002216487A; US6594178B2

Abstract

본 발명은, 복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서, 상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 단계와, 상기 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 단계를 기본적으로 가지는 방법을 제공한다. 본 발명에 의해 소거싸이클 종료후 드레쉬홀드전압의 산포가 최적화되기 때문에, 이후에 진행되는 프로그램동작에서 프로그램 스트레스를 최소로 할 수 있다.

Description

낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의 분포를 개선하는 방법{METHOD FOR OPTIMIZING DISTRIBUTION PROFILE OF CELL THRESHOLD VOLTAGES IN A NAND-TYPE FLASH MEMORY DEVICE}

본 발명은 전기적인 소거 및 프로그램이 가능한 플래쉬(flash) 메모리 장치에 관한 것으로서, 특히 낸드형의 플래쉬 메모리 장치(이하 "낸드 플래쉬 메모리 장치"라 칭함)에서 소거된 메모리셀들의 드레쉬홀드 전압 분포를 개선하는 방법에 관한 것이다.

터널링(tunneling)현상을 이용하여 데이타를 프로그램하고 소거하는 플래쉬 메모리 장치는 데이타의 보존성이 우수한 비휘발성이라는 점 외에도 하드 디스크(hard disk)등에 비해 낮은 소비전력을 가지며 외부 충격에 강한 내구성으로인해 휴대용 기기의 보조 기억 장치로 적합한 것으로 여겨지고 있다. 특히, 일정한 갯수의 메모리셀들이 직렬로 연결된 낸드 플래쉬 메모리 장치는, 메모리셀들이 병렬로 연결된 노아(NOR)형 플래쉬 메모리 장치에 비해 메모리셀의 크기를 상대적으로 줄일 수 있기 때문에, 집적도가 우수하여 대용량의 보조 기억 장치로 더욱 유용하다.

제1도를 참조하면, 낸드 플래쉬 메모리 장치는, 기본적으로, 다수개의 블럭들로 구분된 메모리 셀 어레이 10과, 메모리 셀의 입출력 데이타를 감지하고 저장하는 페이지 버퍼 20 및 30과, 메모리 셀 어레이 10의 워드라인들 WL을 선택하는 로우 디코더 40과, 페이지 버퍼 20 및 30에 대한 데이타의 입출력을 제어하는 컬럼 디코더 50 및 60을 가진다. 메모리 셀 어레이 10에서는, 하나의 비트라인에 직렬연결된 복수개의 메모리셀들이 하나의 스트링(string)을 형성하고 하나의 워드라인 WL에 연결되는 메모리 셀들을 기준으로 페이지(page) 단위로 구분되며, 복수개의 페이지들로 된 블럭으로 또한 구분된다. 블럭의 크기는 하나의 비트라인에 연결된 스트링의 갯수에 따라 결정되는 것이 일반적이다. 이러한 낸드 플래쉬 메모리 장치의 구조에서, 독출 및 프로그램은 페이지 단위로 수행되며, 소거는 블럭단위로 진행된다.

메모리셀의 데이타를 독출하는 경우에는, 스트링 선택 트랜지스터 SST와 접지 선택 트랜지스터 GST를 턴온시켜 메모리 스트링 MS를 비트라인 BL에 연결시킨 다음, 선택된 워드라인에는 기준전압(통상적으로, 0V)을 인가하고 나머지 워드라인들에 독출전압(소거 또는 프로그램된 메모리셀의 드레쉬홀드전압보다 적어도 높은전압)을 인가한다. 또한, 공통 소오스 라인 CSL에는 0V가 인가된다. 그리하여, 해당하는 메모리 스트링을 통한 전류흐름의 유무를 감지하여, 선택된 메모리셀이 온셀(on-cell)인지 오프셀(off-cell)인지를 판단한다. 선택된 메모리셀이 오프셀로 감지된 경우에는 그 메모리셀은 프로그램된 상태이며, 온셀로 감지된 경우에는 소거된 상태로 정의된다.

블럭단위로 진행되는 소거동작에서는, 아래의 <표1>에 보인 바와 같이, 소오스와 드레인은 플로팅(floating; 아무런 전압도 인가하지 않은 상태)시킨 다음 벌크(bulk)에 약 24V의 소거전압(Ver)을 인가한다. 또한, 각각 스트링선택신호 SS 및 접지선택신호 GS를 전원전압 Vcc의 레벨로 하여 모든 블럭의 스트링 선택 라인 SSL 및 GSL을 플로팅시킴에 의해 벌크(bulk)에 인가되는 양의 고전압으로 인한 스트레스(stress)가 완화되도록 한 다음, 선택된 블럭의 워드라인들은 모두 0V로 하고 비선택된 블럭의 워드라인들은 소거 방지를 위하여 플로팅시킨다.

< 표 1 >

구분	선택된 블럭	비선택된 블럭
구분	온셀쪽의 BL	오프셀쪽의 BL	온셀쪽의 BL	오프셀쪽의 BL
BL	플로팅 -> Ver	플로팅 -> Ver
SSL	플로팅 -> Ver	플로팅 -> Ver
WL	Vss (접지전압)	플로팅 -> Ver
GSL	플로팅 -> Ver
CSL	플로팅 -> Ver
P형/N형 벌크	Ver (소거전압; 약 24V)

블럭단위로 소거동작을 진행한 후에는, 소거 검증을 위한 독출동작을 수행하여 패스(PASS) 또는 페일(FAIL)의 여부를 검사한 다음 그 결과를 상태 레지스터 (status register)에 저장한 후 소거동작이 종료된다.

소거시에 플로팅되는 라인 또는 영역들은 벌크에 인가되는 높은 레벨의 소거전압 Ver에 대하여 용량성 결합(capacitive coupling)에 의하여, 소거가 진행되는 동안 소거전압의 레벨을 따라 상승하는 전압으로 충전된다. 예컨대, 플로팅상태에 놓인 비선택된 워드라인들은 벌크에 인가되는 소거전압과 용량 결합되어 소정의 전위로 상승하기 때문에, 플로팅게이트에 축적된 전하들이(만약 소거된 메모리셀이 연결되어 있다면) 벌크영역으로 터널링되지 않을 것이다.

페이지단위로 진행되는 프로그램동작에서는, 아래의 <표2>에 보인 바와 같이, 프로그램될 메모리셀에 해당하는 비트라인에 0V를 인가하고 해당하는 워드라인에 높은 레벨의 프로그램전압 Vpgm을 인가하면, 전자들이 채널(또는 벌크)로부터 플로팅게이트로 터널링되어 드레쉬홀드전압이 양의 값으로 증가한다. <표2>에서는 메모리셀 M13이 프로그램을 위하여 선택된 조건에서의 전압 바이어스 상태를보여 준다.

< 표 2 >

구분	선택된 블럭	비선택된 블럭
구분	온셀쪽의 BL	오프셀쪽의 BL	온셀쪽의 BL	오프셀쪽의 BL
BL	0V	Vcc	0V	Vcc
SSL	Vcc	0V
비선택 WL15	Vpass (7~10V)	플로팅
비선택 WL14	0V	플로팅
선택 WL13	Vpgm (14~20V)	플로팅
비선택 WL12	0V	플로팅
비선택 WL11~WL0	Vpass	플로팅
GSL	0V	플로팅
CSL	Vss
P형/N형 벌크	0V

소거동작후에 진행되는 프로그램동작에서는, 선택된 워드라인(예컨대, WL13)에 프로그램전압이 인가되는 페이지단위로 진행되기 때문에, 다른 메모리스트링에 속하면서 선택되지 않은 메모리셀들의 게이트에도 동일한 프로그램 전압이 인가된다. 즉, 한 페이지내에는 프로그램되어야 할 메모리셀(이하 "프로그램될 셀"이라 칭함)과 프로그램되지 않아야 할 메모리셀들(이하 "프로그램 금지될 셀들"이라 칭함)이 하나의 워드라인(프로그램전압이 인가되는 선택된 워드라인)에 연결되어 존재하기 때문에, 원하지 않는 프로그램을 방지하기 위하여 조치가 필요하다. 이를 위하여, 게이트와 채널간의 용량성 결합(capacitive coupling)에 의한 자가 승압(self-boosting)을 이용하여 채널전압을 상승시킨다. 그 결과, 게이트와 채널간의 전압차가 충분히 작아서 전자들이 플로팅게이트로 터널링되지 않기 때문에, 프로그램이 방지된다. 그러한 자가 승압에 의한 프로그램 방지의 효율을 증대시키기 위하여, 선택된 워드라인(WL13)의 상하에 위치한 워드라인들 (WL12, WL14)에 0V를 인가하여 전하 분배(charge sharing)에 의한 승압 손실을 억제한다. 이러한 동작방식을 특히 국부 자가 승압(local self-boosting)이라고 한다.

이와 같은 프로그램 과정에 있어서, 앞서 소거된 메모리셀들의 드레쉬홀드전압의 산포(distribution profile)가 넓으면 누설전류에 의해 자가 승압의 효율이 저하된다. 특히 드레쉬홀드 전압 산포의 최하위 영역에 분포되는 과잉소거된 메모리셀들은 그렇지 않은 메모리셀들보다 상대적으로프로그램되는 속도가 빠르기 때문에, 프로그램 후에 과잉 프로그램된 상태로 되기가 쉽다.

제2A도에서, 선택된 메모리셀 M13과 동일한 워드랑인상에 위치한 메모리셀 M13pd가 프로그램 중에 스트레스(stress)를 받으며 그 아래에 위치한 메모리셀 M12oe가 과잉소거되어 있다고 가정하면(즉, 동일한 스트링 내에서 아래쪽 메모리셀의 드레쉬홀드전압이 윗쪽의 프로그램 스트레스를 받는 메모리셀의 드레쉬홀드전압보다 훨씬 낮은 경우), M13pd의 채널전압이 M12oe의 드레쉬홀드전압(약 -6V; 과일소거상태)의 절대값(6V)이상으로 승압되기 전까지는 누설전류(점선 화살표 방향)가 흐른다. 이 누설전류는, 제2B도에 보인 바와 같이, 이미 승압된 채널전압 Vch1(약 9V)을 떨어뜨리는(Vch2=약 6V) 요인으로 작용하고, 그 결과 M13pd는 프로그램 금지 효과가 소멸되는 등의 프로그램 스트레스를 받게 된다. 정상적으로 소거된 메모리셀 M12ne(약 -3V의 드레쉬홀드 전압을 가짐)을 아래에 둔 메모리셀 M13pi의 경우는, 승압된 약 9V의 채널전압 Vch1에 의한 드레인-소오스간의 전압강하로 인해 누설전류가 발생되지 않음을 알 수 있다.

따라서, 본 발명은 전술한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 낸드 플래쉬 메모리 장치에서 드레쉬홀드전압 산포의 폭을 최소화하는 방법을 제공함에 있다.

본 발명의 다른 목적은 낸드 플래쉬 메모리 장치에서 프로그램동작 중에 프로그램 금지 효율을 개선시킬 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 소거후에 프로그램을 진행하는 낸드 플래쉬 메모리 장치에서 프로그램 스트레스를 최소화 할 수 있는 방법을 제공함에 있다.

전술한 본 발명의 목적들을 달성하기 위하여, 소거 동작이 이루어진 메모리셀들 중 검증과정에서 패스(PASS)로 판정된 메모리셀들에 한하여 블럭단위의 소프트 프로그램(soft program)을 진행함에 의해, 과잉 소거된 메모리셀들의 드레쉬홀드 전압을 약간 증가시킨다. 또한, 소프트 프로그램후 양의 방향으로 드레쉬홀드전압이 증가된 부분에 대하여는 약소거(soft erase)를 행하여 드레쉬홀드전압 산포를 좁힌다.

본 발명의 구성상 특징에 의하면, 복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서, 상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 단계와, 상기 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 단계를 가진다.

또한, 본 발명은, 복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서, 상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와, 상기 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 제2단계와, 상기 블럭 단위로 약소거전압을 이용하여 상기 소거되고 약프로그램된 메모리셀들에 대하여 소거동작을 수행하는 제3단계를 가진다.

상기 약프로그램 전압은 상기 프로그램시의 전압보다 낮으며, 상기 약소거전압이 통상적인 소거전압보다 낮다.

제1도는 낸드형 플래쉬 메모리 장치의 기본적인 구성을 보여 준다.

제2A도 및 제2B도는 종래기술에 따른 문제점을 보여 준다.

제3도는 본 발명에 따른 블럭 소프트 프로그램시의 드레쉬홀드전압 산포의 변화를 보여주는 그래프이다.

제4도는 블럭 소프트 프로그램시의 전압인가 방식을 보여 주는 회로도이다다.

제5도는 본 발명을 실시하기 위한 불휘발성 메모리 장치의 구성도이다.

제6도는 제5도의 프로그램 전압/약프로그램 전압 발생회로도이다.

제7도는 제6도의 회로의 동작을 보여주는 타이밍도이다.

제8도는 본 발명에 제1실시예에 따른 소거싸이클의 실시예를 보여 주는 동작 흐름도이다.

제9도는 본 발명에 제2실시예에 따른 소거싸이클의 실시예를 보여 주는 동작 흐름도이다.

제10도는 본 발명에 제3실시예에 따른 소거싸이클의 실시예를 보여 주는 동작 흐름도이다.

제11도는 본 발명에 제4실시예에 따른 소거싸이클의 실시예를 보여 주는 동작 흐름도이다.

제12A도 및 제12B도는 제1 및 제2실시예에 따른 드레쉬홀드전압 산포의 변화를 보여주는 그래프들이다.

제13A도, 제13B도 및 제13C도는 제3 및 제4실시예에 따른 드레쉬홀드전압 산포의 변화를 보여 주는 그래프들이다.

< 도면의 주요 부호에 관한 명칭 >

Vps : 약프로그램 전압Voe : 과잉 소거 전압

Vel : 소거 하한 전압Veh : 소거 상한 전압

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명한다. 본 발명의 실시예에서는, 드레쉬홀드전압의 산포를 최적화하기 위하여 블럭단위의 약(弱)프로그램(block soft program; 이하 "BSP"라 칭함) 및 블럭단위의 약소거(block soft erase; 이하 "BSE"라 칭함)가 이용된다.

제3도를 참조하면, BSE는 드레쉬홀드전압 산포의 최우측(가장 높은 드레쉬홀드전압 부분)에 존재하는 과잉프로그램된 메모리셀들의 드레쉬홀드전압들 B를 프로그램 상한 전압 Vph이하로 떨어뜨리기 위한 동작이며, BSP는 드레쉬홀드전압 산포의 최좌측(가장 낮은 드레쉬홀드전압 부분)에 존재하는 과잉소거된 메모리셀들의 드레쉬홀드전압들 A를 소거 하한 전압 Vel이상으로 이동시키기 위한 동작이다. BSE는, 아래의 <표3>에 보인 바와 같이, 전술한 <표1>의 바이어스조건에서 약 24V의 소거전압 Ver보다 낮은 약 20V의 약소거전압 Ves가 벌크영역에 인가되는 점을 제외하고는 동일하다. 즉, 선택된 블럭의 모든 워드라인들에 0V를 인가하고, 벌크영역에만 약 20V의 약소거전압 Ves를 인가하고 다른 라인들(선택된 블럭이든 비선택된 블럭이든 상관없이)은 전압 인가가 없는 플로팅상태로 만들어 준다.

< 표 3 >

구분	선택된 블럭	비선택된 블럭
구분	온셀쪽의 BL	오프셀쪽의 BL	온셀쪽의 BL	오프셀쪽의 BL
BL	플로팅 -> Ves	플로팅 -> Ves
SSL	플로팅 -> Ves	플로팅 -> Ves
WL	Vss	플로팅 -> Ves
GSL	플로팅 -> Ves
CSL	플로팅 -> Ves
P/N형 벌크	Ves (약 20V)

BSP는, 아래의 <표4>에 보인 바와 같은 바이어스조건으로 진행된다. 제4도를 참조하면, BSP를 위하여 선택된 블럭에 대하여 스트링 선택 트랜지스터들 SST는 턴온시키고 접지 선택 트랜지스터들 GST는 턴오프시킨 상태에서, 모든 워드라인들 WL0~WL15에 프로그램전압 Vpgm보다는 낮고 패스전압 Vpass보다는 높은 약 13V의약프로그램전압(soft program voltage) Vps(Vpass<Vps<Vpgm)를 인가한다.

< 표 4 >

구분	선택된 블럭	비선택된 블럭
구분	온셀쪽의 BL	오프셀쪽의 BL	온셀쪽의 BL	오프셀쪽의 BL
BL	0V	Vcc	플로팅(No Bias)
SSL	Vcc	0V
WL	Vps (약 13V)	플로팅
GSL	Vps (약 13V)	플로팅
CSL	Vss
P/N형 웰(벌크)	0V

BSP가 완료된 후, 과잉소거된 메모리셀들의 드레쉬홀드전압을 포함한 전체적인 산포가 우측으로 이동하게 된다. 실제적으로, 과잉소거된 메모리셀들이 프로그램시에 더 빠른 진행속도를 보이므로, 이러한 BSP는 소거측 드레쉬홀드전압의 산포를 최적화는데 유용하다.

제5도는 전술한 BSE 또는 BSP 동작을 수행하기 위한 고전압 발생회로들의 배치상태를 보여 주는 불휘발성 반도체 메모리 장치의 전체적인 구성을 개략적으로 보여 준다. 프로그램 전압/약프로그램 전압(Vpgm/Vps), 패스 전압(Vpass), 독출 전압(Vread) 및 소거 전압(Vers)을 각각 생성하는 고전압 발생회로들 20, 30, 40 및 50에는 각각의 활성화 신호 VPGMEN, VPASSEN, VREADEN 및 VERSEN을 각각 입력한다. 프로그램 전압/약프로그램(Vpgm/Vps)을 출력하는 고전압 발생회로 20에는 또한 약프로그램전압 활성화 신호 VPSEN이 입력된다. VPEN은 소거 활성화 신호 ERSEN에 응답하여 동작하는 소거 제어 블럭 10으로부터 공급되며 프리디코더 PDn에도 공급된다. 고전압 발생회로들로부터 출력된 각각의 전압들은 스위치 펌프들 SP0~SP15에 모두 공통으로 인가된다. 스위치 펌프들 SP0~SP15는 프리디코더 PDn으로부터 제공되는 프리디코딩신호에 응답하여 동작 모드에 따른 전압을 선택 트랜지스터들 SS, Si0~Si15 및 GS를 통하여 제4도에 보인 선택된 블럭으로 공급한다. 선택 트랜지스터들은 블럭선택 신호(도시되지 않음)가 그들의 게이트에 인가됨으로써 스위치 펌프들의 출력과 해당하는 메모리 블럭(MBn)을 연결한다. 제5도에 보인 구성들은, 소거동작을 진행한 후에 BSP를 진행하기 위한 기본적인 요소들의 배열만을 보여준다.

제5도의 Vpgm/Vps 발생회로 20에 관한 실시예가 제6도에 도시되어 있다. 제6도를 참조하면, 전원전압 VCC와 출력터미널 21사이에 연결된 저항 R1과, 출력터미널 21과 접지전압 GND사이에 직렬 연결된 엔모오스 트랜지스터 22 및 가변 저항 R2과, 출력터미널 21과 접지전압 GND사이에 직렬 연결된 엔모오스 트랜지스터 23 및 가변 저항 R3로 구성된다. 가변 저항들 R2 및 R3의 각각은 프로그램된 트랜지스터 셀들의 조합 또는 다이나믹 저항 등 공지의 여러가지 회로구성으로도 구성할 수 있다. 제6도의 회로에 관한 동작 타이밍을 보여주는 제7도를 참조하면, 소거 활성화 신호 ERSEN은 소거 구간(ERASE) 및 약프로그램 구간(BSP)동안 하이레벨로 활성화되어 있다. 소거전압 활성화 신호 VERSEN이 하이 레벨로 활성화되어 있는 동안 소거 동작이 진행되고, 약프로그램전압 활성화 신호 VPSEN이 하이 레벨로 활성화되어 있는 동안 약프로그램이 진행된다. 제6도에서 VPSEN이 하이 레벨로 활성화되어 트랜지스터 23이 턴온되는 동안에는 비활성화 상태인 프로그램전압 활성화 신호 VPGMEN에 의해 트랜지스터 22는 턴오프된다.

그러면, 이러한 BSP 또는 BSE를 기본적으로 이용하여 소거된 메모리셀들의 드레쉬홀드전압 산포를 개선하는 다양한 실시예들을 제8도 내지 제11도를 참조하여설명한다.

먼저, 제8도는 검증 독출 후에 BSP를 진행하는 경우의 진행과정을 보여준다. 단계 S51로부터 단계 S55에 이르기까지 기본적인 소거동작이 진행되고(소거 설정 명령 입력 - 블럭 어드레스 로딩 - 소거 명령 입력 - 소거 - 소거 검증), 단계 S56에서 패스/페일 판별 동작이 진행된다. 페일(fail)로 판정된 경우에는 불량 블럭(bad block)으로 처리하고 그 결과를 레지스터에 저장한 다음 소거 싸이클을 종료한다. 패스(pass)로 판정된 경우에는 단계 S57에서 BSP를 진행하여 과잉소거된 메모리셀들을 구제하고 그 패스 상태의 결과를 출력한다.

제9도는 BSP이후에 검증 독출을 행하는 실시예로서, 진행순서를 제외하고는 드레쉬홀드전압 산포상의 변화는 실질적으로 제9도의 결과와 동일하다. 단계 S54에서 소거동작을 완료한 다음, 단계 S61에서 BSP를 수행한다. 그 다음 단계 S62에서 검증(verification resd-out) 동작을 수행하여, 단계 S63에서 패스/페일 판별동작을 진행한다. 제8도의 수순과는 달리, 단계 S63에서 패스로 판정나거나 페일로 판정나거나 간에 그 결과만을 레지스터에 저장한 다음 싸이클을 종료한다.

제8도와 제9도는 검증 동작과 BSP의 순서만 전후로 바뀐 관계이므로, 제8도 또는 제9도의 모든 단계들이 종료된 후의 드레쉬홀드전압 산포는 제12A도에 보인 과잉소거된 드레쉬홀드전압들을 포함하는 형태로부터 제12B도의 형태로 바뀌게 된다. 즉, 소거 하한 전압 Vel로부터 과잉소거 전압 Voe에 이르는 과잉소거영역 A에 포함된 드레쉬홀드전압들이 BSP가 진행된 후에는 제거되어 있음을 알 수 있다. 한편, 소거 상한 전압 Veh의 위치도 BSP에 의해 Veh*으로 양의 방향으로 이동폭 δ만큼 이동되지만, 과잉소거된 메모리셀들의 프로그램 속도가 상대적으로 빠르므로 이동폭 δ는 과잉소거측의 드레쉬홀드전압 이동폭 △보다 적은 값이다(δ≪ △).

통상적으로, 소거된 메모리셀의 드레쉬홀드전압이 음의 영역에 위치하면 되므로, Veh가 Veh*로 δ만큼 소폭적으로 이동되는 경우에는 결과적인 산포로서 문제가 없을 것이다. 그러나, 전술한 소거 상한 전압 Veh의 이동폭 δ가 커서 최적화된 소거 드레쉬홀드전압 산포로서 만족스럽지 못한 경우에는, 하술되는 제10도 또는 제11도의 방법들이 또 다른 실시예들로서 이용될 수 있다.

먼저, 제10도는 BSP와 BSE를 수행한 후에 검증 과정을 거치지 않고 종료하는 경우이다. 제10도에 보인 바와 같이, 단계 S57에 이르는 과정까지 제8도의 과정들을 수행한 다음(소거-소거 검증-BSP), 단계 S71에서 검증 동작을 행한다. 그 다음, 단계 S72에서 페일로 판정된 메모리셀들에 대하여는 소거 싸이클을 종료하고 불량 블럭(bad block)으로 처리된다, 패스로 판명된 메모리셀들(과잉소거된 메모리셀들 포함)에 대하여 단계 S73에서 BSE를 수행하고 소거싸이클을 종료한다.

제11도에서는, BSP와 BSE를 수행한 다음 검증과정을 수행하는 경우로서, 단계 S63에 이르기까지 제9도의 과정들을 수행한 다음(소거-BSP-소거 검증), 패스 상태로 판명된 메모리셀들(과잉소거된 메모리셀들 포함)에 대하여만 단계 S81에서 BSE를 진행한다. 단계 S63에서 페일 상태로 판정된 메모리셀들에 대하여는 소거 싸이클이 종료된다. 단계 S81이후에는, 단계 S82에서 검증 동작을 수행하고, 단계 S83에서 패스 또는 페일상태로 판정한 후 소거 싸이클을 종료한다.

제8도 및 제9도의 경우는 과잉소거된 메모리셀들에 대한 드레쉬홀드전압 산포만을 조정하는 동작인데 반해, 제10도 및 제11도의 경우는 BSP이후에 소거 상한 전압 Veh의 위치가 양의 방향으로 이동한 부분을 조정하기 위하여 BSE를 추가로 진행한 경우이다. 따라서, 제10도 또는 제11도의 과정들이 종료된 다음의 최종적인 드레쉬홀드전압 산포는 제13C도와 같은 형태로 된다.

즉, BSP(제10도의 단계 S57 또는 제11도의 S61)를 진행한 후, 제13A도에 보인 과잉소거된 메모리셀들을 포함하는 산포로부터 제13B도에 보인 산포로 전환되었을 때, 소거 상한 전압 Veh가 지나치게 많은 이동폭 δ+만큼 진행되어 Veh'가 미(未)소거 상태(under-erased)에 가깝거나 미소거 영역에 속하게 되는 메모리셀들(over-post-programmed cells)의 드레쉬홀드 영역 C가 발생될 수 있다. 이를 보정하기 위하여, BSE(제10도의 단계 S73 또는 제11도의 단계 S81)를 진행하게 되면, 제13B도에서의 Veh'가 음의 방향으로 이동하여 Veh''(≒Veh*)로 됨에 따라 영역 C가 제거됨을 알 수 있다.

본 발명의 실시예에서 이용되는 BSP는 포스트 프로그램(post-program이라고도 칭한다. 포스트 프로그램(또는 BSE)에 소요되는 시간은 ms(mili-second)단위로 진행되는 소거시간에 비해 수 십 μs(micro-second)의 단위로 소요되므로, 전체 소거시간에 비하면 매우 짧은 시간이다.

상술한 바와 같이, 본 발명은 소거동작후 과잉소거된 메모리셀들로 인한 드레쉬홀드전압 산포의 확장을 억제할 수 있기 때문에, 소거 후에 진행되는 프로그램동작에서의 안정성을 제공하는 이점이 있다.

Claims

복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 단계와,

상기 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 단계를 구비함을 특징으로 하는 방법.
제 1 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시에 사용되는 전압보다 낮음을 특징으로 하는 방법.
복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와,

상기 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 제2단계와,

상기 블럭 단위로 약소거전압을 이용하여 상기 소거되고 약프로그램된 메모리셀들에 대하여 소거동작을 수행하는 제3단계를 구비함을 특징으로 하는 방법.
제 3 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시의 전압보다 낮으며, 상기 약소거전압이 상기 제1단계에서의 소거전압보다 낮음을 특징으로 하는 방법.
복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와,

상기 소거된 메모리셀들에 대한 검증동작을 수행하는 제2단계와.

상기 제2단계로부터 페일로 판정된 메모리셀들에 대하여는 그 결과를 레지스터에 저장하고, 상기 제2단계로부터 패스로 판정된 메모리셀들에 대하여는 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 제3단계가 순차적으로 진행됨을 특징으로 하는 방법.
제 5 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시에 사용되는 전압보다 낮음을 특징으로 하는 방법.
복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와,

상기 블럭 단위로 상기 소거된 메모리셀들에 연결된 워드라인들에 약프로그램 전압을 인가하는 제2단계와,

상기 제1 및 제2단계를 순차적으로 거친 메모리셀들에 대한 검증동작을 수행하여 패스 또는 페일로 판정된 메모리셀들에 대하여 그 결과를 각각 레지스터에 저장하는 제3단계가 순차적으로 진행됨을 특징으로 하는 방법.
제 7 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시에 사용되는 전압보다 낮음을 특징으로 하는 방법.
복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와,

상기 소거된 메모리셀들에 대한 검증동작을 수행하여 페일로 판정된 메모리셀들에 대하여는 그 결과를 레지스터에 저장하고, 상기 제2단계로부터 패스로 판정된 메모리셀들에 대하여는 블럭 단위로 약프로그램전압을 상기 소거된 메모리셀들에 연결된 워드라인들에 인가하는 제3단계와,

상기 약프로그램된 메모리셀들에 대한 검증 동작을 수행하여, 페일로 판정된 메모리셀들에 대하여는 그 결과를 상기 레지스터에 저장하고, 패스로 판정된 메모리셀들에 대하여 블럭 단위로 약소거전압을 이용하여 소거를 하는 제4단계가 순차적으로 진행됨을 특징으로 하는 방법.
제 9 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시의 전압보다 낮으며, 상기 약소거전압이 상기 제1단계에서의 소거전압보다 낮음을 특징으로 하는 방법.
복수개의 메모리셀들이 직렬로 연결되어 구성된 복수개의 메모리 스트링들로 이루어진 복수개의 블럭들을 가지며, 상기 메모리셀들에 대한 소거후에 프로그램이 진행되는 불휘발성 메모리 장치에 있어서,

상기 블럭 단위로 상기 메모리셀에 저장된 데이타를 소거하는 제1단계와,

상기 블럭 단위로 상기 소거된 메모리셀들에 연결된 워드라인들에 약프로그램 전압을 인가하는 제2단계와,

상기 제2단계를 거친 메모리셀들에 대한 검증동작을 수행하여, 페일로 판정된 메모리셀들에 대하여 그 결과를 레지스터에 저장하고, 패스로 판정된 메모리셀들에 대하여 블럭 단위로 약소거전압을 이용하여 소거를 하는 제3단계와,

상기 상기 제3단계를 거친 메모리셀들에 대한 검증동작을 수행하여 패스 또는 페일로 판정된 메모리셀들에 대하여 그 결과를 각각 레지스터에 저장하는 제4단계가 순차적으로 진행됨을 특징으로 하는 방법.
제 11 항에 있어서,

상기 약프로그램 전압이 상기 프로그램시의 전압보다 낮으며, 상기 약소거전압이 상기 제1단계에서의 소거전압보다 낮음을 특징으로 하는 방법.