JP2001023386A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】パス電圧ストレスに影響を及ぼすことなく、一
つのストリング当りのメモリセルの数を増加させる。 【解決手段】この不揮発性半導体メモリ装置の各メモリ
セルストリングは、複数個のＥＥＰＲＯＭセルを有する
第１ストリングセグメントと、複数個のＥＥＰＲＯＭセ
ルを有する第２ストリングセグメントと、第１選択信号
ＳＳＬに応答して第１ストリングセグメントを対応する
ビットラインに連結する第１選択トランジスターＳＳＴ
と、第２選択信号ＩＬに応答して第１ストリングセグメ
ントを第２ストリングセグメントに連結する第２選択ト
ランジスターＩＬと、第３選択信号ＧＳＬに応答して第
２ストリングセグメントを共通ソースラインＣＳＬに連
結する第３選択トランジスターＧＳＴで構成される。
つのストリング当りのメモリセルの数を増加させる。 【解決手段】この不揮発性半導体メモリ装置の各メモリ
セルストリングは、複数個のＥＥＰＲＯＭセルを有する
第１ストリングセグメントと、複数個のＥＥＰＲＯＭセ
ルを有する第２ストリングセグメントと、第１選択信号
ＳＳＬに応答して第１ストリングセグメントを対応する
ビットラインに連結する第１選択トランジスターＳＳＴ
と、第２選択信号ＩＬに応答して第１ストリングセグメ
ントを第２ストリングセグメントに連結する第２選択ト
ランジスターＩＬと、第３選択信号ＧＳＬに応答して第
２ストリングセグメントを共通ソースラインＣＳＬに連
結する第３選択トランジスターＧＳＴで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
装置に係り、具体的には、フラッシュメモリ装置のメモ
リセルストリング構造に関する。
装置に係り、具体的には、フラッシュメモリ装置のメモ
リセルストリング構造に関する。
【０００２】
【従来の技術】一般的に、データを保持するための半導
体メモリ装置は、揮発性半導体メモリ装置と不揮発性半
導体メモリ装置に分けられる。揮発性半導体メモリ装置
は、パワーオフによってデータを喪失し、不揮発性半導
体メモリ装置は、パワーオフされてもデータを維持す
る。したがって、不揮発性半導体メモリ装置は、電源が
遮断されることがある分野で広く使用されて来た。
体メモリ装置は、揮発性半導体メモリ装置と不揮発性半
導体メモリ装置に分けられる。揮発性半導体メモリ装置
は、パワーオフによってデータを喪失し、不揮発性半導
体メモリ装置は、パワーオフされてもデータを維持す
る。したがって、不揮発性半導体メモリ装置は、電源が
遮断されることがある分野で広く使用されて来た。
【０００３】フラッシュメモリ装置のような不揮発性半
導体メモリ装置は電気的に消去及びプログラム可能であ
るＲＯＭセルを含み、セルは“フラッシュＥＥＰＲＯＭ
セル”と言われる。一般的に、フラッシュＥＥＰＲＯＭ
セルはセルトランジスターを含み、そのセルトランジス
ターは、第１導電形（例えば、Ｐ形）の半導体基板又は
バルク、所定の間隙を置いて形成された第２導電形（例
えば、Ｎ形）のソース及びドレーン領域、ソース及びド
レーン領域の間のチャネル領域上に配置され電荷を保持
するフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）、そしてフローティングゲート上に配置された制御
ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を含む。
導体メモリ装置は電気的に消去及びプログラム可能であ
るＲＯＭセルを含み、セルは“フラッシュＥＥＰＲＯＭ
セル”と言われる。一般的に、フラッシュＥＥＰＲＯＭ
セルはセルトランジスターを含み、そのセルトランジス
ターは、第１導電形（例えば、Ｐ形）の半導体基板又は
バルク、所定の間隙を置いて形成された第２導電形（例
えば、Ｎ形）のソース及びドレーン領域、ソース及びド
レーン領域の間のチャネル領域上に配置され電荷を保持
するフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）、そしてフローティングゲート上に配置された制御
ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を含む。
【０００４】当業者に周知のように、フラッシュメモリ
装置は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｉ
ｅｓ”と言うタイトルのハンドブックの第６０３〜６０
４頁、ＦＩＧＳ．１１．５８及び１１．５９に図示され
たような一般的な構造を有するＮＡＮＤ ＥＥＰＲＯＭ
セルを含む。一般的な構造及び等価回路が図３に示され
ている。
装置は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｉ
ｅｓ”と言うタイトルのハンドブックの第６０３〜６０
４頁、ＦＩＧＳ．１１．５８及び１１．５９に図示され
たような一般的な構造を有するＮＡＮＤ ＥＥＰＲＯＭ
セルを含む。一般的な構造及び等価回路が図３に示され
ている。
【０００５】図１は、前述のセル構造を有する従来のフ
ラッシュメモリ装置を示している。従来のメモリ装置
（１）は、複数個のメモリブロック（ＢＬＫｍ、ｍ＝０
〜ｉ）に分けられたアレー（１０）を含む。メモリブロ
ック（ＢＬＫ０〜ＢＬＫｉ）の各々は、複数個のストリ
ング或いはメモリセルストリングを含み、各ストリング
が図２に示されている。各ストリングは、対応するビッ
トライン（ＢＬｎ、ｎ＝０〜ｊ）に連結され、ストリン
グ選択トランジスター（ＳＳＴ）、グランド選択トラン
ジスター（ＧＳＴ）、そしてストリング選択トランジス
ター（ＳＳＴ）のソース及びグランド選択トランジスタ
ー（ＧＳＴ）のドレーンの間に直列連結された複数個の
フラッシュＥＥＰＲＯＭセルトランジスター（Ｍ０〜Ｍ
１５）を有する。
ラッシュメモリ装置を示している。従来のメモリ装置
（１）は、複数個のメモリブロック（ＢＬＫｍ、ｍ＝０
〜ｉ）に分けられたアレー（１０）を含む。メモリブロ
ック（ＢＬＫ０〜ＢＬＫｉ）の各々は、複数個のストリ
ング或いはメモリセルストリングを含み、各ストリング
が図２に示されている。各ストリングは、対応するビッ
トライン（ＢＬｎ、ｎ＝０〜ｊ）に連結され、ストリン
グ選択トランジスター（ＳＳＴ）、グランド選択トラン
ジスター（ＧＳＴ）、そしてストリング選択トランジス
ター（ＳＳＴ）のソース及びグランド選択トランジスタ
ー（ＧＳＴ）のドレーンの間に直列連結された複数個の
フラッシュＥＥＰＲＯＭセルトランジスター（Ｍ０〜Ｍ
１５）を有する。
【０００６】各ストリング内のストリング選択トランジ
スター（ＳＳＴ）のドレーンは、対応するビットライン
（ＢＬｎ）に連結され、グランド選択トランジスター
（ＧＳＴ）のソースは、共通ソースライン（或いは共通
信号ライン）（ＣＬＳ）に連結されている。各ストリン
グのストリング選択トランジスターのゲートは、ストリ
ング選択ライン（ＳＳＬ）に共通に連結され、各ストリ
ングのグランド選択トランジスター（ＧＳＴ）のゲート
は、グランド選択ライン（ＧＳＬ）に共通に連結されて
いる。各ストリングのフラッシュＥＥＰＲＯＭセルトラ
ンジスター（Ｍ０〜Ｍ１５）の制御ゲートは、対応する
ワードラインに共通に連結される。ビットライン（ＢＬ
０〜ＢＬｊ）は、図１の感知増幅器回路（１６）に電気
的に連結されている。当業者に周知のように、ＮＡＮＤ
形フラッシュメモリ装置の感知増幅器回路（１６）は複
数個のページバッファ（不図示）で構成される。
スター（ＳＳＴ）のドレーンは、対応するビットライン
（ＢＬｎ）に連結され、グランド選択トランジスター
（ＧＳＴ）のソースは、共通ソースライン（或いは共通
信号ライン）（ＣＬＳ）に連結されている。各ストリン
グのストリング選択トランジスターのゲートは、ストリ
ング選択ライン（ＳＳＬ）に共通に連結され、各ストリ
ングのグランド選択トランジスター（ＧＳＴ）のゲート
は、グランド選択ライン（ＧＳＬ）に共通に連結されて
いる。各ストリングのフラッシュＥＥＰＲＯＭセルトラ
ンジスター（Ｍ０〜Ｍ１５）の制御ゲートは、対応する
ワードラインに共通に連結される。ビットライン（ＢＬ
０〜ＢＬｊ）は、図１の感知増幅器回路（１６）に電気
的に連結されている。当業者に周知のように、ＮＡＮＤ
形フラッシュメモリ装置の感知増幅器回路（１６）は複
数個のページバッファ（不図示）で構成される。
【０００７】もう一度図１を参照すると、従来のＮＡＮ
Ｄ形フラッシュメモリ装置（１）は、更に、行アドレス
バッファ及びデコーダ回路（１２）、列アドレスバッフ
ァ及びデコーダ回路（１４）、Ｙパスゲート回路（１
８）、入出力バッファ回路（２０）、グローバルバッフ
ァ回路（２２）、コマンドレジスター（２４）、そして
制御ロジック及び高電圧発生器（２６）を含む。なお、
ＮＡＮＤ形フラッシュメモリ装置（１）は、三星電子が
発行した“Ｆｌａｓｈ Ｍｅｍｏｒｙ”と言うデータブ
ック（３，１９９８，ｐｐ．５３−７６）に掲載されて
いる。
Ｄ形フラッシュメモリ装置（１）は、更に、行アドレス
バッファ及びデコーダ回路（１２）、列アドレスバッフ
ァ及びデコーダ回路（１４）、Ｙパスゲート回路（１
８）、入出力バッファ回路（２０）、グローバルバッフ
ァ回路（２２）、コマンドレジスター（２４）、そして
制御ロジック及び高電圧発生器（２６）を含む。なお、
ＮＡＮＤ形フラッシュメモリ装置（１）は、三星電子が
発行した“Ｆｌａｓｈ Ｍｅｍｏｒｙ”と言うデータブ
ック（３，１９９８，ｐｐ．５３−７６）に掲載されて
いる。
【０００８】メモリブロック（ＢＬＫ０〜ＢＬＫｉ）の
各々は、行アドレスバッファ及びデコーダ回路（１２）
からの出力信号に従って対応するブロックデコーダ（図
２参照）によって選択される。選択されたメモリブロッ
クの信号ライン（ＳＳＬ、ＷＬＯ〜ＷＬｉ、ＧＳＬ）に
は、プログラム及び読み出し動作モードの各々に対応す
る駆動電圧が供給される。
各々は、行アドレスバッファ及びデコーダ回路（１２）
からの出力信号に従って対応するブロックデコーダ（図
２参照）によって選択される。選択されたメモリブロッ
クの信号ライン（ＳＳＬ、ＷＬＯ〜ＷＬｉ、ＧＳＬ）に
は、プログラム及び読み出し動作モードの各々に対応す
る駆動電圧が供給される。
【０００９】選択されたメモリブロックから読出された
データは、列アドレスバッファ及びデコーダ回路（１
４）によって制御されるＹパスゲート回路（１８）を通
じて入出力バッファ回路（２０）に伝達される。アレー
（１０）に書き込まれるデータは、Ｙ−パスゲート回路
（１８）及び入出力バッファ回路（２０）を通じて感知
増幅器回路に伝達される。書き込み動作（プログラム及
び消去動作を含む）及び読み出し動作は、コマンドレジ
スター（２４）と制御ロジック及び高電圧発生器（２
６）とによって制御される。
データは、列アドレスバッファ及びデコーダ回路（１
４）によって制御されるＹパスゲート回路（１８）を通
じて入出力バッファ回路（２０）に伝達される。アレー
（１０）に書き込まれるデータは、Ｙ−パスゲート回路
（１８）及び入出力バッファ回路（２０）を通じて感知
増幅器回路に伝達される。書き込み動作（プログラム及
び消去動作を含む）及び読み出し動作は、コマンドレジ
スター（２４）と制御ロジック及び高電圧発生器（２
６）とによって制御される。
【００１０】図４は、各動作モードにおけるメモリセル
のバイアス条件を示す図面であり、図５は、フラッシュ
メモリ装置におけるプログラム動作を説明するためのタ
イミング図である。以下、これらの図面を参照しながら
従来のフラッシュメモリ装置のプログラム動作を説明す
る。
のバイアス条件を示す図面であり、図５は、フラッシュ
メモリ装置におけるプログラム動作を説明するためのタ
イミング図である。以下、これらの図面を参照しながら
従来のフラッシュメモリ装置のプログラム動作を説明す
る。
【００１１】当業者に周知のように、任意の選択された
行或いはワードラインに連結された全てのメモリセル
は、同時にプログラムされる。ここでは、二つのビット
ラインＢＬ０及びＢＬ１に着目してプログラム動作を説
明する。
行或いはワードラインに連結された全てのメモリセル
は、同時にプログラムされる。ここでは、二つのビット
ラインＢＬ０及びＢＬ１に着目してプログラム動作を説
明する。
【００１２】選択されたメモリブロック（例えば、ＢＬ
Ｋ０）のワードライン（ＷＬ１）が選択され、ビットラ
イン（ＢＬ０、ＢＬ１）に対して、プログラムすべきデ
ータに従って電圧が供給される。例えば、データ‘１’
をプログラムするためには、電源電位（例えば、Ｖｃ
ｃ）がビットラインに供給される。データ‘０’をプロ
グラムするためには、グラウンド電位（例えば、ＧＮ
Ｄ）がビットラインに供給される。
Ｋ０）のワードライン（ＷＬ１）が選択され、ビットラ
イン（ＢＬ０、ＢＬ１）に対して、プログラムすべきデ
ータに従って電圧が供給される。例えば、データ‘１’
をプログラムするためには、電源電位（例えば、Ｖｃ
ｃ）がビットラインに供給される。データ‘０’をプロ
グラムするためには、グラウンド電位（例えば、ＧＮ
Ｄ）がビットラインに供給される。
【００１３】図４及び図５に示されたように、選択され
たワードライン（ＷＬ１）には第１の高電圧（Ｖｐｇ
ｍ）が供給され、非選択されたワードライン（ＷＬ０、
ＷＬ２〜ＷＬ１５）には第１の高電圧（Ｖｐｇｍ）より
低い第２の高電圧（Ｖｐａｓｓ）が供給される。選択さ
れたメモリブロック内のストリング選択ライン（ＳＳ
Ｌ）には電源電圧（Ｖｃｃ）が供給され、グランド選択
ライン（ＧＳＬ）にはグランド電圧（ＧＮＤ）が供給さ
れる。
たワードライン（ＷＬ１）には第１の高電圧（Ｖｐｇ
ｍ）が供給され、非選択されたワードライン（ＷＬ０、
ＷＬ２〜ＷＬ１５）には第１の高電圧（Ｖｐｇｍ）より
低い第２の高電圧（Ｖｐａｓｓ）が供給される。選択さ
れたメモリブロック内のストリング選択ライン（ＳＳ
Ｌ）には電源電圧（Ｖｃｃ）が供給され、グランド選択
ライン（ＧＳＬ）にはグランド電圧（ＧＮＤ）が供給さ
れる。
【００１４】選択されたワードライン（ＷＬ１）の電圧
がＧＮＤからＶｐｇｍに遷移し、非選択されたワードラ
イン（ＷＬ０、ＷＬ２〜ＷＬ１５）の電圧がＧＮＤから
Ｖｐｓｓに遷移する時、ビットラインに各々対応する各
ストリングのチャネルの電位は、キャパシタカップリン
グ（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって
所定電圧（Ｖｐｉ）まで昇圧される。
がＧＮＤからＶｐｇｍに遷移し、非選択されたワードラ
イン（ＷＬ０、ＷＬ２〜ＷＬ１５）の電圧がＧＮＤから
Ｖｐｓｓに遷移する時、ビットラインに各々対応する各
ストリングのチャネルの電位は、キャパシタカップリン
グ（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって
所定電圧（Ｖｐｉ）まで昇圧される。
【００１５】この時、ビットライン（ＢＬ１）に連結さ
れたストリング選択トランジスター（ＳＳＴ）は、Ｖｃ
ｃがゲートに印加され、ＧＮＤがドレーンに印加され、
Ｖｐｉがソースに印加される状態にバイアスされる。従
って、ストリング選択トランジスター（ＳＳＴ）はター
ンオンされ、チャネル昇圧電圧（Ｖｐｉ）はＧＮＤに放
電される。
れたストリング選択トランジスター（ＳＳＴ）は、Ｖｃ
ｃがゲートに印加され、ＧＮＤがドレーンに印加され、
Ｖｐｉがソースに印加される状態にバイアスされる。従
って、ストリング選択トランジスター（ＳＳＴ）はター
ンオンされ、チャネル昇圧電圧（Ｖｐｉ）はＧＮＤに放
電される。
【００１６】任意の選択されたメモリセル（（例えば、
ＷＬ１とＢＬ１の交差領域に配列されたメモリセルＭ
１）は、制御ゲートとドレーンとの間、並びに制御ゲー
トとソースとの間の電位差による周知のＦ−Ｎトンネル
リング（ｔｕｎｎｅｌｉｎｇ）によってプログラムされ
る。即ち、多量の電子が選択されたメモリセル（Ｍ１）
のフローティングゲートに注入され、メモリセル（Ｍ
１）のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌ
ｔａｇｅ）はマイナスのスレショルド電圧からプラスの
スレショルド電圧に変化する。
ＷＬ１とＢＬ１の交差領域に配列されたメモリセルＭ
１）は、制御ゲートとドレーンとの間、並びに制御ゲー
トとソースとの間の電位差による周知のＦ−Ｎトンネル
リング（ｔｕｎｎｅｌｉｎｇ）によってプログラムされ
る。即ち、多量の電子が選択されたメモリセル（Ｍ１）
のフローティングゲートに注入され、メモリセル（Ｍ
１）のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌ
ｔａｇｅ）はマイナスのスレショルド電圧からプラスの
スレショルド電圧に変化する。
【００１７】一方、ビットライン（ＢＬ０）に連結され
たストリング選択トランジスター（ＳＳＴ）は、Ｖｃｃ
がゲート及びドレーンに印加され、Ｖｐｉがソースに印
加される状態にバイアスされる。従って、ストリング選
択トランジスター（ＳＳＴ）はターンオフされ、チャネ
ルの昇圧電圧（Ｖｐｉ）はそのまま維持される（或い
は、放電されない）。Ｆ−Ｎトンネルリングを生成する
ために十分な電位差が制御ゲートとソースとの間、並び
に制御ゲートとドレーンとの間に形成されないので、選
択されたメモリセル（例えば、ＢＬ０及びＷＬ１の交差
領域に配列されたＭ１）はプログラムが禁止される。し
たがって、ビットライン（ＢＬ０）に対応するメモリセ
ル（Ｍ１）は、消去された状態に対応するマイナスのス
レショルド電圧を有する空乏形トランジスターの状態に
維持される。
たストリング選択トランジスター（ＳＳＴ）は、Ｖｃｃ
がゲート及びドレーンに印加され、Ｖｐｉがソースに印
加される状態にバイアスされる。従って、ストリング選
択トランジスター（ＳＳＴ）はターンオフされ、チャネ
ルの昇圧電圧（Ｖｐｉ）はそのまま維持される（或い
は、放電されない）。Ｆ−Ｎトンネルリングを生成する
ために十分な電位差が制御ゲートとソースとの間、並び
に制御ゲートとドレーンとの間に形成されないので、選
択されたメモリセル（例えば、ＢＬ０及びＷＬ１の交差
領域に配列されたＭ１）はプログラムが禁止される。し
たがって、ビットライン（ＢＬ０）に対応するメモリセ
ル（Ｍ１）は、消去された状態に対応するマイナスのス
レショルド電圧を有する空乏形トランジスターの状態に
維持される。
【００１８】当業者に周知のように、非選択されたワー
ドライン（ＷＬ０、ＷＬ２〜ＷＬ１５）に連結されたメ
モリセルの制御ゲートには高電圧（Ｖｐａｓｓ）が印加
されるので、メモリセルはソフトプログラムされ得る。
これは“パス電圧（Ｖｐｓｓ）ストレス”と言われ、プ
ログラム特性に影響を及ぼす。ソフトプログラムの程度
は、全般的なプログラム特性に影響を及ぼさないように
制御される。
ドライン（ＷＬ０、ＷＬ２〜ＷＬ１５）に連結されたメ
モリセルの制御ゲートには高電圧（Ｖｐａｓｓ）が印加
されるので、メモリセルはソフトプログラムされ得る。
これは“パス電圧（Ｖｐｓｓ）ストレス”と言われ、プ
ログラム特性に影響を及ぼす。ソフトプログラムの程度
は、全般的なプログラム特性に影響を及ぼさないように
制御される。
【００１９】複数個、例えば、１６個のメモリセルが一
つのストリングを構成するので、ストリング内の各メモ
リセルは１５倍のパス電圧ストレスを受ける。ストリン
グのメモリセルの数が増加することによって、各メモリ
セルはより多いパス電圧ストレスを受ける。パス電圧ス
トレスは、非選択されたワードラインに供給されるパス
電圧（Ｖｐａｓｓ）のレベルを低くすることで軽減され
る。
つのストリングを構成するので、ストリング内の各メモ
リセルは１５倍のパス電圧ストレスを受ける。ストリン
グのメモリセルの数が増加することによって、各メモリ
セルはより多いパス電圧ストレスを受ける。パス電圧ス
トレスは、非選択されたワードラインに供給されるパス
電圧（Ｖｐａｓｓ）のレベルを低くすることで軽減され
る。
【００２０】しかしながら、パス電圧（Ｖｐａｓｓ）が
低くなることによって、プログラムが禁止されるメモリ
セルを含むストリングのチャネルで昇圧される電圧（Ｖ
ｐｉ）が低くなる。これは、プログラムが禁止されるメ
モリセルに対するソフトプログラムの可能性が高まるこ
とを意味する。これは“プログラム電圧ストレス”と言
われる。したがって、パス電圧ストレスの軽減は、プロ
グラム電圧ストレスの軽減と相反する。
低くなることによって、プログラムが禁止されるメモリ
セルを含むストリングのチャネルで昇圧される電圧（Ｖ
ｐｉ）が低くなる。これは、プログラムが禁止されるメ
モリセルに対するソフトプログラムの可能性が高まるこ
とを意味する。これは“プログラム電圧ストレス”と言
われる。したがって、パス電圧ストレスの軽減は、プロ
グラム電圧ストレスの軽減と相反する。
【００２１】一般的に、メモリブロックに対するブロッ
クデコーダは、ストリングのメモリセルが配列されるス
トリングピッチ内に収まるように配置される。メモリセ
ルの連続的なスケールダウン（ｓｃａｌｅ ｄｏｗｎ）
に従ってストリングピッチが小さくなると、ストリング
ピッチ内にブロックデコーダを配置することが困難にな
る。ストリングピッチ内にブロックデコーダを配置する
ためには、ストリング内のメモリセルの数を増やすべき
である。
クデコーダは、ストリングのメモリセルが配列されるス
トリングピッチ内に収まるように配置される。メモリセ
ルの連続的なスケールダウン（ｓｃａｌｅ ｄｏｗｎ）
に従ってストリングピッチが小さくなると、ストリング
ピッチ内にブロックデコーダを配置することが困難にな
る。ストリングピッチ内にブロックデコーダを配置する
ためには、ストリング内のメモリセルの数を増やすべき
である。
【００２２】しかしながら、ストリング内のメモリセル
の数を増やす場合において一つ問題点が生ずる。即ち、
各メモリセルは、ストリング内のその数を増やしたメモ
リセルの当該数に比例して、より強いパス電圧ストレス
を受ける。その上、パス電圧（Ｖｐａｓｓ）の供給を受
けるワードラインの数が増加するので、大容量のパス電
圧発生器が要求される。
の数を増やす場合において一つ問題点が生ずる。即ち、
各メモリセルは、ストリング内のその数を増やしたメモ
リセルの当該数に比例して、より強いパス電圧ストレス
を受ける。その上、パス電圧（Ｖｐａｓｓ）の供給を受
けるワードラインの数が増加するので、大容量のパス電
圧発生器が要求される。
【００２３】
【発明が解決しようとする課題】本発明の目的は、パス
電圧ストレスに影響を及ぼすことなく、セルストリング
当りのメモリセルの数を増加させることができるＮＡＮ
Ｄ形フラッシュメモリ装置のメモリセルストリング構造
を提供することにある。
電圧ストレスに影響を及ぼすことなく、セルストリング
当りのメモリセルの数を増加させることができるＮＡＮ
Ｄ形フラッシュメモリ装置のメモリセルストリング構造
を提供することにある。
【００２４】
【課題を解決するための手段】上述したような目的を達
成するため、本発明の不揮発性半導体メモリ装置は、ビ
ットラインとビットラインに各々対応する複数個のメモ
リセルストリングを含む。各メモリセルストリングは複
数個のＥＥＰＲＯＭセルを有する第１ストリングセグメ
ントと、複数個のＥＥＰＲＯＭセルを有する第２ストリ
ングセグメントと、第１選択信号に応答して第１ストリ
ングセグメントを対応するビットラインに連結する第１
選択トランジスターと、第２選択信号に応答して第１ス
トリングセグメントを第２ストリングセグメントに連結
する第２選択トランジスターと、第３選択信号に応答し
て第２ストリングセグメントを共通ソースラインに連結
する第３選択トランジスターに構成される。
成するため、本発明の不揮発性半導体メモリ装置は、ビ
ットラインとビットラインに各々対応する複数個のメモ
リセルストリングを含む。各メモリセルストリングは複
数個のＥＥＰＲＯＭセルを有する第１ストリングセグメ
ントと、複数個のＥＥＰＲＯＭセルを有する第２ストリ
ングセグメントと、第１選択信号に応答して第１ストリ
ングセグメントを対応するビットラインに連結する第１
選択トランジスターと、第２選択信号に応答して第１ス
トリングセグメントを第２ストリングセグメントに連結
する第２選択トランジスターと、第３選択信号に応答し
て第２ストリングセグメントを共通ソースラインに連結
する第３選択トランジスターに構成される。
【００２５】このような構造によると、パス電圧ストレ
スに影響を及ぼすことなく、一つのストリング当りのメ
モリセルの数を増加させることができる。
スに影響を及ぼすことなく、一つのストリング当りのメ
モリセルの数を増加させることができる。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【００２７】図６は、本発明の好適な実施の形態に係る
メモリセルアレー構造を示すずであり、図７は、図６に
示すメモリセルアレー構造を点線Ａ−Ａ´に相当する部
分で切断した断面図である。なお、図６には、一つのメ
モリブロックのみが示されているが、他のメモリブロッ
クも同様の構造を有する。また、本発明の好適な実施の
形態に係るＮＡＮＤ形フラッシュメモリ装置は、図１に
示された構成要素を含む。
メモリセルアレー構造を示すずであり、図７は、図６に
示すメモリセルアレー構造を点線Ａ−Ａ´に相当する部
分で切断した断面図である。なお、図６には、一つのメ
モリブロックのみが示されているが、他のメモリブロッ
クも同様の構造を有する。また、本発明の好適な実施の
形態に係るＮＡＮＤ形フラッシュメモリ装置は、図１に
示された構成要素を含む。
【００２８】図６を参照すると、メモリブロック（ＢＬ
Ｋ）は、複数のビットライン（ＢＬ０〜ＢＬｊ）に各々
対応する複数のストリング或いはメモリセルストリング
を含む。複数のストリングの各々は、選択トランジスタ
ーとして機能する３個のＮＭＯＳトランジスター（ＳＳ
Ｔ、ＩＬＴ、ＧＳＴ）を含む。
Ｋ）は、複数のビットライン（ＢＬ０〜ＢＬｊ）に各々
対応する複数のストリング或いはメモリセルストリング
を含む。複数のストリングの各々は、選択トランジスタ
ーとして機能する３個のＮＭＯＳトランジスター（ＳＳ
Ｔ、ＩＬＴ、ＧＳＴ）を含む。
【００２９】ストリング選択トランジスターとして機能
するトランジスター（ＳＳＴ）は、ゲート、ソース及び
ドレーンを有する。トランジスター（ＳＳＴ）のドレー
ンは対応するビットラインに連結され、ゲートはストリ
ング選択ライン（ＳＳＬ）に連結されている。グランド
選択トランジスターとして機能するトランジスター（Ｇ
ＳＴ）は、ゲート、ソース及びドレーンを有する。トラ
ンジスター（ＧＳＴ）のソースは共通ソースライン（Ｃ
ＳＬ）に連結され、ゲートはグランド選択ライン（ＧＳ
Ｌ）に連結されている。
するトランジスター（ＳＳＴ）は、ゲート、ソース及び
ドレーンを有する。トランジスター（ＳＳＴ）のドレー
ンは対応するビットラインに連結され、ゲートはストリ
ング選択ライン（ＳＳＬ）に連結されている。グランド
選択トランジスターとして機能するトランジスター（Ｇ
ＳＴ）は、ゲート、ソース及びドレーンを有する。トラ
ンジスター（ＧＳＴ）のソースは共通ソースライン（Ｃ
ＳＬ）に連結され、ゲートはグランド選択ライン（ＧＳ
Ｌ）に連結されている。
【００３０】ストリング選択トランジスター（ＳＳＴ）
のソースとＮＭＯＳトランジスター（ＩＬＴ、以後媒介
トランジスター（ｉｎｔｅｒｍｅｄｉａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ）のドレーンとの間には、複数個、この実
施の形態では１６個のフラッシュＥＥＰＲＯＭセル（Ｍ
Ｔ０〜ＭＴ１５）が直列連結されている。ストリング選
択トランジスター（ＳＳＴ）、メモリセル（ＭＴ０〜Ｍ
Ｔ１５）及び媒介トランジスター（ＩＬＴ）は、第１ス
トリングセグメントを構成する。メモリセル（ＭＴ０〜
ＭＴ１５）の制御ゲートは、対応するワードライン（Ｗ
Ｌ０Ｔ〜ＷＬ１５Ｔ）に各々連結されている。媒介トラ
ンジスター（ＩＬＴ）のゲートは、信号ライン（ＩＬ）
に連結されている。
のソースとＮＭＯＳトランジスター（ＩＬＴ、以後媒介
トランジスター（ｉｎｔｅｒｍｅｄｉａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ）のドレーンとの間には、複数個、この実
施の形態では１６個のフラッシュＥＥＰＲＯＭセル（Ｍ
Ｔ０〜ＭＴ１５）が直列連結されている。ストリング選
択トランジスター（ＳＳＴ）、メモリセル（ＭＴ０〜Ｍ
Ｔ１５）及び媒介トランジスター（ＩＬＴ）は、第１ス
トリングセグメントを構成する。メモリセル（ＭＴ０〜
ＭＴ１５）の制御ゲートは、対応するワードライン（Ｗ
Ｌ０Ｔ〜ＷＬ１５Ｔ）に各々連結されている。媒介トラ
ンジスター（ＩＬＴ）のゲートは、信号ライン（ＩＬ）
に連結されている。
【００３１】同様に、複数個、この実施の形態では１６
個のフラッシュＥＥＰＲＯＭセル（ＭＢ１５〜ＭＢ０）
が媒介トランジスター（ＩＬＴ）のソースとグランド選
択トランジスター（ＧＳＴ）のドレーンとの間に直列連
結されている。メモリセル（ＭＢ０〜ＭＢ１５）の制御
ゲートは、対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５
Ｂ）に各々連結されている。媒介トランジスター（ＩＬ
Ｔ）、メモリセル（ＭＢ０〜ＭＢ１５）及びグランド選
択トランジスター（ＧＳＴ）は、第２ストリングセグメ
ントを構成する。
個のフラッシュＥＥＰＲＯＭセル（ＭＢ１５〜ＭＢ０）
が媒介トランジスター（ＩＬＴ）のソースとグランド選
択トランジスター（ＧＳＴ）のドレーンとの間に直列連
結されている。メモリセル（ＭＢ０〜ＭＢ１５）の制御
ゲートは、対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５
Ｂ）に各々連結されている。媒介トランジスター（ＩＬ
Ｔ）、メモリセル（ＭＢ０〜ＭＢ１５）及びグランド選
択トランジスター（ＧＳＴ）は、第２ストリングセグメ
ントを構成する。
【００３２】即ち、本発明の好適な実施の形態に係る各
ストリングは、第１ストリングセグメントと第２ストリ
ングセグメントを含む。
ストリングは、第１ストリングセグメントと第２ストリ
ングセグメントを含む。
【００３３】上記のストリング構造によると、ストリン
グピッチがメモリセルの連続的なスケールダウンに従っ
て減少したとしても、メモリブロックに対応するデコー
ダを、パス電圧ストレスとプログラム電圧ストレスに影
響を及ぼすことなく、ストリングピッチ内にレイアウト
することができる。これを以下で詳細に説明する。
グピッチがメモリセルの連続的なスケールダウンに従っ
て減少したとしても、メモリブロックに対応するデコー
ダを、パス電圧ストレスとプログラム電圧ストレスに影
響を及ぼすことなく、ストリングピッチ内にレイアウト
することができる。これを以下で詳細に説明する。
【００３４】図８は、本発明の好適な実施の形態に係る
フラッシュメモリ装置の各動作モードにおけるメモリセ
ルのバイアス条件を示す図面、図９は、任意のストリン
グの第１ストリングセグメントと関連するプログラム動
作を説明するためのタイミング図、図１０は、任意のス
トリングの第２ストリングセグメントと関連するプログ
ラム動作を説明するためのタイミング図である。以下、
これらの図面を参照しながら本発明の好適な実施の形態
に係るフラッシュメモリ装置における消去動作、プログ
ラム動作及び読み出し動作を説明する。
フラッシュメモリ装置の各動作モードにおけるメモリセ
ルのバイアス条件を示す図面、図９は、任意のストリン
グの第１ストリングセグメントと関連するプログラム動
作を説明するためのタイミング図、図１０は、任意のス
トリングの第２ストリングセグメントと関連するプログ
ラム動作を説明するためのタイミング図である。以下、
これらの図面を参照しながら本発明の好適な実施の形態
に係るフラッシュメモリ装置における消去動作、プログ
ラム動作及び読み出し動作を説明する。
【００３５】（消去動作）任意に選択されたメモリブロ
ックでは、基板には高電圧（Ｖｅｒａ）が印加され、全
てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、ＷＬ０Ｂ〜
ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加され
る。この時、選択トランジスター（ＳＳＴ、ＩＬＴ、Ｇ
ＳＴ）のゲートに各々連結された信号ライン（ＳＳＬ、
ＩＬ、ＧＳＬ）はフローティング状態（ｆｌｏａｔｉｎ
ｇ ｓｔａｔｅ）に維持される。
ックでは、基板には高電圧（Ｖｅｒａ）が印加され、全
てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、ＷＬ０Ｂ〜
ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加され
る。この時、選択トランジスター（ＳＳＴ、ＩＬＴ、Ｇ
ＳＴ）のゲートに各々連結された信号ライン（ＳＳＬ、
ＩＬ、ＧＳＬ）はフローティング状態（ｆｌｏａｔｉｎ
ｇ ｓｔａｔｅ）に維持される。
【００３６】一方、非選択されたメモリブロックの各々
では、全てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、Ｗ
Ｌ０Ｂ〜ＷＬ１５Ｂ）、ストリング選択ライン（ＳＳ
Ｌ）、媒介ライン（ＩＬ）及びグランド選択ライン（Ｇ
ＳＬ）は、消去動作の間、フローティング状態に維持さ
れる。
では、全てのワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ、Ｗ
Ｌ０Ｂ〜ＷＬ１５Ｂ）、ストリング選択ライン（ＳＳ
Ｌ）、媒介ライン（ＩＬ）及びグランド選択ライン（Ｇ
ＳＬ）は、消去動作の間、フローティング状態に維持さ
れる。
【００３７】選択されたメモリブロックでは、高電圧
（Ｖｅｒａ）に対応する電位差が制御又はフローティン
グゲートと基板との間に生ずるので、前述のＦ−Ｎトン
ネルリングが生ずる。これは各セルのフローティングゲ
ートの電子を基板に放電させる。即ち、選択されたメモ
リブロックの各メモリセルがマイナスのスレショルド電
圧を有するように消去動作が実行される。
（Ｖｅｒａ）に対応する電位差が制御又はフローティン
グゲートと基板との間に生ずるので、前述のＦ−Ｎトン
ネルリングが生ずる。これは各セルのフローティングゲ
ートの電子を基板に放電させる。即ち、選択されたメモ
リブロックの各メモリセルがマイナスのスレショルド電
圧を有するように消去動作が実行される。
【００３８】消去動作の実行時は、上記のように、選択
されたメモリブロックの信号ライン（ＳＳＬ，ＧＳＬ，
ＩＬ）、非選択されたメモリブロックの信号ライン（Ｓ
ＳＬ，ＧＳＬ，ＩＬ）及びワードラインがフローティン
グ状態にされるので、これらの信号ラインは、基板の電
圧がＧＮＤからＶｅｒａに遷移する時にキャパシタカッ
プリングによって所定電圧レベルまで昇圧される。この
時、非選択された各メモリブロックの各メモリセルゲー
トと基板との間の電位差はＦ−Ｎトンネルリングを形成
する電位差より小さく、その結果、非選択された各メモ
リブロックの全てのメモリセルは消去されない。
されたメモリブロックの信号ライン（ＳＳＬ，ＧＳＬ，
ＩＬ）、非選択されたメモリブロックの信号ライン（Ｓ
ＳＬ，ＧＳＬ，ＩＬ）及びワードラインがフローティン
グ状態にされるので、これらの信号ラインは、基板の電
圧がＧＮＤからＶｅｒａに遷移する時にキャパシタカッ
プリングによって所定電圧レベルまで昇圧される。この
時、非選択された各メモリブロックの各メモリセルゲー
トと基板との間の電位差はＦ−Ｎトンネルリングを形成
する電位差より小さく、その結果、非選択された各メモ
リブロックの全てのメモリセルは消去されない。
【００３９】上述のように、この実施の形態では、各メ
モリブロックの選択トランジスター（ＳＳＴ、ＩＬＴ、
ＧＳＴ）のゲートと基板との間の電位差が従来の消去動
作に比べて低い。即ち、基板に印加される高電圧（Ｖｅ
ｒａ）によるストレスが減少し、その結果、各トランジ
スター（ＳＳＴ、ＩＬＴ、ＧＳＴ）の特性劣化が軽減さ
れる。
モリブロックの選択トランジスター（ＳＳＴ、ＩＬＴ、
ＧＳＴ）のゲートと基板との間の電位差が従来の消去動
作に比べて低い。即ち、基板に印加される高電圧（Ｖｅ
ｒａ）によるストレスが減少し、その結果、各トランジ
スター（ＳＳＴ、ＩＬＴ、ＧＳＴ）の特性劣化が軽減さ
れる。
【００４０】（読み出し動作）非選択された各メモリブ
ロックのストリングライン（ＳＳＬ）は、非選択された
各メモリブロックのストリング選択トランジスターがタ
ーンオフされるようにＧＮＤ電圧にバイアスされる。こ
れは、ビットライン上の電位が非選択された各メモリブ
ロックのストリングに放電されないようにする。
ロックのストリングライン（ＳＳＬ）は、非選択された
各メモリブロックのストリング選択トランジスターがタ
ーンオフされるようにＧＮＤ電圧にバイアスされる。こ
れは、ビットライン上の電位が非選択された各メモリブ
ロックのストリングに放電されないようにする。
【００４１】任意に選択されたメモリブロックでは、信
号ライン（ＳＳＬ，ＩＬ、ＧＳＬ）、非選択されたワー
ドライントランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）、
及び、非選択されたセルトランジスターがパストランジ
スターとして機能するように、所定の電圧（Ｖｒｅａ
ｄ）の供給を受ける。そして、選択されたワードライン
にグランド電圧（ＧＮＤ）が印加される。選択されたワ
ードラインに連結されたメモリセルがデータ‘１’を保
持している場合又は消去されたセルトランジスターのス
レショルド電圧を有する場合は、メモリセルはターンオ
ンされ、感知増幅器回路（１６）（図１参照）によって
オンセルとして判別される。逆に、選択されたワードラ
インに連結されたメモリセルがデータ‘０’を保持して
いる場合又はプログラムされたセルトランジスターのス
レショルド電圧を有する場合は、メモリセルはターンオ
フされ、感知増幅器回路（１６）によってオフセルとし
て判別される。
号ライン（ＳＳＬ，ＩＬ、ＧＳＬ）、非選択されたワー
ドライントランジスター（ＳＳＴ、ＩＬＴ、ＧＳＴ）、
及び、非選択されたセルトランジスターがパストランジ
スターとして機能するように、所定の電圧（Ｖｒｅａ
ｄ）の供給を受ける。そして、選択されたワードライン
にグランド電圧（ＧＮＤ）が印加される。選択されたワ
ードラインに連結されたメモリセルがデータ‘１’を保
持している場合又は消去されたセルトランジスターのス
レショルド電圧を有する場合は、メモリセルはターンオ
ンされ、感知増幅器回路（１６）（図１参照）によって
オンセルとして判別される。逆に、選択されたワードラ
インに連結されたメモリセルがデータ‘０’を保持して
いる場合又はプログラムされたセルトランジスターのス
レショルド電圧を有する場合は、メモリセルはターンオ
フされ、感知増幅器回路（１６）によってオフセルとし
て判別される。
【００４２】（プログラム動作）本発明の好適な実施の
形態に係るプログラム動作によると、各ストリングの第
１ストリングセグメントに対応するメモリセル（ＭＴ０
〜ＭＴ１５）は、各ストリングの第２ストリングセグメ
ントに対応するメモリセル（ＭＢ０〜ＭＢ１５）と独立
してプログラムされる。即ち、第１ストリングセグメン
トのメモリセル（ＭＴ０〜ＭＴ１５）がプログラムされ
る時、第２ストリングセグメントのメモリセル（ＭＢ０
〜ＭＢ１５）はプログラムが禁止される。逆に、第２ス
トリングセグメントのメモリセル（ＭＢ０〜ＭＢ１５）
がプログラムされる時、第１ストリングセグメントのメ
モリセル（ＭＴ０〜ＭＴ１５）はプログラムが禁止され
る。以下では、前者のメモリセルに対するプログラム動
作を説明した後、後者のメモリセルに対するプログラム
動作を説明する。
形態に係るプログラム動作によると、各ストリングの第
１ストリングセグメントに対応するメモリセル（ＭＴ０
〜ＭＴ１５）は、各ストリングの第２ストリングセグメ
ントに対応するメモリセル（ＭＢ０〜ＭＢ１５）と独立
してプログラムされる。即ち、第１ストリングセグメン
トのメモリセル（ＭＴ０〜ＭＴ１５）がプログラムされ
る時、第２ストリングセグメントのメモリセル（ＭＢ０
〜ＭＢ１５）はプログラムが禁止される。逆に、第２ス
トリングセグメントのメモリセル（ＭＢ０〜ＭＢ１５）
がプログラムされる時、第１ストリングセグメントのメ
モリセル（ＭＴ０〜ＭＴ１５）はプログラムが禁止され
る。以下では、前者のメモリセルに対するプログラム動
作を説明した後、後者のメモリセルに対するプログラム
動作を説明する。
【００４３】ここでは、二つのビットラインＢＬ０及び
ＢＬ１に着目してプログラム動作を説明する。選択され
たメモリブロックのワードライン（ＷＬ１）が選択さ
れ、ビットライン（ＢＬ０、ＢＬ１）にプログラムされ
るデータに対応する電圧が供給される。例えば、データ
‘１’をプログラムするためには、電源電位（例えば、
Ｖｃｃ）がビットラインに供給され、データ‘０’をプ
ログラムするためには、グランド電位（例えば、ＧＮ
Ｄ）がビットラインに供給される。
ＢＬ１に着目してプログラム動作を説明する。選択され
たメモリブロックのワードライン（ＷＬ１）が選択さ
れ、ビットライン（ＢＬ０、ＢＬ１）にプログラムされ
るデータに対応する電圧が供給される。例えば、データ
‘１’をプログラムするためには、電源電位（例えば、
Ｖｃｃ）がビットラインに供給され、データ‘０’をプ
ログラムするためには、グランド電位（例えば、ＧＮ
Ｄ）がビットラインに供給される。
【００４４】図８及び図９に図示されたように、信号ラ
イン（ＧＳＬ、ＩＬ、ＣＳＬ）と基板にはグランド電圧
（ＧＮＤ）が各々印加され、信号ライン（ＳＳＬ）に電
源電圧（Ｖｃｃ）が印加される。ビットライン（ＢＬ
０）にはデータ‘１’に対応するＶｃｃが供給され、ビ
ットライン（ＢＬ１）にはデータ‘０’に対応するＧＮ
Ｄが供給される。信号ライン（ＩＬ）と信号ライン（Ｇ
ＳＬ）との間又はトランジスター（ＩＬＴ）トランジス
タ（ＧＳＴ）との間に配列されたワードライン（ＷＬ０
Ｂ〜ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加さ
れる。即ち、第２ストリングセグメントに対応するワー
ドライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）は接地される。
イン（ＧＳＬ、ＩＬ、ＣＳＬ）と基板にはグランド電圧
（ＧＮＤ）が各々印加され、信号ライン（ＳＳＬ）に電
源電圧（Ｖｃｃ）が印加される。ビットライン（ＢＬ
０）にはデータ‘１’に対応するＶｃｃが供給され、ビ
ットライン（ＢＬ１）にはデータ‘０’に対応するＧＮ
Ｄが供給される。信号ライン（ＩＬ）と信号ライン（Ｇ
ＳＬ）との間又はトランジスター（ＩＬＴ）トランジス
タ（ＧＳＴ）との間に配列されたワードライン（ＷＬ０
Ｂ〜ＷＬ１５Ｂ）にはグランド電圧（ＧＮＤ）が印加さ
れる。即ち、第２ストリングセグメントに対応するワー
ドライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）は接地される。
【００４５】同時に、第１ストリングセグメントに対応
するワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）のうち選択
されたワードライン（例えば、ＷＬ０Ｔ）には高電圧
（Ｖｐｇｍ）が印加される。非選択されたワードライン
（例えば、ＷＬ１Ｔ〜ＷＬ１５Ｔ）には電圧（Ｖｐｇ
ｍ）より低い高電圧（Ｖｐａｓｓ）が印加される。
するワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）のうち選択
されたワードライン（例えば、ＷＬ０Ｔ）には高電圧
（Ｖｐｇｍ）が印加される。非選択されたワードライン
（例えば、ＷＬ１Ｔ〜ＷＬ１５Ｔ）には電圧（Ｖｐｇ
ｍ）より低い高電圧（Ｖｐａｓｓ）が印加される。
【００４６】選択されたワードライン（ＷＬ０Ｔ）の電
圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワード
ライン（ＷＬ１Ｔ〜ＷＬ１５Ｔ）の電圧がＧＮＤからＶ
ｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ
１）に対応する第１ストリングセグメント各々のチャネ
ルはキャパシタカップリングによって所定電圧（Ｖｐ
ｉ）まで昇圧される。
圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワード
ライン（ＷＬ１Ｔ〜ＷＬ１５Ｔ）の電圧がＧＮＤからＶ
ｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ
１）に対応する第１ストリングセグメント各々のチャネ
ルはキャパシタカップリングによって所定電圧（Ｖｐ
ｉ）まで昇圧される。
【００４７】この時、ビットライン（ＢＬ１）に連結さ
れたストリング選択トランジスター（ＳＳＴ）にはＶｃ
ｃがゲートに印加され、ＧＮＤ電圧がドレーンに印加さ
れ、Ｖｐｉがソースに印加される状態にバイアスされ
る。これによりストリング選択トランジスター（ＳＳ
Ｔ）がターンオンし、その結果、チャネル電圧（Ｖｐ
ｉ）はＧＮＤに放電される。
れたストリング選択トランジスター（ＳＳＴ）にはＶｃ
ｃがゲートに印加され、ＧＮＤ電圧がドレーンに印加さ
れ、Ｖｐｉがソースに印加される状態にバイアスされ
る。これによりストリング選択トランジスター（ＳＳ
Ｔ）がターンオンし、その結果、チャネル電圧（Ｖｐ
ｉ）はＧＮＤに放電される。
【００４８】選択されたメモリセル（ＢＬ１とＷＬ０Ｔ
との交差領域に配列されたＭＴ０）は、制御ゲートとド
レーンとの間、及び、制御ゲートとソースとの間に生じ
るＶｐｇｍに相当する電位差によるＦ−Ｎトンネルリン
グによってプログラムされる。即ち、多量の電子が選択
されたメモリセル（ＭＴ０）のフローティングゲートに
注入され、このメモリセル（ＭＴ０）のスレショルド電
圧はマイナスのスレショルド電圧からプラスのスレショ
ルド電圧に変化する。
との交差領域に配列されたＭＴ０）は、制御ゲートとド
レーンとの間、及び、制御ゲートとソースとの間に生じ
るＶｐｇｍに相当する電位差によるＦ−Ｎトンネルリン
グによってプログラムされる。即ち、多量の電子が選択
されたメモリセル（ＭＴ０）のフローティングゲートに
注入され、このメモリセル（ＭＴ０）のスレショルド電
圧はマイナスのスレショルド電圧からプラスのスレショ
ルド電圧に変化する。
【００４９】一方、ビットライン（ＢＬ０）に連結され
たストリング選択トランジスター（ＳＳＴ）にはＶｃｃ
がゲート及びドレーンに印加され、Ｖｐｉがソースに印
加される状態にバイアスされる。これにより、ストリン
グ選択トランジスター（ＳＳＴ）がターンオフし、チャ
ネルの昇圧電圧（Ｖｐｉ）はそのまま維持される。した
がって、Ｆ−Ｎトンネルリングを生成するために十分な
電位差が制御ゲートとドレーンとの間、及び、制御ゲー
トとソースとの間に形成されず、選択されたメモリセル
（ＢＬ０とＷＬ０Ｔの交差領域に配列されたＭＴ０）は
プログラムが禁止される。結果的に、ビットライン（Ｂ
Ｌ０）に対応するメモリセル（ＭＴ０）は、消去状態に
対応するマイナスのスレショルド電圧を有する空乏形ト
ランジスターの状態に維持される。
たストリング選択トランジスター（ＳＳＴ）にはＶｃｃ
がゲート及びドレーンに印加され、Ｖｐｉがソースに印
加される状態にバイアスされる。これにより、ストリン
グ選択トランジスター（ＳＳＴ）がターンオフし、チャ
ネルの昇圧電圧（Ｖｐｉ）はそのまま維持される。した
がって、Ｆ−Ｎトンネルリングを生成するために十分な
電位差が制御ゲートとドレーンとの間、及び、制御ゲー
トとソースとの間に形成されず、選択されたメモリセル
（ＢＬ０とＷＬ０Ｔの交差領域に配列されたＭＴ０）は
プログラムが禁止される。結果的に、ビットライン（Ｂ
Ｌ０）に対応するメモリセル（ＭＴ０）は、消去状態に
対応するマイナスのスレショルド電圧を有する空乏形ト
ランジスターの状態に維持される。
【００５０】この時、選択トランジスター（ＩＬＴ、Ｇ
ＳＴ）の間に配列されたワードライン（ＷＬ０Ｂ〜ＷＬ
１５Ｂ）にはグランド電圧（ＧＮＤ）が印加されるの
で、第２ストリングセグメントに対応するメモリセル
（ＭＢ０〜ＭＢ１５）は、各セル（ＭＢ０〜ＭＢ１５）
のスレショルド電圧の変化齎すようなストレスを受けな
い。
ＳＴ）の間に配列されたワードライン（ＷＬ０Ｂ〜ＷＬ
１５Ｂ）にはグランド電圧（ＧＮＤ）が印加されるの
で、第２ストリングセグメントに対応するメモリセル
（ＭＢ０〜ＭＢ１５）は、各セル（ＭＢ０〜ＭＢ１５）
のスレショルド電圧の変化齎すようなストレスを受けな
い。
【００５１】第２ストリングセグメントに対するプログ
ラム動作は次の通りである。ここで、データ‘１’に対
応する電位がビットライン（ＢＬ０）に印加され、デー
タ‘０’に対応する電位がビットライン（ＢＬ１）に印
加されると仮定する。
ラム動作は次の通りである。ここで、データ‘１’に対
応する電位がビットライン（ＢＬ０）に印加され、デー
タ‘０’に対応する電位がビットライン（ＢＬ１）に印
加されると仮定する。
【００５２】図８及び図１０に示されたように、グラン
ド選択ライン（ＧＳＬ）と基板にはグランド電圧（ＧＮ
Ｄ）が供給される。第１ストリングセグメントに対応す
るワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）、ストリング
選択ライン（ＳＳＬ）及び媒介ライン（ＩＬ）には電源
電圧が印加される。同時に、第２ストリングセグメント
に対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）のう
ち選択されたワードライン（ＷＬ０Ｂ）には高電圧（Ｖ
ｐｇｍ）が印加される。非選択されたワードライン（Ｗ
Ｌ１Ｂ〜ＷＬ１５Ｂ）には電圧（Ｖｐｇｍ）より低い高
電圧（Ｖｐｓｓ）が印加される。
ド選択ライン（ＧＳＬ）と基板にはグランド電圧（ＧＮ
Ｄ）が供給される。第１ストリングセグメントに対応す
るワードライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）、ストリング
選択ライン（ＳＳＬ）及び媒介ライン（ＩＬ）には電源
電圧が印加される。同時に、第２ストリングセグメント
に対応するワードライン（ＷＬ０Ｂ〜ＷＬ１５Ｂ）のう
ち選択されたワードライン（ＷＬ０Ｂ）には高電圧（Ｖ
ｐｇｍ）が印加される。非選択されたワードライン（Ｗ
Ｌ１Ｂ〜ＷＬ１５Ｂ）には電圧（Ｖｐｇｍ）より低い高
電圧（Ｖｐｓｓ）が印加される。
【００５３】選択されたワードライン（ＷＬ０Ｂ）の電
圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワード
ライン（ＷＬ１Ｂ〜ＷＬ１５Ｂ）の電圧がＧＮＤからＶ
ｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ
１）に各々対応する第２ストリングセグメントの各々の
チャネルはキャパシタカップリングによって所定電圧
（Ｖｐｉ）まで昇圧される。この時、ワードライン（Ｗ
Ｌ０Ｔ〜ＷＬ１５Ｔ）がＶｃｃにバイアスされるので、
第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ
１５）がターンオンされ、第１ストリングセグメントに
対応するチャネル電圧はＧＮＤに放電される。
圧がＧＮＤからＶｐｇｍに遷移し、非選択されたワード
ライン（ＷＬ１Ｂ〜ＷＬ１５Ｂ）の電圧がＧＮＤからＶ
ｐａｓｓに遷移する時、ビットライン（ＢＬ０、ＢＬ
１）に各々対応する第２ストリングセグメントの各々の
チャネルはキャパシタカップリングによって所定電圧
（Ｖｐｉ）まで昇圧される。この時、ワードライン（Ｗ
Ｌ０Ｔ〜ＷＬ１５Ｔ）がＶｃｃにバイアスされるので、
第１ストリングセグメントのメモリセル（ＭＴ０〜ＭＴ
１５）がターンオンされ、第１ストリングセグメントに
対応するチャネル電圧はＧＮＤに放電される。
【００５４】媒介トランジスター（ＩＬＴ）はＶｃｃが
ゲートに印加され、ＧＮＤがドレーンに印加され、Ｖｐ
ｉがソースに印加される状態にバイアスされる。これに
より、トランジスター（ＩＬＴ）がターンオンし、第２
ストリングセグメントに対応するチャネルの昇圧電圧
（Ｖｐｉ）はＧＮＤに放電される。
ゲートに印加され、ＧＮＤがドレーンに印加され、Ｖｐ
ｉがソースに印加される状態にバイアスされる。これに
より、トランジスター（ＩＬＴ）がターンオンし、第２
ストリングセグメントに対応するチャネルの昇圧電圧
（Ｖｐｉ）はＧＮＤに放電される。
【００５５】選択されたメモリセル（ＢＬ１とＷＬ０Ｂ
の交差領域に配列されたＭＢ０）は、制御ゲートとドレ
ーンとの間、及び、制御ゲートとソースとの間に生じる
電位差（Ｖｐｇｍに相応する）によるＦ−Ｎトンネルリ
ングによってプログラムされる。即ち、多量の電子が選
択されたメモリセル（ＭＢ０）のフローティングゲート
に注入され、メモリセル（ＭＢ０）のスレショルド電圧
はマイナスのスレショルド電圧からプラスのスレショル
ド電圧に変化する。
の交差領域に配列されたＭＢ０）は、制御ゲートとドレ
ーンとの間、及び、制御ゲートとソースとの間に生じる
電位差（Ｖｐｇｍに相応する）によるＦ−Ｎトンネルリ
ングによってプログラムされる。即ち、多量の電子が選
択されたメモリセル（ＭＢ０）のフローティングゲート
に注入され、メモリセル（ＭＢ０）のスレショルド電圧
はマイナスのスレショルド電圧からプラスのスレショル
ド電圧に変化する。
【００５６】一方、ワードライン（ＷＬ０Ｔ〜ＷＬ１５
Ｔ）がＶｃｃにバイアスされるので、ビットライン（Ｂ
Ｌ０）に対応する第１ストリングセグメントのメモリセ
ル（ＭＴ０〜ＭＴ１５）がターンオンし、ビットライン
（ＢＬ０）に連結された第１ストリングセグメントのチ
ャネルは（Ｖｃｃ−Ｖｔｈ）まで充電される。そして、
媒介トランジスター（ＩＬＴ）は、Ｖｃｃがゲートに印
加され、（Ｖｃｃ−Ｖｔｈ）がドレーンに印加され、Ｖ
ｐｉがソースに印加される状態にバイアスされる。これ
により、トランジスター（ＩＬＴ）がターンオフし、第
２ストリングセグメントに対応するチャネルの昇圧電圧
（Ｖｐｉ）はそのまま維持される（放電されない）。
Ｔ）がＶｃｃにバイアスされるので、ビットライン（Ｂ
Ｌ０）に対応する第１ストリングセグメントのメモリセ
ル（ＭＴ０〜ＭＴ１５）がターンオンし、ビットライン
（ＢＬ０）に連結された第１ストリングセグメントのチ
ャネルは（Ｖｃｃ−Ｖｔｈ）まで充電される。そして、
媒介トランジスター（ＩＬＴ）は、Ｖｃｃがゲートに印
加され、（Ｖｃｃ−Ｖｔｈ）がドレーンに印加され、Ｖ
ｐｉがソースに印加される状態にバイアスされる。これ
により、トランジスター（ＩＬＴ）がターンオフし、第
２ストリングセグメントに対応するチャネルの昇圧電圧
（Ｖｐｉ）はそのまま維持される（放電されない）。
【００５７】Ｆ−Ｎトンネルリングを生成するために十
分な電位差が制御ゲートとドレーンとの間、及び、制御
ゲートとソースとの間に形成されないので、選択された
メモリセル（（ＢＬ０とＷＬ０Ｂの交差領域に配列され
たＭＢ０）はプログラムが禁止される。結果的に、ビッ
トライン（ＢＬ０）に対応する選択されたメモリセル
（ＭＢ０）は消去状態に対応するマイナスのスレショル
ド電圧を有する空乏形トランジスターの状態に維持され
る。
分な電位差が制御ゲートとドレーンとの間、及び、制御
ゲートとソースとの間に形成されないので、選択された
メモリセル（（ＢＬ０とＷＬ０Ｂの交差領域に配列され
たＭＢ０）はプログラムが禁止される。結果的に、ビッ
トライン（ＢＬ０）に対応する選択されたメモリセル
（ＭＢ０）は消去状態に対応するマイナスのスレショル
ド電圧を有する空乏形トランジスターの状態に維持され
る。
【００５８】この時、選択トランジスター（ＳＳＴ）と
選択トランジスタ（ＩＬＴ）との間に配列されたワード
ライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）に電源電圧（Ｖｃｃ）
が供給されるので、第１ストリングセグメントに対応す
るメモリセル（ＭＴ０〜ＭＴ１５）は各セル（ＭＴ０〜
ＭＴ１５）のスレショルド電圧の変化を齎すようなスト
レスを受けない。
選択トランジスタ（ＩＬＴ）との間に配列されたワード
ライン（ＷＬ０Ｔ〜ＷＬ１５Ｔ）に電源電圧（Ｖｃｃ）
が供給されるので、第１ストリングセグメントに対応す
るメモリセル（ＭＴ０〜ＭＴ１５）は各セル（ＭＴ０〜
ＭＴ１５）のスレショルド電圧の変化を齎すようなスト
レスを受けない。
【００５９】
【発明の効果】上述したように、本発明によれば、パス
電圧ストレスに影響を及ぼすことなく、一つのストリン
グ当りのメモリセルの数を増加させることができ、デコ
ーダレイアウトの制限を克服することができる。
電圧ストレスに影響を及ぼすことなく、一つのストリン
グ当りのメモリセルの数を増加させることができ、デコ
ーダレイアウトの制限を克服することができる。
【図１】フラッシュメモリ装置を示すブロック図であ
る。
る。
【図２】従来のメモリセルアレーを示す図面である。
【図３】図２に示されたメモリセルストリングの断面図
である。
である。
【図４】各動作モードによるメモリセルのバイアス条件
を示す図である。
を示す図である。
【図５】従来のフラッシュメモリ装置によるプログラム
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
【図６】本発明の好適な実施の形態に係るメモリセルア
レー構造を示す図である。
レー構造を示す図である。
【図７】図６に示すメモリセルアレー構造を点線Ａ−Ａ
´に相当する部分で切断した断面図である。
´に相当する部分で切断した断面図である。
【図８】本発明の好適な実施の形態に係るフラッシュメ
モリ装置の各動作モードにおけるメモリセルのバイアス
条件を示す図である。
モリ装置の各動作モードにおけるメモリセルのバイアス
条件を示す図である。
【図９】任意のストリングの第１ストリングセグメント
と関連するプログラム動作を説明するためのタイミング
図である。
と関連するプログラム動作を説明するためのタイミング
図である。
【図１０】任意のストリングの第２ストリングセグメン
トと関連するプログラム動作を説明するためのタイミン
グ図である。
トと関連するプログラム動作を説明するためのタイミン
グ図である。
１０：グローバルバッファ ２０：命令レジスター ３０：制御ロジック及び高電圧発生器 ４０：行アドレスバッファ及びデコーダ ５０：列アドレスバッファ及びデコーダ ６０：メモリセルアレー ７０：ページバッファ ８０：Ｙ−ゲート回路 ９０：バッファ
Claims (14)
- 【請求項１】 複数個のメモリブロックに分けられたア
レーと、前記複数個のメモリブロックを通るように配列
された複数個のビットラインと、前記ビットラインと交
差するように各メモリブロックに配列された複数個のワ
ードラインとを備え、前記各メモリブロックが前記ビッ
トラインに各々対応する複数個のメモリセルストリング
を含む不揮発性半導体メモリ装置であって、 前記各メモリセルストリングが、 複数個のＥＥＰＲＯＭセルを有する第１ストリングセグ
メントと、 複数個のＥＥＰＲＯＭセルを有する第２ストリングセグ
メントと、 第１選択信号に応答して前記第１ストリングセグメント
を対応するビットラインに連結する第１選択トランジス
ターと、 第２選択信号に応答して前記第１ストリングセグメント
を前記第２ストリングセグメントに連結する第２選択ト
ランジスターと、 第３選択信号に応答して前記第２ストリングセグメント
を共通ソースラインに連結する第３選択トランジスター
とを含むことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記各メモリセルストリングの第１選択
トランジスターは、対応するビットラインに連結された
ドレーン、前記第１ストリングセグメントに連結された
ソース及び前記第１選択信号が入力されるゲートを有す
る第１ＮＭＯＳトランジスターを含むことを特徴とする
請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項３】 前記各メモリセルストリングの第２選択
トランジスターは、前記第１ストリングセグメントに連
結されたドレーン、前記第２ストリングセグメントに連
結されたソース及び前記第２選択信号が入力されるゲー
トを有する第２ＮＭＯＳトランジスターを含むことを特
徴とする請求項２に記載の不揮発性半導体メモリ装置。 - 【請求項４】 前記各メモリセルストリングの第３選択
トランジスターは、前記第２ストリングセグメントに連
結されたドレーン、前記共通ソースラインに連結された
ソース及び前記第３選択信号が入力されるゲートを有す
る第３ＮＭＯＳトランジスターを含むことを特徴とする
請求項３に記載の不揮発性半導体メモリ装置。 - 【請求項５】 前記第１ストリングセグメントのＥＥＰ
ＲＯＭセルをプログラムする時、前記第２選択信号に
は、第２ＮＭＯＳトランジスターのスレショルド電圧よ
り低い電圧が印加されることを特徴をする請求項４に記
載の不揮発性半導体メモリ装置。 - 【請求項６】 前記第１ストリングセグメントのＥＥＰ
ＲＯＭセルをプログラムする時、前記第２ストリングセ
グメントのＥＥＰＲＯＭセルに連結されたワードライン
には、前記第１ストリングセグメントのＥＥＰＲＯＭセ
ルのうちプログラムが禁止されたＥＥＰＲＯＭセルに連
結されたワードラインに印加されるワードライン電圧よ
り低い電圧が印加されることを特徴とする請求項５に記
載の不揮発性半導体メモリ装置。 - 【請求項７】 前記第１ストリングセグメントのＥＥＰ
ＲＯＭセルをプログラムする時、前記第３選択信号は、
第３ＮＭＯＳトランジスターのスレショルド電圧より低
い電圧を有することを特徴とする請求項６に記載の不揮
発性半導体メモリ装置。 - 【請求項８】 前記第１ストリングセグメントのＥＥＰ
ＲＯＭセルをプログラムする時、前記共通ソースライン
にはグランド電圧より高い電圧が供給されることを特徴
とする請求項７に記載の不揮発性半導体メモリ装置。 - 【請求項９】 前記第２ストリングセグメントのＥＥＰ
ＲＯＭセルをプログラムする時、前記第２選択信号は、
前記第２選択トランジスターのスレショルド電圧より高
い電圧を有することを特徴とする請求項４に記載の不揮
発性半導体メモリ装置。 - 【請求項１０】 前記第２ストリングセグメントのＥＥ
ＰＲＯＭセルをプログラムする時、前記第１ストリング
セグメントのＥＥＰＲＯＭセルに連結されたワードライ
ンには、前記第２ストリングセグメントのＥＥＰＲＯＭ
セルのうちプログラムが禁止されたＥＥＰＲＯＭセルに
連結されたワードラインに印加されるワードライン電圧
より低い電圧が印加されることを特徴とする請求項９に
記載の不揮発性半導体メモリ装置。 - 【請求項１１】 前記第２ストリングセグメントのＥＥ
ＰＲＯＭセルをプログラムする時、前記第１選択信号
は、前記第１ＮＭＯＳトランジスターのスレショルド電
圧より高い電圧を有することを特徴とする請求項１０に
記載の不揮発性半導体メモリ装置。 - 【請求項１２】 前記第２ストリングセグメントのＥＥ
ＰＲＯＭセルをプログラムする時、前記共通ソースライ
ンには、グラウンド電圧より高い電圧が供給されること
を特徴とする請求項１１に記載の不揮発性半導体メモリ
装置。 - 【請求項１３】 任意に選択されたメモリブロックを消
去する時、各ストリング内の選択ランジスターは、ゲー
ト電圧が所定電圧以上でフローティング状態になるよう
にバイアスされることを特徴にする請求項１に記載の不
揮発性半導体メモリ装置。 - 【請求項１４】 前記選択されたメモリブロックを消去
する時、非選択されたメモリブロックの各ストリング内
に配列された選択ランジスターは、ゲート電圧が所定電
圧以上でフローティング状態になるようにバイアスされ
ることを特徴にする請求項１３に記載の不揮発性半導体
メモリ装置。
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|---|---|---|---|
| KR99-24021 | 1999-06-24 | ||
| KR1019990024021A KR100305030B1 (ko) | 1999-06-24 | 1999-06-24 | 플래시 메모리 장치 |
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| Publication Number | Publication Date |
|---|---|
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ID=19595014
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|---|---|
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| JP (1) | JP3754279B2 (ja) |
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|---|---|---|---|---|
| JP2006196150A (ja) * | 2005-01-12 | 2006-07-27 | Hynix Semiconductor Inc | 不揮発性メモリ装置ならびにそのプログラム方法および読取り方法 |
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| US8386921B2 (en) * | 2002-03-01 | 2013-02-26 | International Business Machines Corporation | System and method for developing a website |
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| KR100850510B1 (ko) | 2007-01-17 | 2008-08-05 | 삼성전자주식회사 | 분리된 스트링 선택 라인 구조를 갖는 플래시 메모리 장치 |
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1999
- 1999-06-24 KR KR1019990024021A patent/KR100305030B1/ko not_active IP Right Cessation
-
2000
- 2000-06-13 US US09/593,259 patent/US6285587B1/en not_active Expired - Lifetime
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