KR101038609B1

KR101038609B1 - 기입 전압을 낮게 하는 것이 가능한 반도체 기억 장치

Info

Publication number: KR101038609B1
Application number: KR1020090022591A
Authority: KR
Inventors: 노보루 시바따
Original assignee: 가부시끼가이샤 도시바
Priority date: 2008-06-19
Filing date: 2009-03-17
Publication date: 2011-06-03
Also published as: US20090316479A1; US8004889B2; KR20090132491A; JP5305751B2; US20110261619A1; US8331148B2; JP2010003349A

Abstract

메모리 셀 어레이는 워드선 및 비트선에 접속되고, n치(n은 2 이상의 자연수) 중의 1치를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있다. 제어 회로는 입력 데이터에 따라서 워드선, 비트선의 전압을 제어하고, 메모리 셀에 데이터를 기입한다. 제어 회로는 기입 동작 시, 선택 셀의 워드선에 제1 전압을 공급하고, 선택 셀에 인접하는 적어도 1개의 워드선에 제2 전압을 공급한 후, 선택 셀에 인접하는 적어도 1개의 워드선의 전압을 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 하고, 선택 셀의 워드선의 전압을 제1 전압으로부터 제4 전압(제1 전압 < 제4 전압)으로 한다.

메모리 어레이, 비트선 제어 회로, 컬럼 디코더, 데이터 입출력 버퍼, 워드선 제어 회로

Description

기입 전압을 낮게 하는 것이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF LOWERING WRITE VOLTAGES}

본 출원은 2008년 6월 19일자로 출원된 일본 특허 출원 제2008-160691호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조로서 인용된다.

본 발명은, 예를 들면 NAND형 플래시 메모리에 관한 것으로, 특히 메모리 셀에 다치 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

NAND형 플래시 메모리는, 로우 방향으로 배치된 복수의 셀 모두가 워드선에 접속되고, 컬럼 방향으로 배치된 복수의 셀 모두, 또는 반수의 셀이, 직렬 접속되어 NAND 셀을 구성하고, 이 NAND 셀의 드레인측이 선택 게이트를 통하여 각각 비트선에 접속되어 있다. 각 비트선은 기입 및 읽어내기용의 래치 회로에 접속되어 있다. 로우 방향으로 배치된 모든 셀 또는 반수의 셀(예를 들면 2∼4kB의 셀)에 대해 일괄하여 기입, 또는 읽어내기 동작이 행해진다. 소거 동작에서는, 메모리 셀의 임계값 전압이 마이너스로 되고, 기입 동작에 의해, 메모리 셀 내에 전자를 주입함으로써, 임계값 전압이 플러스로 설정된다(예를 들면 일본 특허 공개 제2004- 192789호 공보 참조).

NAND형 플래시 메모리는, 복수의 메모리 셀이 직렬 접속되어 있기 때문에, 읽어내기 동작 시에서, 비선택 셀을 온 상태로 할 필요가 있어, 임계값 전압보다 높은 읽어내기 전압(Vread)이 셀의 게이트에 인가된다. 이 때문에, 기입 동작에서의 임계값 전압은 Vread를 초과하면 안되어, 기입 시퀀스에서, 비트마다 프로그램, 프로그램 베리파이 리드를 반복하여 행하여, Vread를 초과하지 않도록 임계값 분포를 억제할 필요가 있다. 따라서, 기입 스피드가 느려진다.

또한, 대용량을 기억하기 위해, 1셀에 2비트 이상 기억하는 다치 메모리가 개발되어 있다. 예를 들면 1셀에 2비트를 기억하는 경우, 4개의 임계값 분포를 설정할 필요가 있어, 1셀에 1비트를 기억하는 메모리에 비해, 1개당의 임계값 분포를 좁게 기입할 필요가 있다. 이 때문에, 1비트를 기억하는 메모리에 비해 기입 스피드가 느려진다.

따라서, 전체적으로 높은 레벨로 기입하는 것으로 하면, 임계값 전압 범위를 크게 취하는 것이 가능하게 되어, 기입의 고속화 및 대부분의 임계값 레벨을 설정하는 것이 가능하게 된다. 그러나, 높은 기입 전압이 필요하게 되므로, 더욱 높은 기입 전압에 견딜 수 있는 트랜지스터가 필요하게 된다. 또한, 이 높은 전압을 발생시키기 위해, 주변 회로에 매우 큰 승압 회로가 필요하게 된다고 하는 문제가 있었다. 따라서, 기입 전압을 저하할 수 있어, 트랜지스터의 내압을 내리는 것이 가 능한 반도체 기억 장치가 요망되고 있다.

본 발명의 제1 양태에 따르면, 반도체 기억 장치는, 워드선 및 비트선에 접속되고, n치(n은 2 이상의 자연수) 중의 1치를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와, 입력 데이터에 따라서 상기 워드선, 비트선의 전압을 제어하는 제어 회로를 포함하고, 상기 제어 회로는 기입 동작 시, 선택 셀의 워드선에 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급한 후, 상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 한다.

본 발명의 제2 양태에 따르면, 반도체 기억 시스템은, 워드선 및 비트선에 접속되고, n치(n은 2 이상의 자연수) 중의 1치를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와, 입력 데이터에 따라서 상기 워드선, 비트선의 전압을 제어하는 제어 회로를 포함하고, 상기 제어 회로는 기입 동작 시, 선택 셀의 워드선에 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급한 후, 상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 한다.

본 발명에 제3 양태에 따르면, 반도체 기억 장치의 기입 방법은, 선택 셀의 워드선에 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 한다.

이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 설명한다.

<제1 실시 형태>

도 1은, 메모리 셀에 2치(1비트), 또는 4치(2비트)를 기억하는 NAND형 플래시 메모리의 구성을 도시하고 있다.

메모리 셀 어레이(1)는, 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트선 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 읽어내거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 읽어내어진 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통하여 데이터 입출력 단자(5)로부터 외부에 출력된다. 데이터 입출력 단자(5)는 메모리 칩 외부의 도시하지 않은 호스트에 접속된다. 이 호스트는 예를 들면 마이크로컴퓨터에 의해 구성되고, 상기 데이터 입출력 단자(5)로부터 출력된 데이터를 받는다. 또한, 호스트는 NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD 및 데이터 DT를 출력한다. 호스트로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는 데이터 입출력 버퍼(4)를 통하여, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다.

워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 읽어내기, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고, 호스트로부터 제어 신호 입력 단자(8)를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블)에 의해 제어된다.

상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신 호 및 제어 전압 발생 회로(7)는 기입 회로 및 읽어내기 회로를 구성하고 있다.

도 2는, 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 나타내고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 1개의 NAND 셀은, 예를 들면 직렬 접속된 예를 들면 64개의 EEPROM으로 이루어지는 메모리 셀 MC와, 2개의 더미 셀 DCS, DCD와, 선택 게이트 S1, S2에 의해 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0∼WL63에 공통 접속되어 있다. 더미 셀 DCS, DCD의 게이트는 더미 워드선 WLDS, WLDD에 각각 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되고, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는, 한 쌍의 비트선(BL0e, BL0o), (BL1e, BL1o) … (BLie, BLio), (BLne, BLno)가 접속되어 있다.

메모리 셀 어레이(1)는, 파선으로 나타낸 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은, 복수의 NAND 셀에 의해 구성되고, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대해서 동시에 행해진다.

또한, 비트선의 1개 걸러 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸여진 범위의 메모리 셀)은, 1섹터를 구성한다. 이 섹터마다 데이터가 기입되고, 읽어내어진다. 즉, 로우 방향으로 배치된 복수의 메모리 셀 중 반수의 메모리 셀이 대응하는 비트선에 접속된다. 이 때문에, 로우 방향으로 배치된 복수의 메모리 셀의 반수씩에 대해 기입 또는 읽어내기 동작이 실행된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작 시에서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1, …, YAi, …, YAn)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택되고, 파선으로 나타내는, 2페이지가 선택된다. 이 2페이지의 절환은 어드레스에 의해 행해진다.

도 3은, 도 1에 도시한 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 나타내고 있다. 도 2에 도시한 구성의 경우, 데이터 기억 회로(10)에 2개의 비트선(BLie, BLio)이 접속되어 있었다. 이에 대해, 도 3에 도시한 구성의 경우, 각 비트선에 데이터 기억 회로(10)가 접속되고, 로우 방향으로 배치된 복수의 메모리 셀은, 모두 대응하는 비트선에 접속된다. 이 때문에, 로우 방향으로 배치된 모든 메모리 셀에 대해 기입 또는 읽어내기 동작을 행할 수 있다.

또한, 이하의 설명은, 도 2에 도시한 구성 및 도 3에 도시한 구성 모두에 적용하는 것이 가능하지만, 도 3을 사용하는 경우에 대해서 설명한다.

도 4a, 도 4b는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 4a는 메모리 셀을 도시하고 있다. 기판(51)(후술하는 P형 웰 영역(55))에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4b는 선택 게이트를 도시하고 있다. P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 5는, NAND형 플래시 메모리의 단면도를 도시하고 있다. 예를 들면 P형 반도체 기판(51) 내에는, N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N 채널 트랜지스터 LVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P채널 트랜지스터 LVPTr, 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는 예를 들면 워드선 구동 회로 등을 구성하는 고전압 P채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은 저전압 트랜지스터 LVNTr, LVPTr에 비해 예를 들면 두꺼운 게이트 절연막을 갖고 있다.

도 6은, 도 5에 도시한 각 영역에 공급되는 전압의 예를 나타내고 있다. 소거, 프로그램, 리드에서, 각 영역에 도 6에 도시한 바와 같은 전압이 공급된다. 여기서, Vera는 데이터의 소거 시에 기판에 인가되는 전압, Vss는 접지 전압, Vdd는 전원 전압, VpgmH는 데이터의 기입 시에 워드선에 공급되는 전압 Vpgm+Vth, VpassH는 데이터의 기입 시, 비선택 셀의 워드선의 공급되는 전압 Vpass+Vth, VreadH는 데이터의 읽어내기 시에 워드선에 공급되는 전압 Vread+Vth이다.

도 7은, 도 3에 도시한 데이터 기억 회로(10)의 일례를 나타내는 회로도이다.

이 데이터 기억 회로(10)는, 예를 들면 2비트, 4치의 데이터를 기입하고, 읽어내는 경우를 도시하고 있고, 프라이머리 데이터 캐시(PDC), 세컨더리 데이터 캐시(SDC), 다이내믹 데이터 캐시(DDC0, DDC1), 템포러리 데이터 캐시(TDC)를 갖고 있다. SDC, PDC, DDC0, DDC1은 기입 시에 입력 데이터를 유지하고, 읽어내기 시에 읽어내기 데이터를 유지하고, 베리파이 시에 일시적으로 데이터를 유지하고, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다. TDC는 데이터의 읽어내기 시에 비트선의 데이터를 증폭하고, 일시적으로 유지함과 함께, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다.

SDC는, 스태틱 래치 회로를 구성하는 클럭드 인버터 회로(61a, 61b) 및 트랜지스터(61c, 61d)에 의해 구성되어 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과, 클럭드 인버터 회로(61b)의 입력단 사이에 접속되어 있다. 이 트랜지스터(61c)의 게이트에는 신호 EQ2가 공급되어 있다. 트랜지스터(61d)는 클럭드 인버터 회로(61a)의 출력단과 접지 사이에 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 신호 PRST가 공급되어 있다. SDC의 노드 N2a는 컬럼 선택 트랜지스터(61e)를 통하여 입출력 데이터선 IO에 접속되고, 노드 N2b는 컬럼 선택 트랜지스터(61f)를 통하여 입출력 데이터선 IOn에 접속된다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호 CSLi가 공급되어 있다. SDC의 노드 N2a는 트랜지스터(61g, 61h)를 통하여 PDC의 노드 N1a에 접속되어 있다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급되고, 트랜지스터(61h)의 게이트에는 신호 BLC1이 공급되어 있다.

PDC는, 스태틱 래치 회로를 구성하는 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단의 상호간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호 EQ1이 공급되어 있다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트에 접속되어 있다. 이 트랜지스터(61l)의 전류 통로의 일단은 트랜지스터(61m)를 통하여 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호 CHK1이 공급되어 있다. 또한, 트랜지스터(61l)의 전류 통로의 타단은 트랜스퍼 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61n)의 게이트에는 신호 CHK2n이 공급되어 있다. 또한, 트랜지스터(61o)의 게이트는 노드 N2a에 접속되어 있다. 트랜지스터(61n, 61o)의 전류 통로의 타단은 신호선 COMi에 접속되어 있다. 이 신호선 COMi는 전체 데이터 기억 회로(10)에 공통으로 접속되고, 이 신호선 COMi의 레벨에 의해, 전체 데이터 기억 회로(10)의 베리파이가 완료되었는지의 여부를 판정할 수 있다. 즉, 후술하는 바와 같이, 베리파이가 완료되면, PDC의 노드 N1b가 로우 레벨(노드 N1a가 하이 레벨)로 된다. 이 상태에서, 신호 CHK1, CHK2n을 하이 레벨로 하면 베리파이가 완료되어 있는 경우, 신호 COMi가 하이 레벨로 된다.

또한, 상기 TDC는, 예를 들면 MOS 캐패시터(61p)에 의해 구성되어 있다. 이 캐패시터(61p)는, 일단이 상기 트랜지스터(61g, 61h)의 접속 노드 N3에 접속되고, 타단은 접지되어 있다. 또한, 접속 노드 N3에는 트랜지스터(61q0∼61q1)를 통하여 DDC0, DDC1이 접속된다. 상기 트랜지스터(61q0, 61q1)의 게이트에는 신호 REG0, REG1이 각각 공급되어 있다.

다이내믹 래치 회로를 구성하는 DDC0, DDC1은 트랜지스터(61r0, 61r1)에 의해 구성되어 있다. 트랜지스터(61r0, 61r1)의 전류 통로의 일단에는 신호 VPRE가 공급되고, 타단은 상기 트랜지스터(61q0, 61q1)의 전류 통로에 각각 접속되어 있다. 이 트랜지스터(61r0, 61r1)의 게이트는 트랜지스터(61s0, 61s1)를 통하여 상기 PDC의 노드 N1a에 각각 접속되어 있다. 이 트랜지스터(61s0, 61s1)의 게이트에는 신호 DTG0, DTG1이 각각 공급되어 있다.

또한, 상기 접속 노드 N3에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호 VPRE가 공급되고, 게이트에는 BLPRE가 공급되어 있다. 상기 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급되어 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통하여 비트선 BLo/e의 일단에 접속되어 있다.

또한, 도 2에 도시한 데이터 기억 회로의 경우, 트랜지스터(61t)와 홀수, 짝수의 비트선 BLo, BLe 사이의 구성이, 도 7에 도시한 바와 같이 변형된다. 이 경우, 트랜지스터(61t)와 홀수, 짝수의 비트선 BLo, BLe 사이에 트랜지스터(61w, 61x)가 접속된다. 트랜지스터(61w, 61x)의 게이트에는 신호 BLSo, BLSe가 각각 공급되어 있다. 비트선 BLo와 트랜지스터(61w)의 접속 노드에 트랜지스터(61y)의 전 류 통로의 일단이 접속되고, 비트선 BLe와 트랜지스터(61x)의 접속 노드에 트랜지스터(61z)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61y, 61z)의 게이트에는 신호 BIASo, BIASe가 공급되고, 트랜지스터(61y, 61z)의 타단에는 신호 BLCRL이 공급되어 있다. 이 때문에, 비트선 BLo, BLe의 일단에는 트랜지스터(61y, 61z)를 통하여 신호 BLCRL이 공급된다. 신호 BLCRL은 리드 및 프로그램 시에, 비선택 비트선에 공급하는 전압이다.

또한, 이후 PDC의 데이터는 노드 N1a의 전위, SDC의 데이터는 노드 N2a의 전위, TDC의 데이터는 노드 N3의 전위로 한다. DDC0, DDC1의 데이터는 트랜지스터(61r0, 61r1)의 게이트의 전위로 한다.

상기 각 신호 및 전압은, 도 1에 도시한 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 데이터의 기입, 베리파이, 읽어내기 동작이 제어된다.

도 8은, 도 1에 도시한 워드선 제어 회로(6)에 포함되는 로우 선택 회로와 워드선 구동 회로의 예를 나타내고 있다. 도 2, 도 3에 도시한 각 블록에 대응하여 로우 선택 회로(81)가 각각 배치되어 있다. 각 로우 선택 회로(81)는, 예를 들면 복수의 N채널 MOS 트랜지스터에 의해 구성된 복수의 트랜스퍼 게이트(82)를 갖고 있다. 이들 트랜스퍼 게이트(82)의 게이트 전극 TG는 공통 접속되어 있다.

각 블록의 워드선 WL0∼WL63, 더미 워드선 WLDS, WLDD, 셀렉트선 SGS, SGD는, 대응하는 로우 선택 회로(81)를 구성하는 트랜스퍼 게이트(82)의 전류 통로의 일단에 각각 접속되어 있다. 이들 트랜스퍼 게이트(82)의 타단은 각각, 워드 선(WL0∼WL63) 구동 회로(71-0∼71-63), 더미 워드선(WLDS, WLDD) 구동 회로(72-0, 72-1), 셀렉트선(SGS, SGD) 구동 회로(73-0, 73-1)에 접속되어 있다. 이들 워드선 구동 회로(71-0∼71-63), 더미 워드선 구동 회로(72-0, 72-1), 셀렉트선 구동 회로(73-0, 73-1)는, 예를 들면 상기 제어 신호 및 제어 전압 발생 회로(7)에 설치되고, 기입 동작(프로그램), 베리파이 동작, 읽어내기(리드) 동작, 소거 동작 시에 소정의 전압을 발생한다.

도 9a, 도 9b, 도 9c는, 메모리 셀의 데이터와 임계값의 관계를 도시하고 있다. 도 9c에 도시한 바와 같이, 소거 동작을 행하면 메모리 셀의 데이터는 "0"으로 된다. 도 9a에 도시한 바와 같이, 1개의 셀에 1비트를 기억하는 2치의 경우, 기입 동작에 의해, 메모리 셀의 데이터는 데이터 "0"과 "1"로 된다. 1개의 셀에 2비트를 기억하는 4치의 경우, 제1 페이지의 기입으로, 도 9a에 도시한 바와 같이, 1비트의 데이터가 기입되고, 메모리 셀의 데이터는 데이터 "0", "1"로 되고, 제2 페이지의 기입으로, 도 9b에 도시한 바와 같이, 또 다른 1비트의 데이터가 기입되고, 메모리 셀의 데이터는 "0", "2", "3", "4"로 된다.

(읽어내기 동작)

도 9a에 도시한 1개의 셀에 1비트를 기억하는 2치의 경우, 메모리 셀의 데이터는 데이터 "0" 또는 "1"로서 존재한다. 이 때문에, 이들 데이터의 임계값 전압의 중간의 레벨 "a"로 읽어내기 동작을 행함으로써, 이들 데이터를 읽어낼 수 있다.

또한, 도 9b에 도시한 1개의 셀에 2비트를 기억하는 4치의 경우, 메모리 셀 의 데이터는 데이터 "0", "2", "3", "4"로 존재한다. 이 때문에, 데이터 "0"과 "2"의 중간의 레벨 "b", 데이터 "2"와 "3"의 중간의 레벨 "c", 데이터 "3"과 "4"의 중간의 레벨 "d"로 읽어내기 동작을 행함으로써, 이들 데이터를 읽어낼 수 있다.

도 10은 읽어내기 및 베리파이 읽어내기의 동작 파형을 나타내고 있다. 도 10을 참조하여 읽어내기 동작에 대해서 설명한다.

우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선을, 0V로 한다.

선택된 블록의 트랜스퍼 게이트(82)의 게이트 전극 GT에 VreadH(Vread+Vth)가 공급된다. 또한, 워드선 구동 회로(71-0∼71-63)로부터, 선택 워드선에 읽어내기 시의 전압 "a", "b", "c", "d"(예를 들면 "a"= "b"=0V) 중 어느 하나가 공급된다. 이와 동시에, 선택 블록의 비선택 워드선에 Vread, 선택 블록의 셀렉트선 SGD에 Vsg(Vdd+Vth), 셀렉트선 SGS에 Vss가 공급된다. 또한, 도 7에 도시한 데이터 기억 회로(10)의 신호 VPRE에 Vdd(예를 들면 2.5V)가 공급되고, 신호 BLPRE에 Vsg(Vdd+Vth)가 공급되고, 신호 BLCLAMP에 예를 들면 (0.6V+Vth)의 전압이 일단 공급된다. 이에 의해, 비트선이 예를 들면 0.6V로 프리차지된다.

다음으로, 메모리 셀의 소스측의 셀렉트선 SGS가 Vsg(Vdd+Vth)로 설정된다. 메모리 셀의 임계값 전압이 "a", "b", "c", "d"(예를 들면 "a"= "b"=0V) 중 어느 하나보다 높을 때, 그 셀은 오프한다. 이 때문에, 비트선은 하이 레벨(예를 들면 0.6V) 상태 그대로이다. 또한, 메모리 셀의 임계값 전압이 "b", "c", "d"(예를 들면b=0V) 중 어느 하나보다 낮은 경우, 셀은 온한다. 이 때문에, 비트선은 방전되어, 소스와 동전위, 즉 Vss로 된다.

이후, 도 7에 도시한 데이터 기억 회로(10)의 신호 BLPRE를 일단 Vsg(Vdd+Vth)로 하여, TDC의 노드 N3이 Vdd로 프리차지되고, 신호 BLCLAMP가, 예를 들면 (0.45V+Vth)로 된다. TDC의 노드 N3은 비트선의 전압이 0.45V보다 낮은 경우, 로우 레벨로 되고, 비트선의 전압이 0.45V보다 높은 경우, 하이 레벨의 상태 그대로로 된다. 여기서, 신호 BLC1을 Vsg(Vdd+Vth)로 하여, TDC의 전위가 PDC에 읽어들여진다. 따라서, 메모리 셀의 임계값 전압이, "a", "b", "c", "d"의 레벨보다 낮은 경우, PDC는 로우 레벨로 되고, 높은 경우, PDC는 하이 레벨로 된다.

도 3에 도시한 바와 같이, 로우 방향으로 나열한 전체수의 셀을 일괄하여 읽어내는 경우, 선택 블록의 셀렉트선 SGS는 선택 블록의 셀렉트선 SGD와 동시에 하이 레벨로 된다. 이 때문에, 비트선이 충전된 후, 셀이 온 상태인 경우, 비트선을 방전시키고, 셀이 오프 상태인 경우, 비트선을 충전 상태로 유지한다.

상기한 바와 같이, 비트선의 레벨은 TDC를 통하여 PDC에 읽어들여진다. 이 때문에, 온 상태의 셀의 수가 많은 경우, 신호 VPRE로부터 소스에 대전류가 흐른다. 따라서, 소스의 전위가 떠 있게 된다고 하는 문제가 있다. 이를 억제하기 위해, 복수회의 읽어내기 동작을 행한다. 우선, 온하는 셀, 즉 소스가 떠 있어도 전류가 흐르는 셀은 읽어내기 결과를 로우 레벨로 하여, 차회부터 비트선은 충전하지 않고, 1회째의 읽어내기에서 로우 레벨로 읽어내어진 셀에 대해, 다시 읽어내기를 행한다.

(프로그램 및 프로그램 베리파이)

(프로그램)

도 11은 프로그램 동작의 파형을 나타내고, 도 12는 제1 페이지의 프로그램 동작을 나타내고, 도 13은 제2 페이지의 프로그램 동작을 나타내고 있다. 도 11 내지 도 13을 참조하여 프로그램 동작에 대해서 설명한다.

프로그램 동작은, 우선 어드레스를 지정하고, 도 3에서 도시한 2페이지가 선택된다. 본 메모리는, 이 2페이지 중, 제1 페이지, 제2 페이지의 순서로만, 프로그램할 수 있다. 따라서, 처음에 어드레스로 제1 페이지를 선택한다.

(제1 페이지 프로그램)

기입 데이터를 외부로부터 입력하고, 모든 데이터 기억 회로(10) 내의 SDC에 기억한다(S11). 기입 커맨드가 입력되면, 모든 데이터 기억 회로(10) 내의 SDC의 데이터가 PDC에 전송된다(S12). 외부로부터 데이터 "1"(기입을 행하지 않음)이 입력되면, PDC의 노드 N1a는 하이 레벨로 되고, 데이터 "0"(기입을 행함)이 입력되면 로우 레벨로 된다.

(프로그램 동작(S13))

도 7에 도시한 데이터 기억 회로(10)의 신호 BLC1, BLCLAMP, BLS를 Vsg(Vdd+Vth)로 설정하면, PDC에 데이터 "1"(기입을 행하지 않음)이 기억되어 있을 때, 비트선이 Vdd로 되고, 데이터 "0"(기입을 행함)이 기억되어 있을 때, 비트선이 Vss로 된다. 또한, 도 2의 경우는 선택된 워드선에 접속되고, 비선택 페이지의 셀(비트선이 비선택임)은 기입되어서는 안되므로, 이들 셀에 접속되어 있는 비트선도 Vdd로 설정한다.

한편, 도 8에 도시한 로우 선택 회로(81)와 각 구동 회로(71-0∼71-63, 72- 0, 72-1, 73-0, 73-1)에서, 우선 선택된 블록에 대응하는 로우 선택 회로(81)를 구성하는 트랜스퍼 게이트(82)의 게이트 전극 TG에 VpgmH_L(=Vpgm_L+Vth)이 공급된다. Vpgm_L(예를 들면 15V)은 기입 전압 Vpgm(예를 들면 20V)보다 낮은 전압이다.

다음으로, SGD 구동 회로(73-1)로부터 선택된 블록의 셀렉트선 SGD에 Vsgd가 공급되고, 선택 워드선에 Vpgm_L이 공급되고, 비선택 워드선에 Vpass_L(예를 들면 5V)이 공급된다. Vpass_L은 Vpass(예를 들면 10V)보다 낮은 전압이다.

다음으로, 선택 블록에 대응하는 트랜스퍼 게이트(82)의 게이트 전극 TG에 공급되는 전압을 VpgmH_L(Vpgm_L+Vth)로부터 VpassH(Vpass+Vth)로 저하시킨다. 그러면, 선택 워드선은 플로팅 상태로 된다. 이 후, 비선택 워드선의 전위를 Vpass_L로부터 Vpass로 올린다. 그러면, 선택 워드선의 전위는, 도 11에 파선으로 나타낸 바와 같이, 인접하는 비선택 워드선과의 커플링에 의해, 기입 전압 Vpgm으로 상승한다. 이 상태에서, 비트선의 전위가 Vss로 되어 있는 경우, 셀의 채널 전위도 Vss이며, 워드선이 Vpgm이므로, 그 셀이 프로그램된다.

한편, 비트선의 전위가 Vdd로 되어 있는 경우, SGD가 Vdd보다 낮은 전압이므로, 선택 게이트 S2가 오프로 되어 있다. 여기서, 비선택 워드선이 Vpass, 선택 워드선이 Vpgm으로 되므로, 커플링에 의해 셀의 채널 전위는, 예를 들면 Vpgm/2로 된다. 이 때문에, 그 셀은 프로그램되지 않는다.

이와 같이, 트랜스퍼 게이트(82) 및 워드선의 전위를 제어함으로써, 워드선에 기입 전압 Vpgm보다 낮은 Vpgm_L을 공급하고, 인접 워드선과의 커플링에 의해, 선택 워드선의 전위를 Vpgm으로 인상하여 프로그램하고 있다. 이 때문에, 칩 내에 서, 기입 전압 Vpgm을 발생시킬 필요가 없어, 승압 회로의 회로 규모를 삭감할 수 있다. 게다가, 주변 회로를 구성하는 트랜지스터의 내압을 내리는 것이 가능하다.

(프로그램 베리파이(S14))

2치의 경우, 또는 4치의 제1 페이지 경우의 프로그램 베리파이에서는, 도 9a에 도시한 베리파이 레벨 "a"를 이용하여 프로그램 베리파이 동작이 행해진다(S14). 우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선의 전위가 Vss로 설정된다. 이 후, 선택 워드선에 베리파이 전압(읽어내기 시의 전압(a=0V)보다 약간 높은 전압(a'=0.5V))이 공급되어, 메모리 셀의 임계값 전압이 읽어내어진다. 프로그램 베리파이 동작은, 전술한 리드 동작과 거의 마찬가지이기 때문에, 구체적인 설명은 생략한다.

프로그램 베리파이의 결과, 메모리 셀의 임계값 전압이 베리파이 레벨 "a'"에 도달한 경우, 도 7에 도시한 PDC는 하이 레벨(데이터 "1")로 되고, 베리파이 레벨 "a'"에 도달하지 않은 경우, PDC는 로우 레벨(데이터 "0")로 된다(S15). PDC가 로우 레벨인 경우, 선택 워드선에 공급되는 전압 Vpgm_L을 조금 올려, 다시 프로그램 동작이 실행된다(S15, S16, S13).

프로그램 및 프로그램 베리파이는, 모든 데이터 기억 회로(10)의 PDC의 데이터가 "1"로 될 때까지 반복된다(S15∼S13). 모든 데이터 기억 회로(10)의 PDC의 데이터가 "1" 로 되면, 제2 페이지가 프로그램된다.

(스텝 업(S16))

본 실시 형태의 경우, 프로그램 루프의 최초는, 기입 메모리 셀의 수가 많 다. 이 때문에, 셀의 채널이 Vss로 되어 있는 셀이 많다. 그러나, 프로그램 루프의 종반에 근접함에 따라, 비기입 셀의 수가 많아지고, 기입 셀의 수가 적어진다. 이 때문에, 셀의 채널이 부스트되는 셀이 많아진다. 채널이 부스트되는 셀이 많아지면, 커플링에 의해 올라가는 선택 워드선의 전위는 높아진다. 이 상황은, 프로그램의 루프 횟수가 진행됨과 함께 인접 워드선의 커플링에 의해 선택 워드선의 Vpgm이 상승하기 때문에, 본 실시 형태의 프로그램 동작에 있어서 형편이 알맞다.

또한, 기입 페이지 내의, "1"(비기입)과 "0"(기입)의 데이터의 수에 의해, 커플링에 의해 올라가는 선택 워드선의 전위가 변하게 되는 경우가 생각된다. 그러나, 최근, 칩 내 또는 칩 외에 설치된 컨트롤러에 의해, 1페이지의 기입 데이터에서의 데이터 "1"과 데이터 "0"의 수가 거의 균일하게 되도록 제어되고 있다. 이 때문에, 1페이지 내의 데이터 "1"과 데이터 "0"의 수의 비율에 기인하는 선택 워드선의 전위의 변화의 문제는 적다.

물론, 기입 전압 Vpgm에 따라서, Vpgm_L 및 Vpass_L의 전위를 보정하는 것도 가능하다. 또한, 기입 페이지 내의 기입 데이터 "1"과 데이터 "0"의 수에 따라서, Vpgm_L 및 Vpass_L의 전위를 보정하는 것도 가능하다.

(제2 페이지 프로그램)

도 13에 도시한 4치의 제2 페이지 프로그램에서, 어드레스에 의해 제2 페이지가 선택되고, 제2 페이지의 데이터가 SDC에 로드된다(S21). 제2 페이지 프로그램에서는, 제1 페이지 프로그램에 의해, 메모리 셀에 기입이 행하여졌는지의 여부를 조사할 필요가 있다. 이 때문에, 읽어내기 레벨 "a"를 이용하여 메모리 셀의 데이터가 읽어내어진다(S22). 읽어내어진 데이터는 PDC에 유지된다. 이 후, DDC0, DDC1, TDC를 이용하여, SDC에 로드된 기입 데이터와, PDC에 읽어내어진 데이터가 조작되어, PDC에 데이터가 설정된다(S23). 예를 들면 제1 페이지의 데이터가 "1"이고 제2 페이지의 데이터가 "1"인 경우, PDC에 데이터 "1"이 설정된다. 제1 페이지의 데이터가 "1"이고 제2 페이지의 데이터가 "0"인 경우, PDC에 데이터 "0"이 설정된다. 제1 페이지의 데이터가 "0"이고 제2 페이지의 데이터가 "0"인 경우, PDC에 데이터 "1"이 설정된다. 제1 페이지의 데이터가 "0"이고 제2 페이지의 데이터가 "1"인 경우, PDC에 데이터 "0"이 설정된다.

이 후, 프로그램 동작이 행해진다(S24). 제2 페이지의 프로그램 동작은 제1 페이지의 프로그램과 마찬가지이며, 선택 워드선의 전위가 인접하는 워드선의 전위에 의해 커플링에 의해 상승된다.

다음으로, 베리파이 레벨 "b'", "c'", "d'"를 이용하여 프로그램 베리파이(S25, S26, S27)가 행해진다. 베리파이의 결과, 모든 PDC가 하이 레벨이 아닌 경우, 선택 워드선에 공급되는 전압 Vpgm_L을 조금 올려, 다시 프로그램 동작이 실행된다(S28, S16, S24). 이 동작이, 모든 PDC가 하이 레벨로 될 때까지 반복된다.

(소거 동작)

소거 동작은, 도 3의 점선으로 나타내는 블록 단위로 행해진다. 소거 후, 셀의 임계값은, 도 9c에 도시한 바와 같이, 메모리 셀의 데이터 "0"으로 된다.

또한, 본 실시 형태에서, 선택 게이트 S1, S2에 인접하는 셀은, 더미 셀 DCS, DCD로서 데이터를 기입하고 있지 않다. 이 이유는, 선택 게이트 S1, S2에 인 접하는 셀은, 기입 시에, 선택 게이트 S1, S2와 반대측의 1개의 메모리 셀만 비선택 워드선으로 된다. 이 때문에, 다른 메모리 셀에 비해 비선택 워드선을 VpassL로부터 Vpass로 올렸을 때, 커플링에 의해 VpgmL로부터 Vpgm으로 상승하는 전압이 충분하지 않다. 또한, 선택 게이트에 인접하는 메모리 셀은, 최근 미세화에 의해, 소자 특성이 나쁜 경우가 많다. 이 메모리 셀에 대해, 특별히 Vpgm_L 및 Vpass_L의 전위를 보정하는 것, 또는 선택 게이트의 전압을 미리 내려 두고, 비선택 워드선의 전압을 Vpass_L로부터 Vpass로 올리는 타이밍에서 올림으로써, 이 메모리 셀을 통상의 메모리 셀로서 사용하는 것도 가능하다. 그러나, 기입 속도의 저하나 복잡한 제어를 필요로 하기 때문에, 더미 셀로 하고 있다.

또한, 상기 실시 형태에서, 선택 블록 내의 모든 비선택 워드선을 일단 약간 낮은 Vpass_L로 설정한 후, Vpass로 올렸다. 그러나, 이에 한정되지 않고, 선택 워드선에 인접하는 비선택 워드선만을 일단 약간 낮은 Vpass_L로 설정한 후, Vpass로 올리고, 다른 비선택 워드선은, 일정한 전압으로 설정하는 것도 가능하다.

또한, 항상, 선택 블록 내의 선택 워드선의 편측의 비선택 워드선만, 일단 약간 낮은 Vpass_L로 한 후 Vpass로 하여도 된다.

상기 실시 형태에 따르면, 선택 워드선에 기입 전압 Vpgm보다 낮은 Vpgm_L을 공급하고, 비선택 워드선에 Vpass보다 낮은 Vpass_L을 공급한 후, 트랜스퍼 게이트(82)를 VpgmH_L로부터 VpassH로 내려 선택 워드선을 플로팅 상태로 하고, 이 후 비선택 워드선의 전위를 Vpass_L로부터 Vpass로 올리고, 선택 워드선과 비선택 워드선 사이의 커플링을 이용하여 선택 워드선의 전위를 Vpgm_L로부터 기입 전압 Vpgm으로 하고 있다. 이 때문에, 칩 내에서, 기입 전압 Vpgm을 발생할 필요가 없으며, Vpgm보다 낮은 Vpgm_L을 발생하면 된다. 따라서, 칩 내의 최고 전압을 내릴 수 있기 때문에, 승압 회로의 회로 규모를 삭감할 수 있음과 함께, 주변 회로를 구성하는 트랜지스터의 내압을 내리는 것이 가능하다.

즉, 종래의 프로그램 동작의 경우, 선택 워드선에 Vpgm(=예를 들면 20V), 비선택 워드선에 Vpass(=예를 들면 10V)를 공급할 필요가 있었다. 게다가, 선택 워드선에 Vpgm을 공급하기 위해, 트랜스퍼 게이트의 게이트 전극에 Vpgm보다 높은 VpgmH(=Vpgm+Vth)를 공급할 필요가 있었다. 이 때문에, 칩 내에 Vpgm, VpgmH를 발생하는 큰 회로 규모의 승압 회로를 필요로 하고, 트랜지스터도 Vpgm, VpgmH에 견딜 수 있는 내압이 필요하였다. 그러나, 본 실시 형태의 경우, 전술한 바와 같이 승압 회로를 소형화할 수 있고, 트랜지스터의 내압을 저하할 수 있다고 하는 우수한 효과를 얻을 수 있다.

또한, 선택 블록에 대응하는 트랜스퍼 게이트(82)의 게이트 전극 TG에 공급되는 전압을 VpgmH_L(Vpgm_L+Vth)로부터 VpassH(Vpass+Vth)로 저하시켰지만, VpassH(Vpass+Vth)로 저하시키지 않고, VpgmH_L(Vpgm_L+Vth)의 상태 그대로 하는 것도 가능하다.

또한, 도 12에 도시한 스텝 S15 및 도 13에 도시한 스텝 S28에서, 모든 데이터 기억 회로(10)의 PDC의 데이터가 "1"로 될 때까지, 프로그램 동작을 반복하였지만, 이에 한정되는 것은 아니다. 예를 들면 복수의 데이터 기억 회로(10)의 PDC에서의 데이터 "1"의 수가 규정값에 도달한 상태에서, 프로그램 동작을 종료시키는 것도 가능하다. 즉, 현재, 에러 정정 기술을 이용함으로써, 다소의 에러를 수정할 수 있다. 따라서, 프로그램 동작이 종료되어 있지 않은 셀이 있어도, 그 수가 에러 정정 가능한 규정수의 범위 내이면, 프로그램이 정상적으로 종료된 것으로 간주할 수 있다. 이와 같은 구성으로 함으로써, 1페이지 내의 비트수가 증가된 경우에서도 프로그램 동작을 고속화하는 것이 가능하다.

<제2 실시 형태>

통상적으로, 칩의 출하 전의 테스트는, 전체 셀에 대해 기입 동작이 행해진다. 이 테스트는, 테스트 시간을 단축시키기 위해, 전체 워드선에 Vpgm을 공급하여 행해진다. 그러나, 제1 실시 형태에서 설명한 바와 같이, 본 발명의 경우, 선택 워드선의 전위는 비선택 워드선을 Vpass_L로부터 Vpass로 올릴 때의 커플링을 이용하여, 선택 워드선의 전위를 Vpgm_L로부터 Vpgm으로 올리고 있다. 이 때문에, 전체 워드선을 테스트하기 위해 시간을 요하게 된다.

따라서, 제2 실시 형태는, 전체 워드선을 Vpgm으로 하여 테스트하는 경우, 예를 들면 홀수번째의 워드선을 선택 워드선으로 하고, 짝수번째의 워드선을 비선택 워드선으로 하여 비선택 워드선을 Vpass_L로부터 Vpass로 올리고, 선택 워드선의 전위를 커플링에 의해 상승시키고, 이 후 짝수번째의 워드선을 선택 워드선으로 하고, 홀수번째의 워드선을 비선택 워드선으로 하여 비선택 워드선을 Vpass_L로부터 Vpass로 올리고, 선택 워드선의 전위를 커플링에 의해 상승시킨다. 이와 같이 제어함으로써, 테스트 시간을 단축시키는 것이 가능하다.

당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 이루어질 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 사상 또는 범주로부터 벗어나지 않고 다양한 변경들이 이루어질 수 있다.

도 1은 제1 실시 형태에 따른 반도체 기억 장치의 개략 구성도.

도 2는 메모리 셀 어레이의 구성의 일례를 나타내는 회로도.

도 3은 메모리 셀 어레이의 구성의 다른 예를 나타내는 회로도.

도 4a, 도 4b는 메모리 셀 및 선택 트랜지스터를 도시하는 단면도.

도 5는 NAND형 플래시 메모리를 도시하는 단면도.

도 6은 도 5에 도시한 각 영역에 공급되는 전압의 예를 나타내는 도면.

도 7은 도 2, 도 3에 도시한 데이터 기억 회로의 일례를 나타내는 회로도.

도 8은 로우 선택 회로와 각 구동 회로의 구성예를 나타내는 회로도.

도 9a, 도 9b, 도 9c는 기입 및 소거 동작에 수반하는 메모리 셀의 임계값 전압 분포를 도시하는 도면.

도 10은 읽어내기 및 베리파이 리드의 동작을 도시하는 파형도.

도 11은 제1 실시 형태에 따른 기입 동작을 도시하는 파형도.

도 12는 제1 페이지의 기입 동작을 나타내는 플로우차트.

도 13은 제2 페이지의 기입 동작을 나타내는 플로우차트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이터 입출력 버퍼

5 : 데이터 입출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 구동 발생 회로

8 : 제어 신호 입력 단자

10 : 데이터 기억 회로

42, 47 : n형 확산층

43, 48 : 게이트 절연막

44 : 부유 게이트

45 : 절연막

46, 49 : 제어 게이트

51 : 기판

52, 53, 54 : n형 웰 영역

55, 56 : P형 웰 영역

Claims

워드선 및 비트선에 접속되고, n치(n은 2 이상의 자연수) 중의 1치를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와,

입력 데이터에 따라서 상기 워드선, 비트선의 전압을 제어하는 제어 회로

를 포함하고,

상기 제어 회로는, 기입 동작 시, 선택 셀의 워드선에 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급한 후, 상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 선택 셀의 워드선은, 제1 선택 트랜지스터에 접속되고, 상기 비선택 셀의 워드선은, 제2 선택 트랜지스터에 접속되고, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 게이트 전극은 공통 접속되어, 공통 전압이 공급되는 반도체 기억 장치.
제2항에 있어서,

상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 게이트 전극에 공 급되는 상기 공통 전압은, 선택 셀의 워드선에 상기 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 워드선에 상기 제2 전압을 공급하기 위해, 제5 전압을 공급한 후, 제6 전압(제5 전압 ≥ 제6 전압 > 제3 전압)으로 설정되는 반도체 기억 장치.
제2항에 있어서,

상기 비선택 셀의 워드선은, 상기 선택 셀의 워드선의 양옆에 각각 1개씩 배치되어 있는 반도체 기억 장치.
제1항에 있어서,

상기 제2 전압은, 상기 제1 전압 이하인 반도체 기억 장치.
워드선 및 비트선에 접속되고, n치(n은 2 이상의 자연수) 중의 1치를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와,

입력 데이터에 따라서 상기 워드선, 비트선의 전압을 제어하는 제어 회로

를 포함하고,

상기 제어 회로는, 기입 동작 시, 선택 셀의 워드선에 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급한 후, 상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 하는 반도체 기억 시스템.
제6항에 있어서,

상기 선택 셀의 워드선은, 제1 선택 트랜지스터에 접속되고, 상기 비선택 셀의 워드선은, 제2 선택 트랜지스터에 접속되고, 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 게이트 전극은 공통 접속되어, 공통 전압이 공급되는 반도체 기억 시스템.
제7항에 있어서,

상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 게이트 전극에 공급되는 상기 공통 전압은, 선택 셀의 워드선에 상기 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 워드선에 상기 제2 전압을 공급하기 위해, 제5 전압을 공급한 후, 제6 전압(제5 전압 ≥ 제6 전압 > 제3 전압)으로 설정되는 반도체 기억 시스템.
제7항에 있어서,

상기 비선택 셀의 워드선은, 상기 선택 셀의 워드선의 양옆에 각각 1개씩 배치되어 있는 반도체 기억 시스템.
제6항에 있어서,

상기 제2 전압은, 상기 제1 전압 이하인 반도체 기억 시스템.
선택 셀의 워드선에 제1 전압을 공급하고,

상기 선택 셀에 인접하는 적어도 1개의 비선택 셀의 워드선에 제2 전압을 공급하고,

상기 선택 셀에 인접하는 적어도 1개의 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압(제2 전압 < 제3 전압)으로 하는 반도체 기억 장치의 기입 방법.
제11항에 있어서,

상기 선택 셀의 워드선에 접속된 제1 선택 트랜지스터와, 상기 비선택 셀의 워드선에 접속된 제2 선택 트랜지스터에, 공통 전압을 공급하는 반도체 기억 장치의 기입 방법.
제12항에 있어서,

상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 게이트 전극에 공급되는 상기 공통 전압은, 선택 셀의 워드선에 상기 제1 전압을 공급하고, 상기 선택 셀에 인접하는 적어도 1개의 워드선에 상기 제2 전압을 공급하기 위해, 제5 전압을 공급한 후, 제6 전압(제5 전압 ≥ 제6 전압 > 제3 전압)으로 설정되는 반도체 기억 장치의 기입 방법.
제12항에 있어서,

상기 비선택 셀의 워드선은, 상기 선택 셀의 워드선의 양옆에 각각 1개씩 배치되어 있는 반도체 기억 장치의 기입 방법.
제11항에 있어서,

상기 제2 전압은, 상기 제1 전압 이하인 반도체 기억 장치의 기입 방법.
제2항에 있어서,

상기 제1 선택 트랜지스터를 오프한 후, 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압으로 하는 것에 의해, 상기 선택 셀의 워드선의 전압을 상기 제1 전압으로부터 제4 전압(제1 전압 < 제4 전압)으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 제1 선택 트랜지스터를 오프한 후, 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압으로 하는 것에 의해, 상기 선택 셀의 워드선의 전압을 상기 제1 전압으로부터 제4 전압(제1 전압 < 제4 전압)으로 하는 반도체 기억 시스템.
제12항에 있어서,

상기 제1 선택 트랜지스터를 오프한 후, 상기 비선택 셀의 워드선의 전압을 상기 제2 전압으로부터 제3 전압으로 하는 것에 의해, 상기 선택 셀의 워드선의 전압을 상기 제1 전압으로부터 제4 전압(제1 전압 < 제4 전압)으로 하는 반도체 기억 장치의 기입 방법.