CN111712877B - 非易失性存储器件及其控制方法 - Google Patents

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Abstract

提供了一种非易失性存储器件的控制方法。所述非易失性存储器件包括具有多个存储串的存储阵列，每个存储串包括串行连接的多个存储单元。所述控制方法包括：在编程操作周期期间向连接至所述多个存储单元中的未选定存储单元的多个未选定字线施加通过电压信号；以及在编程操作周期期间向连接至所述多个存储单元中的选定存储单元的选定字线施加编程电压信号，其中，编程电压信号在编程操作周期期间降低或者按照下降的阶梯脉冲方式变化。

Description

非易失性存储器件及其控制方法
技术领域
本发明涉及非易失性存储器件和控制方法，以及更具体而言，涉及能够减轻近端存储单元的重写效应的非易失性存储器件和控制方法。
背景技术
非易失性存储器件(诸如闪速存储器)已经成为诸如个人计算机、闪存驱动器、数字照相机和移动电话的各种电子产品中的选择的存储器。闪速存储器件已经经历了快速发展。闪速存储器可以在无需加电的情况下对数据进行相当长时间的存储，并且具有诸如高集成度、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度以及降低其成本，开发出了三维(3D)NAND闪速存储器。3D NAND存储架构垂直地在多个层中堆叠存储单元，从而实现比传统NAND存储器更高的密度。随着添加更多的层，位线增加，因此增加了更多的存储容量。但是，层数的增加使得蚀刻过程变得更加困难。因此，开发3D NAND闪速存储器的努力当中的主要趋势是提高每个单个存储层的每单元存储的位数，以便提高存储单元的位密度。相应地，可以缩短存储单元的控制栅长度(Lg)以及存储单元的分别的行之间的间隔(Ls)。随着存储单元的控制栅长度和间隔缩短，栅极电阻和电容变得更大，从而导致字线的近端存储单元的传播延迟和延时。字线过驱动方法可以用于减少传播延迟和延时，以及加快近端存储单元的编程速度。然而，近端存储单元的重写可能导致较宽的单元门限电压分布。此外，近端存储单元的较快的编程速度还可能引起较差的编程均匀性。因此，存在改进的需要。
发明内容
因此，本发明的目的是提供一种非易失性存储器件和能够减轻近端存储单元的重写效应的控制方法。
实施例提供了一种非易失性存储器件控制方法。所述非易失性存储器件包括具有多个存储串的存储阵列，以及每个存储串包括串行连接的多个存储单元。所述控制方法包括：在编程操作周期期间向连接至所述多个存储单元中的未选定存储单元的多个未选定字线施加通过电压信号；以及在编程操作周期期间向连接至所述多个存储单元中的选定存储单元的选定字线施加编程电压信号，其中，编程电压信号在编程操作周期期间降低或者按照下降的阶梯脉冲方式变化。
实施例提供了一种非易失性存储器件。所述非易失性存储器件包括：包括多个存储串的存储阵列，每个存储串包括串行连接的多个存储单元；连接至所述多个存储串中的每个存储串的多个存储单元的多个字线，每个字线连接至相应的存储单元；以及控制电路，其被配置为在编程操作周期期间向所述多个字线中的连接至所述多个存储单元中的未选定存储单元的未选定字线施加通过电压信号，以及在编程操作周期期间向所述多个字线中的连接至所述多个存储单元中的选定存储单元的选定字线施加编程电压信号，其中，所述编程电压信号在编程操作周期期间降低或者按照下降的阶梯脉冲方式变化。
对于本领域普通技术人员而言，在阅读了下文在各个附图和图表中示出的优选实施例的具体实施方式之后，本发明的这些和其它目标无疑将变得显而易见。
附图说明
图1是根据本发明的实施例的非易失性存储器件的示意图。
图2是根据本发明的实施例示出了图1所示的存储阵列的存储串以及相关的连接线的示意图。
图3是根据本发明的实施例示出了图2所示的存储串的选定字线和未选定字线的示意图。
图4和图5是根据本发明的实施例的图3所示的存储串的信号时序图。
具体实施方式
某些术语遍及本说明书和下文的权利要求用以指代特定组件。如本领域技术人员将认识到，硬件制造商可以以不同的名称指代组件。本文不旨在对名称不同而非功能不同的组件做出区分。在下文的说明书和权利要求中，术语“包括”和“包含”是以开放的方式使用的，以及因此应当被解释为意指“包括但不限于……”。另外，术语“耦合”旨在意指间接或直接的电连接。相应地，如果一个器件耦合到另一器件，那么该连接可以是通过直接电连接或者通过经由其它器件和连接的间接电连接完成的。
请参考图1，其是根据本发明的实施例的非易失性存储器件的示意图。非易失性存储器件1可以是NAND闪速存储器。例如，非易失性存储器件1可以是三维(3D)NAND闪速存储器。非易失性存储器件1包括存储阵列10以及控制电路20和30。存储阵列10包括多个存储串。每个存储串包括多个存储单元。每个串的存储单元串行连接到一起。字线与半导体沟道的交叉形成存储单元。顶部选择栅极线TSG、字线WL和底部栅极线连接在存储阵列10与控制电路20之间。位线BL连接在存储阵列10与控制电路30之间。
图2是根据本发明的实施例示出了图1所示的存储阵列10的存储串100以及相关的连接线的示意图。存储阵列10的存储串100包括但不限于顶部选择栅晶体管TT、存储单元MC1到MCn以及底部选择栅晶体管BT。位线BL耦合到存储串100。顶部选择栅极线TSG连接至存储串100的顶部选择栅晶体管TT。存储单元MC1到MCn与顶部选择栅晶体管TT串行连接。字线WL1到WLn连接至存储单元MC1到MCn。字线WL1到WLn的每者单独连接至存储单元MC1到MCn中的一个存储单元。底部选择栅极线BSG连接至底部选择栅晶体管BT。存储串100可以经由通过底部选择栅极线BSG控制的底部选择栅晶体管BT来连接至源极线，并且经由通过顶部选择栅极线TSG控制的顶部选择栅晶体管TT来连接至相关联的位线BL。位线BL可以在垂直于字线WL1到WLn的方向上布置在存储串100的顶上，并且连接至一个或多个感测放大器。可以通过非易失性存储器件1的所述连接线来从控制电路20、30以及外部电路对存储单元MC1到MCn中的数据写入和擦除进行控制。注意，顶部选择栅晶体管、存储单元和底部选择栅晶体管的数量可以不受限制，并且可以根据实际系统需要和要求进行改变和设计。
在编程操作周期期间，当存储阵列10的存储串100是选定存储串时，选定存储串100可以通过选定位线BL和字线WL1到WLn来控制。在选定存储串100的存储单元MC1到MCn当中，要编程的存储单元(被称为选定存储单元)通过选定位线BL以及字线WL1到WLn中的选定字线来控制。更详细地，在编程操作周期期间，控制电路30被配置为向存储阵列10的选定存储串的选定位线施加选定位线信号，并且向存储阵列10的未选定存储串的未选定位线施加未选定位线信号。对于选定存储串100而言，控制电路20被配置为在编程操作周期期间向连接至存储单元MC1到MCn中的选定存储单元的选定字线施加编程电压信号。在编程操作周期期间，编程电压信号降低或者按照下降的阶梯脉冲方式变化。例如，施加给选定字线的编程电压信号在编程操作周期期间随着时间降低。此外，控制电路20被配置为在编程操作周期期间向连接至MC1到MCn中的未选定存储单元的未选定字线中的至少一者施加通过电压信号。
请参考图3，其是根据本发明的实施例示出了图2所示的存储串100的选定字线和未选定字线的示意图。假设要对连接至字线WL2的存储单元MC2进行编程。连接至字线WL2的存储单元MC2是选定存储单元，以及字线WL2是选定字线。连接至字线WL1、WL3到WLn的存储单元MC1以及MC3到MCn是未选定存储单元。字线WL1、WL3到WLn是未选定字线。在编程操作周期期间可以由控制电路20向连接至选定存储单元MC2的选定字线WL2施加编程电压信号Vpgm。在编程操作周期期间可以向未选定字线WL1、WL3到WLn中的至少一者施加通过电压信号Vpass。例如，如图3所示，可以向未选定字线WL1、WL3到WLn施加通过电压信号Vpass。
在实施例中，编程操作周期的第一周期中的编程电压信号Vpgm的电压电平可以大于编程操作周期的第一周期之后的第二周期中的编程电压信号Vpgm的电压电平。例如，请进一步参考图3和图4。图4是根据本发明实施例的图3所示的存储串100的信号时序图。从图4的顶部按顺序来看，在编程操作周期中的信号波形是：编程电压信号Vpgm和通过电压信号Vpass。如图4所示，施加给选定字线的编程电压信号Vpgm在编程操作周期期间随着时间降低。编程电压信号Vpgm的电压电平在编程操作周期的时间周期T1到T3期间按照坡降的方式变化。例如，在时间周期T1期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T2期间施加给选定字线的编程电压信号Vpgm的电压电平。在时间周期T1期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T3期间内施加给选定字线的编程电压信号Vpgm的电压电平。在时间周期T2期间内施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T3期间施加给选定字线的编程电压信号Vpgm的电压电平。
例如，请进一步参考图3和图5。图5是根据本发明的替代实施例的图3所示的存储串100的信号时序图。从图5的顶部按顺序来看，在编程操作周期期间的信号波形是：编程电压信号Vpgm和通过电压信号Vpass。类似地，如图5所示，施加给选定字线的编程电压信号Vpgm在编程操作周期期间随着时间降低。编程电压信号Vpgm的电压电平在编程操作周期的时间周期T1到T3期间按照下降的阶梯脉冲的方式变化。在时间周期T1期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T2和T3期间施加给选定字线的编程电压信号Vpgm的电压电平。在时间周期T2期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T3期间施加给选定字线的编程电压信号Vpgm的电压电平。
在实施例中，编程操作周期的第一周期中的编程电压信号Vpgm的电压电平大于编程操作周期的第一周期之后的第二周期中的编程电压信号Vpgm的电压电平。此外，编程操作周期的第二周期中的编程电压信号Vpgm的电压电平大于编程操作周期的第二周期之后的第三周期中的编程电压信号Vpgm的电压电平。此外，对于典型的存储系统架构而言，可以在编程操作周期期间向选定字线施加用于编程的正常编程电压。在实施例中，可以将编程操作周期的第二周期中的编程电压信号Vpgm的电压电平设置为正常编程电压。在这样的条件下，编程操作周期的第一周期中的编程电压信号Vpgm的电压电平可以大于该正常编程电压，以及编程操作周期的第三周期中的编程电压信号Vpgm的电压电平可以小于该正常编程电压，因为第二周期中的编程电压信号Vpgm的电压电平被设置为该正常编程电压。
例如，如图4中所示，在时间周期T1期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T2中施加给选定字线的编程电压信号Vpgm的电压电平。在时间周期T2期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T3期间施加给选定字线的编程电压信号Vpgm的电压电平。此外，假设正常编程电压是22伏。如图4所示，施加处于时间周期T2的中间处的编程电压信号Vpgm的电压电平(22伏)。因此，在时间周期T1期间，编程电压信号Vpgm的电压电平大于正常编程电压。照此，在时间周期T1期间对选定字线执行过驱动方案，从而增加编程速度。此外，在时间周期T3期间，由于编程电压信号Vpgm的电压电平小于正常编程电压，因此施加给远端存储单元的电压可能因寄生电阻和电容效应而缓慢降低，从而提供针对近端存储单元的关于重写的补偿，并且减轻近端存储单元的重写效应。
例如，如图5所示，在时间周期T1期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T2期间施加给选定字线的编程电压信号Vpgm的电压电平。在时间周期T2期间施加给选定字线的编程电压信号Vpgm的电压电平大于在时间周期T3期间施加给选定字线的编程电压信号Vpgm的电压电平。假设正常编程电压是22伏。如图5所示，施加时间周期T1中的编程电压信号Vpgm的电压电平(23.5伏)。施加时间周期T2中的编程电压信号Vpgm的电压电平(22伏)。施加时间周期T3中的编程电压信号Vpgm的电压电平(20伏)。因此，在时间周期T1期间对选定字线执行过驱动方案，以及可以相应地增加编程速度。此外，时间周期T3期间的编程电压信号Vpgm的电压电平小于正常编程电压，从而提供针对近端存储单元的关于重写的补偿，并且减轻近端存储单元的重写效应。
在实施例中，编程电压信号Vpgm的电压电平大于通过电压信号Vpass的电压电平。例如，如图4和图5所示，在时间周期T1到T3期间施加给选定字线的编程电压信号Vpgm的电压电平大于通过电压信号Vpass的电压电平(9伏)。
另一方面，在编程操作周期之后，可以在验证操作周期中执行验证过程。在验证操作周期期间，可以向选定字线施加验证电压，以验证每个存储单元的门限电压的幅度，并且确定其是否通过验证。
总之，本发明的实施例在编程操作周期期间向选定字线提供不同电压电平的编程电压信号。本发明的实施例可以在编程操作周期的较早周期中实现更快的编程速度，以及还可以在编程操作周期的较晚周期中提供针对近端存储单元的关于重写的补偿，以减轻近端存储单元的重写效应。
本领域的技术人员将容易地观察到在遵循本发明的教导的同时可以对所述器件和方法做出众多修改和替换。相应地，上文的公开内容应当被解释为仅由所附权利要求的边界和范围来限定。

Claims (10)

1.一种非易失性存储器件的控制方法，所述非易失性存储器件包括具有多个存储串的存储阵列，每个存储串包括串行连接的多个存储单元，所述控制方法包括：
在编程操作周期期间向连接至所述多个存储单元中的未选定存储单元的多个未选定字线施加通过电压信号；以及
在所述编程操作周期期间向连接至所述多个存储单元中的选定存储单元的选定字线施加编程电压信号，其中，所述编程电压信号在所述编程操作周期期间按照坡降的方式变化，所述编程操作周期的第二周期在第一周期之后并且在第三周期之前，并且其中，所述编程操作周期的所述第二周期中的所述编程电压信号的电压电平被设置为正常编程电压。
2.根据权利要求1所述的控制方法，其中，所述编程操作周期的第一周期中的所述编程电压信号的电压电平大于所述编程操作周期的第二周期中的所述编程电压信号的电压电平。
3.根据权利要求2所述的控制方法，其中，所述编程操作周期的所述第二周期中的所述编程电压信号的所述电压电平大于所述编程操作周期的第三周期中的所述编程电压信号的电压电平。
4.根据权利要求1所述的控制方法，其中，所述编程电压信号的电压电平大于所述通过电压信号的电压电平。
5.根据权利要求1所述的控制方法，其中，所述非易失性存储器件是NAND闪速存储器。
6.一种非易失性存储器件，包括：
包括多个存储串的存储阵列，每个存储串包括串行连接的多个存储单元；
连接至所述多个存储串中的所述每个存储串的所述多个存储单元的多个字线，每个字线连接至相应的存储单元；以及
控制电路，其被配置为在编程操作周期期间向所述多个字线中的连接至所述多个存储单元中的未选定存储单元的未选定字线施加通过电压信号，以及在所述编程操作周期期间向所述多个字线中的连接至所述多个存储单元中的选定存储单元的选定字线施加编程电压信号，其中，所述编程电压信号在所述编程操作周期期间按照坡降的方式变化，所述编程操作周期的第二周期在第一周期之后并且在第三周期之前，并且其中，所述编程操作周期的所述第二周期中的所述编程电压信号的电压电平被设置为正常编程电压。
7.根据权利要求6所述的非易失性存储器件，其中，所述编程操作周期的第一周期中的所述编程电压信号的电压电平大于所述编程操作周期的第二周期中的所述编程电压信号的电压电平。
8.根据权利要求7所述的非易失性存储器件，其中，所述编程操作周期的所述第二周期中的所述编程电压信号的所述电压电平大于所述编程操作周期的第三周期中的所述编程电压信号的电压电平。
9.根据权利要求6所述的非易失性存储器件，其中，所述编程电压信号的电压电平大于所述通过电压信号的电压电平。
10.根据权利要求6所述的非易失性存储器件，其中，所述非易失性存储器件为NAND闪速存储器。
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