CN101154460A - 闪存阵列的读取操作方法 - Google Patents

闪存阵列的读取操作方法 Download PDF

Info

Publication number
CN101154460A
CN101154460A CNA200710152953XA CN200710152953A CN101154460A CN 101154460 A CN101154460 A CN 101154460A CN A200710152953X A CNA200710152953X A CN A200710152953XA CN 200710152953 A CN200710152953 A CN 200710152953A CN 101154460 A CN101154460 A CN 101154460A
Authority
CN
China
Prior art keywords
memory cell
bit lines
precharged
bit line
number bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200710152953XA
Other languages
English (en)
Other versions
CN100552825C (zh
Inventor
金钟五
权彝振
刘承杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101154460A publication Critical patent/CN101154460A/zh
Application granted granted Critical
Publication of CN100552825C publication Critical patent/CN100552825C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

本发明揭示了一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对偶数位元线临时预充电至大约Vcc/n及对奇数位元线临时预充电至地电势，然后对流进/流出每个存储器单元的第一位元位置的电流进行选择性地检测，然后根据检测到的每个存储器单元的第一位元位置的电流，确定第一位元位置的逻辑状态。

Description

闪存阵列的读取操作方法
技术领域
本发明涉及一种闪存的解码处理，特别是涉及一种具有多个位元线晶体管的存储器阵列的预充电及解码方法。
背景技术
非挥发性存储器(NVM)是一种半导体存储器，含有此NVM存储器单元的装置即使断电后其也可以继续储存数据。对于典型的NVM，可对其进行数据程序化，并进行读取及/或擦除操作。在被擦除之前，程序化的数据可存储很长一段时间。闪存(flash memory)为一种特殊的现有NVM存储器，其是一种电性擦除式可程序化只读存储器(EEPROM)。
典型的闪存将信息储存于常被称为“单元”的晶体管阵列中，每个单元通常储存一个位元(bit)的信息。闪存基于浮接栅极雪崩注入型金属氧化物半导体技术(FAMOS晶体管)制造。FAMOS晶体管本质上是一个NMOS晶体管，但在栅极和源/漏极端子间利用绝缘材料悬浮了额外的导体。通常的闪存采用单元架构，其中每一单元仅能存储一个位元的信息。每个存储器单元典型地包括一个MOS晶体管结构，其包括位于基底或P型井的源极、漏极及沟道，及覆在沟道上的迭层栅极(stacked gate)。迭层栅极还可包括一个形成在P型井表面的薄栅极介质层，其常被称为隧道氧化层。迭层栅极还包括一个覆在隧道氧化层上的多晶硅浮接栅极(floating gate)及覆在浮接栅极上的多晶硅极间介质层(interpoly dielectric layer)。典型的极间介质层为多层绝缘体，如两层氧化物将一层氮化物俘获层(nitride trapping layer)夹在中间而形成的氧化物-氮化物-氧化物层(ONO)。多晶硅控制栅极(control gate)正常情况下是覆在极间介质层上，因此这样的闪存单元有时候被称为氮化物只读存储器(NROM)。
图1是传统闪存单元500的横截面视图。通常的浮接栅极型闪存单元500包括n+型源极504、p型沟道505、n+型漏极512及p型基底502。浮接栅极506被夹在位于沟道505上方的绝缘介质层510及薄隧道氧化层514之间。浮接栅极506为闪存单元500提供储存元件并利用薄隧道氧化层514及绝缘介质层510与闪存单元500的其他元件电性隔离。控制栅极508位于绝缘介质层510顶部并位于浮接栅极或氮化物俘获层506上方。浮接栅极506利用绝缘介质层510，如二氧化硅(SiO2)层，或极间介质层，如ONO极间氧化物层510等与控制栅极508电性隔离。如图所示的通常闪存单元500基本上是一个具有额外浮接栅极506的n沟道晶体管。电性“存取”(“access”)或连接(coupling)浮接栅极506仅能通过周围的SiO2层及源极504，漏极512及控制栅极508构成的电容网络来进行。浮接栅极506上的任何电荷因为本身的硅-二氧化硅(Si-SiO2)能量势垒高度(energy barrier height)而得以保留，从而形成非挥发性的存储器。
图2为一种通常的存储器单元500的阵列520，其示出一种通常的读取方法。存储器单元500大致上以栅极格形式排列于基底502上。字元线WL0-WL31与每一行(row)的每一存储器单元500的栅极508连接。位元线MBL0-MBL5选择性地与每一列(column)的每一存储器单元500的源极或漏极连接。控制晶体管SEL0-SEL1选择路径，以对位于某一特定位元线MBL0-MBL5及字元线WL0-WL31上的特定单元500进行程序化，读取或擦除。
对闪存单元500进行程序化是指将电荷(电子)注入到浮接栅极506中。高漏/源极或高源/漏极偏压连同一个高控制栅极电压Vg一起施加。高控制栅极电压Vg反转沟道505，而偏压将电子向漏极512及源极504加速。在通过沟道505的过程中，部分电子与硅晶格(silicon lattice)发生碰撞而反向运动至Si-SiO2介面。在控制栅极电压Vg产生的电场的推动下，部分电子运动穿过薄氧化层514，从而注入到浮接栅极506中。结果，隧道氧化物514的高电场将导致产生所谓的福乐-诺汉隧道现象(FN tunneling)。单元沟道区505的电子将穿过栅极氧化物514进入浮接栅极506，因为浮接栅极506被包围在极间介质层510与隧道氧化层514之间，因此电子即被俘获在浮接栅极506中。程序化结束后，注入浮接栅极506的电子使得单元的临界电压(threshold voltage)升高。正是因俘获电子导致的此种临界电压变化及因此带来的沟道导电率变化，使单元500得以被程序化。
程序化操作可针对存储器阵列520的每一个体单元500选择性地进行。每一个体单元500是利用各自对应字元线WL0-WL31(图2)以及一对界定相关单元500的位元线MBL0-MBL5来加以选择。选中欲被程序化或读取的闪存单元500之后，将仅与这些单元500的源极端子504相关联的位元线MBL0-MBL4选择性地切换至地电势，从而形成虚拟地电势(virtual ground)。
对闪存单元500的读取操作是利用一个检测放大器(sense amplifier)(图2未示)来加以进行。对于已经程序化的单元500，因为浮接栅极506的电荷增加，使得单元的导通电压Vt也升高。通过施加控制栅极电压Vg以及监测漏极电流，可以确定具有浮接栅极506电荷以及没有浮接栅极506电荷的单元500的区别。检测放大器将单元漏极电流与一参考单元的漏极电流进行比较，此参考单元比如可以是在制造测试中被程序化使之具有一参考位准的闪存单元。与参考单元相比，经过擦除的闪存单元500具有更大的单元电流，因此为逻辑“1”，而经过程序化的闪存单元500具有较低的电流，因此为逻辑“0”。
擦除闪存单元500是指移除浮接栅极506的电子(电荷)。擦除闪存单元是对很多单元同时施加电压，以使很多单元500在一瞬间同时被擦除。对闪存单元50的典型擦除操作可以是向源极504施加正电压，向控制栅极508施加负电压或地电压，且保持闪存单元500的基底502为地电势。漏极512被允许“浮接”。在这些条件下，在浮接栅极506与源极504间施加高电场。在擦除过程中，源极结处于一个栅极控二极管状态，已经设法进入隧道氧化层的SiO2的最初数埃(angstroms)的电子则进而迅速运动至源极。擦除操作完成后，浮接栅极506的电子已被移除，因此单元的临界电压Vt降低。虽然程序化是针对个体单元选择性地进行，但典型的擦除是对阵列520中的多个闪存单元500同时进行。
对存储器阵列中的闪存单元500的程序化，读取及擦除是通过综合应用位元线及字元线来完成。位元线及字元线晶体管利用位元线及字元线来控制特定存储器单元500的电压及电流，并允许其他位元线在程序化，读取及擦除操作中放电。
希望利用预充电方法来改善NROM单元的读取速度，也希望在解码转换过程中，通过避免电压变化来降低能耗及噪音，也希望利用大约Vcc/n作为预充电电压，其中n大于1。
发明内容
简而言之，本发明的一个实施例提供一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对所述多个偶数位元线临时预充电至大约Vcc/n及对所述多个奇数位元线临时预充电至地电势，然后对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测，以及根据检测到的每个存储器单元的源极侧或漏极侧的电流，确定每个存储器单元的第一位元位置的逻辑状态。所述读取操作方法还包括对所述多个奇数位元线临时预充电至大约Vcc/n及对所述多个偶数位元线临时预充电至地电势，然后对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检测，以及根据检测到的源极侧或漏极侧的电流，确定每个存储器单元的第二位元位置的逻辑状态。
本发明的另一个实施例提供一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；对所述多个奇数位元线临时预充电至地电势或虚拟地电势；对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测；以及根据检测到的源极侧或漏极侧的电流，确定每个存储器单元的第一位元位置的逻辑状态。
本发明的另一个实施例提供一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；对所述多个奇数位元线临时预充电至地电势或虚拟地电势；通过选择性地控制连接至每个存储器单元的位元线晶体管，对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测；对所述多个奇数位元线临时预充电至大约Vcc/n；对所述多个偶数位元线临时预充电至地电势或虚拟地电势；以及通过选择性地控制连接至每个存储器单元的位元线晶体管，对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检测。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是传统闪存单元的横截面视图。
图2为一种通常的存储器单元的阵列，其示出一种通常的读取方法。
图3A-3E为本发明较佳实施例的具有多个位元线晶体管的闪存阵列的部分示意图，其以图表方式示出一种用于偶数位元线的读取预充电方法。
图4A-4E为本发明较佳实施例的具有多个位元线晶体管的闪存阵列的部分示意图，其以图表方式示出一种用于奇数位元线的读取预充电方法。
图5是图3A-3E及4A-4E所示的闪存阵列的示意图，其示出根据本发明较佳实施例的解码电路及预充电电路。
主要元件符号说明：
20：预充电电路
22：预充电源/检测器
30：解码电路
32：偶数位元线解码器电路控制器
34：奇数位元线解码器电路控制器
50：闪存阵列
52：半导体基底
61-76：存储器单元
500：闪存单元
502：p型基底
504：n+型源极
505：p型沟道
506：浮接栅极
508：控制栅极
510：绝缘介质层
512：n+型漏极
514：薄隧道氧化层
520：存储器单元阵列
BLT1～BLT16：位元线晶体管
BSE、BSO：位元组选择晶体管
CS0-CS7：共同选择晶体管
MBL0～MBL7：位元线
PC0～PC7：预充电控制晶体管
SEL0-SEL3：控制晶体管
Vg、Vs、VD：电压
WL0-WL31、WLn：字元线
具体实施方式
下面描述中用到的某些术语仅是为了叙述简单方便，而不构成限定。“右”、“左”、“下”、“上”等词语在图中表示方向。“向内”、“向外”分别是指指向或远离物体或其部件的几何中心的方向。这些术语包括以上提到的词语以及其他由上述词语衍生及类似相关的术语。另外，用于权利要求及相应说明书部分的“一”是表示“至少一”的意思。
如图所示，其中相同标号表示相同的元件，图3A-3E及4A-4E示出具有多个位元线晶体管BLT1-BLT16及多个存储器单元61-76的闪存阵列50的一部分。图3A-3E及4A-4E以图表方式示出一种本发明读取预充电(read pre-charge)方法的较佳实施例。图5是图3A-3E及4A-4E所示的闪存阵列50的示意图，其示出根据本发明较佳实施例的解码电路30及预充电电路20。
基本上，本发明的较佳实施例提供了一种用于闪存阵列50的NROM存储器单元61-76的Y路径(Y-path)解码方法，其使用大约Vcc/n作为预充电电压，其中n大于1。较佳地，此Y路径解码方法使用Vcc/2作为预充电电压。
闪存阵列50形成在半导体基底52上。闪存阵列50也包括多条字元线WLn(为简便，图中仅显示阵列50的一列)及多条位元线MBL0-MBL7，其中，MBL0，MBL2，MBL4，MBL6为偶数位元线(even bitlines)，而MBL1，MBL3，MBL5，MBL7位奇数位元线(odd bitlines)。前述多个存储器单元61-76设在基底52中，并与背景技术中描述的现有存储器单元一样。字元线WLn与存储器单元61-76的栅极508电性连接。
字元线WLn与图2所示的现有存储器阵列520类似，相互平行且彼此隔开。位元线MBL1-MBL7相互平行且彼此隔开。字元线WLn与位元线MBL1-MBL7大致垂直，因此二者共同形成一矩阵。
与给定的字元线WLn相关联的存储器单元61-76的漏极及源极端子504、512串接于对应位元线MBL0-MBL7之间。存储器单元61-76的栅极508连接至对应字元线WLn。例如，如图3A-3E及4A-4E所示，存储器单元61的栅极508连接至字元线WLn，其源极504利用位元线晶体管BLT1连接至位元线MBL0，其漏极利用位元线晶体管BLT3连接至位元线MBL1。类似地，存储器单元62的栅极508连接至字元线WLn，其源极504利用位元线晶体管BLT3连接至位元线MBL1，其漏极利用位元线晶体管BLT2连接至位元线MBL0，等等。
根据较佳实施例的预充电及解码方法是使用两个步骤来完成，分别图示于图3A-3E及4A-4E。该方法包括一个预充电步骤及循序读取方法，其中在读取方法中，首先读取第一位元位置，然后切换电源，接着读取第二位元位置，或者也可按照相反的顺序读取。
在图3A中，上部或奇数位元线MBL1，MBL3，MBL5，MBL7预充电至近似Vcc/n，其中n大于1，而下部或偶数位元线MBL0，MBL2，MBL4，MBL6预充电至近似0伏或者地电势或者虚拟地电势(如，Vss)。例如，上部或奇数位元线MBL 1，MBL3，MBL5，MBL7可预充电至大约Vcc/2。在图3B中，当位元线晶体管BLT1及BLT3导通且位元线晶体管BLT2及BLT4截止时，存储器单元61的左边位元被读取。读取偏压可以是1.2-1.6V，但也可采用其他读取偏压。在图3C中，当位元线晶体管BLT2及BLT3导通且位元线晶体管BLT1及BLT4截止时，存储器单元62的右边位元被读取。在图3D中，当位元线晶体管BLT2及BLT4导通且位元线晶体管BLT1及BLT3截止时，存储器单元63的左边位元被读取。图3E显示当所有位元线晶体管的编码变换已经完成时，即可以知道存储器单元61左边位元的实际逻辑状态，存储器单元61右边位元的逻辑状态，存储器单元63左边位元的逻辑状态，存储器单元64右边位元的逻辑状态，等等，继而可以知道所有存储器单元61-76的相关位元的实际逻辑状态。
在图4A中，上部或奇数位元线MBL1，MBL3，MBL5，MBL7预充电至近似0伏或者地电势或者虚拟地电势(如：Vss)，而下部或偶数位元线MBL0，MBL2，MBL4，MBL6预充电至近似Vcc/n，其中n大于1。例如，下部或偶数位元线MBL0，MBL2，MBL4，MBL6可预充电至大约Vcc/2。在图4B中，当位元线晶体管BLT1及BLT3导通且位元线晶体管BLT2及BLT4截止时，存储器单元61的右边位元被读取。读取偏压可以是1.2-1.6V，但也可采用其他读取偏压。在图4C中，当位元线晶体管BLT2及BLT3导通且位元线晶体管BLT1及BLT4截止时，存储器单元62的左边位元被读取。在图4D中，当位元线晶体管BLT2及BLT4导通且位元线晶体管BLT1及BLT3截止时，存储器单元63的右边位元被读取。图4E显示当所有位元线晶体管的编码变换已经完成时，即可以知道存储器单元61右边位元的实际逻辑状态，存储器单元62左边位元的逻辑状态，存储器单元63右边位元的逻辑状态，存储器单元64左边位元的逻辑状态，等等，继而可以知道所有存储器单元61-76的相关位元的实际逻辑状态。
因此，通过改变是让偶数位元线MBL0，MBL2，MBL4，MBL6还是奇数位元线MBL1，MBL3，MBL5，MBL7预充电并连接至读取偏压，可对位元线晶体管BLT1-BLT16进行不同编码组合，使用这种不同编码组合即可使每一存储器单元61-76的左边位元及右边位元按照各自独立的顺序读取。对于某些存储器单元61-76，第一位元位置是左边位元，第二位元位置是右边位元。而对于其他存储器单元61-76，第一位元位置是右边位元，第二位元位置为左边位元。只有当图3A-3E所示的顺序完成之后，从Vcc向地电势或虚拟地电势的放电才会发生。
如图5所示，预充电电路20包括预充电源/检测器22(pre-chargesource/sensor)及多个预充电控制晶体管PC0-PC7，预充电控制晶体管PC0-PC7分别连接于预充电源/检测器22及对应字元线MBL0-MBL7。偶数预充电控制晶体管PC0，PC2，PC4，PC6的栅极共同由预控制偶数命令驱动，奇数预充电控制晶体管PC1，PC3，PC5，PC7的栅极共同由预控制奇数命令驱动。
当预控制偶数命令驱动偶数预充电控制晶体管PC0，PC2，PC4，PC6的栅极时，预充电源/检测器22连接至偶数位元线MBL0，MBL2，MBL4，MBL6并向偶数位元线MBL0，MBL2，MBL4，MBL6供应近似Vcc/n的电压。类似地，当预控制奇数命令驱动奇数预充电控制晶体管PC1，PC3，PC5，PC7的栅极时，预充电源/检测器22连接至奇数位元线MBL1，MBL3，MBL5，MBL7并向奇数位元线MBL1，MBL3，MBL5，MBL7供应近似Vcc/n的电压。
通过选择性地改变与欲读取的各存储器单元61-76相关联的位元线晶体管BLT1-BLT16，可移除源极电压，正如现有技术一样，此时预充电源/检测器22也会检测存储器单元61-76的漏极偏压位准。
解码电路30包括偶数位元线解码器电路控制器32及奇数位元线解码器电路控制器34。解码电路30包括与位元线MBL0-MBL1对应相关联的多个共同选择晶体管(common select transistor)CS0-CS1。位元线解码器电路控制器32，34的输出分别由位元组选择晶体管(byte select transistor)BSE及BSO来控制。
闪存阵列50的读取操作方法包括对多个偶数位元线MBL0，MBL2，MBL4，MBL6临时预充电至大约Vcc/n，以及对多个奇数位元线MBL1，MBL3，MBL5，MBL7临时预充电至地电势或虚拟地电势。然后对流进/流出每个存储器单元61-76的第一位元位置的电流进行选择性地检测。每个存储器单元61-76的第一位元位置并不一定是指左边位元或右边位元，而仅仅是指每个存储器单元61-76中的至少两个逻辑位元位置之中的一个。通过选择性地控制连接至每个存储器单元61-76的位元线晶体管BLT1-BLT16，可检测每个存储器单元61-76的源极侧或漏极侧的电流，从而确定每个存储器单元61-76的第一位元位置的逻辑状态(如逻辑“1”或“0”)。该方法也包括对多个奇数位元线MBL1，MBL3，MBL5，MBL7临时预充电至大约Vcc/n，以及对多个偶数位元线MBL0，MBL2，MBL4，MBL6临时预充电至地电势或虚拟地电势。然后对流进/流出每个存储器单元61-76的第二位元位置的电流进行选择性地检测。每个存储器单元61-76的第二位元位置并不一定是指左边位元或右边位元，而仅仅是指每个存储器单元61-76中的至少两个逻辑位元位置之中的一个。通过选择性地控制连接至每个存储器单元61-76的位元线晶体管BLT1-BLT16，可检测每个存储器单元61-76的源极侧或漏极侧的电流，从而确定每个存储器单元61-76的第一位元位置的逻辑状态(如逻辑“1”或“0”)。
因此，在解码变换过程中，没有电压变化，从而降低能耗及噪音。与Vcc及地电势预充电相比，此较佳实施例因其低能耗而可达到提高预充电速度，降低电压及噪音。
从前述介绍可知，本发明是关于一种存储器阵列，其具有奇/偶位元线解码电路以及使用大约Vcc/n电压进行预充电的预充电电路。本发明的较佳实施例包括一种使用前述奇/偶位元线解码电路及预充电电路来预充电及解码存储器阵列的方法。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本另一技术人员，在不脱离本发明的精神和范围内，当可作些许的修改与替换，因此本发明的保护范围应当以权利要求书所界定的为准。

Claims (8)

1.一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于，所述读取操作方法包括：
对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；
对所述多个奇数位元线临时预充电至地电势或虚拟地电势；以及
对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测。
2.如权利要求1所述的闪存阵列的读取操作方法，其特征在于，还包括：
对所述多个奇数位元线临时预充电至大约Vcc/n；
对所述多个偶数位元线临时预充电至地电势或虚拟地电势；以及
对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检测。
3.如权利要求1所述的闪存阵列的读取操作方法，其特征在于，n大约等于2。
4.一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于，所述读取操作方法包括：
对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；
对所述多个奇数位元线临时预充电至地电势或虚拟地电势；
对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测；以及
根据检测到的每个存储器单元的源极侧或漏极侧的电流，确定每个存储器单元的第一位元位置的逻辑状态。
5.如权利要求4所述的闪存阵列的读取操作方法，其特征在于，还包括：
对所述多个奇数位元线临时预充电至大约Vcc/n；
对所述多个偶数位元线临时预充电至地电势或虚拟地电势；
对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检测；以及
根据检测到的每个存储器单元的源极侧或漏极侧的电流，确定每个存储器单元的第二位元位置的逻辑状态。
6.如权利要求4所述的闪存阵列的读取操作方法，其特征在于，n大约等于2。
7.一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管，其特征在于，所述读取操作方法包括：
对所述多个偶数位元线临时预充电至大约Vcc/n，其中n大于1；
对所述多个奇数位元线临时预充电至地电势或虚拟地电势；
通过选择性地控制连接至每个存储器单元的位元线晶体管，对流进/流出每个存储器单元的一个第一位元位置的电流进行选择性地检测；
对所述多个奇数位元线临时预充电至大约Vcc/n；
对所述多个偶数位元线临时预充电至地电势或虚拟地电势；以及
通过选择性地控制连接至每个存储器单元的位元线晶体管，对流进/流出每个存储器单元的一个第二位元位置的电流进行选择性地检测。
8.如权利要求7所述的闪存阵列的读取操作方法，其特征在于，n大约等于2。
CNB200710152953XA 2006-09-25 2007-09-25 闪存阵列的读取操作方法 Active CN100552825C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/534,696 2006-09-25
US11/534,696 US7881121B2 (en) 2006-09-25 2006-09-25 Decoding method in an NROM flash memory array

Publications (2)

Publication Number Publication Date
CN101154460A true CN101154460A (zh) 2008-04-02
CN100552825C CN100552825C (zh) 2009-10-21

Family

ID=39256038

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200710152953XA Active CN100552825C (zh) 2006-09-25 2007-09-25 闪存阵列的读取操作方法

Country Status (3)

Country Link
US (1) US7881121B2 (zh)
CN (1) CN100552825C (zh)
TW (1) TWI359423B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436850A (zh) * 2011-11-30 2012-05-02 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN106558331A (zh) * 2015-09-24 2017-04-05 爱思开海力士有限公司 包括三维阵列结构的半导体存储器件和包括其的存储系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7903498B2 (en) * 2008-09-05 2011-03-08 Macronix International Co., Ltd. Y-decoder and decoding method thereof
TWI451437B (zh) * 2010-10-06 2014-09-01 Macronix Int Co Ltd 減少反及閘非揮發記憶體中讀取干擾的方法與裝置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410493A (en) * 1987-07-02 1989-01-13 Mitsubishi Electric Corp Charge transfer type sense amplifier
WO1994018703A1 (en) * 1993-02-01 1994-08-18 National Semiconductor Corporation Ultra-high-density alternate metal virtual ground rom
JP3278981B2 (ja) * 1993-06-23 2002-04-30 株式会社日立製作所 半導体メモリ
CN1139075A (zh) 1995-06-29 1997-01-01 杭州争光化工集团公司 染料废水净化处理方法
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6222768B1 (en) * 2000-01-28 2001-04-24 Advanced Micro Devices, Inc. Auto adjusting window placement scheme for an NROM virtual ground array
US6477083B1 (en) * 2000-10-11 2002-11-05 Advanced Micro Devices, Inc. Select transistor architecture for a virtual ground non-volatile memory cell array
JP4859294B2 (ja) * 2001-07-10 2012-01-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6510082B1 (en) * 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6529412B1 (en) * 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US6731542B1 (en) * 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6807119B2 (en) * 2002-12-23 2004-10-19 Matrix Semiconductor, Inc. Array containing charge storage and dummy transistors and method of operating the array
US7535771B2 (en) * 2004-11-04 2009-05-19 Macronix International Co., Ltd. Devices and methods to improve erase uniformity and to screen for marginal cells for NROM memories
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
US7184317B2 (en) * 2005-06-30 2007-02-27 Infineon Technologies Ag Method for programming multi-bit charge-trapping memory cell arrays
US7233514B2 (en) * 2005-08-09 2007-06-19 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory and method for reading a memory cell
US7190605B1 (en) * 2005-09-30 2007-03-13 Infineon Technologies Flash Gmbh & Co. Kg Semiconductor memory and method for operating a semiconductor memory comprising a plurality of memory cells
US7218563B1 (en) * 2005-11-18 2007-05-15 Macronix International Co., Ltd. Method and apparatus for reading data from nonvolatile memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102436850A (zh) * 2011-11-30 2012-05-02 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN102436850B (zh) * 2011-11-30 2014-07-23 中国科学院微电子研究所 检测读取操作对临近单元干扰的方法
CN106558331A (zh) * 2015-09-24 2017-04-05 爱思开海力士有限公司 包括三维阵列结构的半导体存储器件和包括其的存储系统
CN106558331B (zh) * 2015-09-24 2021-01-26 爱思开海力士有限公司 包括三维阵列结构的半导体存储器件和包括其的存储系统

Also Published As

Publication number Publication date
US20080084753A1 (en) 2008-04-10
US7881121B2 (en) 2011-02-01
CN100552825C (zh) 2009-10-21
TW200816203A (en) 2008-04-01
TWI359423B (en) 2012-03-01

Similar Documents

Publication Publication Date Title
US6885585B2 (en) NROM NOR array
US6141250A (en) Non-volatile semiconductor memory device
CN1866544B (zh) 非易失性半导体存储装置
KR920001917B1 (ko) 불휘발성 반도체기억장치
US5638327A (en) Flash-EEPROM memory array and method for biasing the same
US10192622B2 (en) Systems, methods, and apparatus for memory cells with common source lines
CN101640067B (zh) 用于减少穿通泄漏的存储器单元与阵列操作方法
US6243292B1 (en) Nonvolatile semiconductor memory device capable of reducing memory array area
CN102568584A (zh) 包括减少穿通泄漏的非挥发性存储器单元的集成电路
JPH1187658A (ja) メモリセルおよびそれを備える不揮発性半導体記憶装置
CN1708812B (zh) 用于编程非易失性存储单元的改良系统
CN101438351A (zh) 用于擦除内存器件的方法以及多级程序化内存器件
CN103119718A (zh) 存储器单元结构和方法
CN100536028C (zh) 用于对多位电荷俘获存储单元阵列编程的方法
KR100928737B1 (ko) 플래시 메모리 유닛과 플래시 메모리 디바이스의프로그래밍 방법
CN100552825C (zh) 闪存阵列的读取操作方法
US7233514B2 (en) Non-volatile semiconductor memory and method for reading a memory cell
US6256228B1 (en) Method for erasing nonvolatile semiconductor storage device capable of preventing erroneous reading
JP2003346488A (ja) 半導体記憶装置
US20050286303A1 (en) Floating-gate MOS transistor with double control gate
JPH117787A (ja) 半導体記憶装置
CN107808683A (zh) 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
JPH11163173A (ja) 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法
US6535432B2 (en) Method of erasing a non-volatile memory
JP2004319544A (ja) 半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant