KR20140055445A - 메모리 시스템 및 그것의 프로그램 방법 - Google Patents

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Abstract

메모리 시스템은 셀 당 1-비트 데이터가 저장되는 제 1 메모리 블록들과 셀 당 멀티-비트 데이터가 저장되는 제 2 메모리 블록들을 포함하는 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함한다. 제 2 메모리 블록에 대한 프로그램 동작이 수행될 때, 상기 메모리 제어기는 상기 제 2 메모리 블록에서 생성되는 오픈 워드 라인이 클로즈되도록 상기 불 휘발성 메모리 장치를 제어한다.

Description

메모리 시스템 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 설명하면, 불 휘발성 메모리 장치 및 메모리 제어기를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 데이터 유효성을 보장할 수 있는 메모리 시스템 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 일 특징은 셀 당 m-비트 데이터가 저장되는 제 1 메모리 블록들과 셀 당 n-비트 데이터가 저장되는 제 2 메모리 블록들을 포함하는 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하며, 제 2 메모리 블록에 대한 프로그램 동작이 수행될 때, 상기 메모리 제어기는 상기 제 2 메모리 블록에서 생성되는 오픈 워드 라인이 클로즈되도록 상기 불 휘발성 메모리 장치를 제어하는 메모리 시스템을 제공하는 것이다.
예시적인 실시예에 있어서, 상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈된다.
예시적인 실시예에 있어서, 상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 수행하는 데 필요한 데이터는 상기 제 1 메모리 블록들 중 어느 하나에 저장된 임의 데이터, 상기 메모리 제어기로부터 제공되는 데이터, 또는 상기 메모리 제어기로부터 제공되는 랜덤화된 데이터이다.
예시적인 실시예에 있어서, 상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인을 제외한 나머지 상위 워드 라인들에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈된다.
예시적인 실시예에 있어서, 상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인들 중 1-스텝 프로그램된 그리고 2-스텝 프로그램된 메모리 셀들과 연결된 워드 라인들과 함께 클로즈된다.
예시적인 실시예에 있어서, 상기 오픈 워드 라인에 인접한 상위 워드 라인들에 연결된 메모리 셀들에 대한 재프로그램 동작이 완료된 후 상기 제 2 메모리 블록의 빈 저장 공간은 패딩 데이터로 채워진다.
예시적인 실시예에 있어서, 상기 m-비트 데이터는 1-비트 데이터이고 상기 n-비트 데이터는 3-비트 데이터이다.
예시적인 실시예에 있어서, 상기 메모리 제어기로부터 제공되는 데이터는 버퍼 프로그램 동작을 통해 상기 제 1 메모리 블록들에 저장되고, 상기 제 1 메모리 블록들에 저장된 데이터는 메인 프로그램 동작을 통해 상기 제 2 메모리 블록들에 저장된다.
본 발명의 다른 특징은 셀 당 m-비트 데이터가 저장되는 제 1 메모리 블록들과 셀 당 n-비트 데이터 (n은 m보다 큰 양의 정수)가 저장되는 제 2 메모리 블록들을 포함하는 불 휘발성 메모리 장치를 제어하는 메모리 제어기의 프로그램 방법을 제공하는 것이다. 프로그램 방법은 상기 제 1 메모리 블록들 중 적어도 하나의 메모리 블록에 저장된 데이터가 상기 제 2 메모리 블록에 프로그램되도록 상기 불 휘발성 메모리 장치를 제어하고, 상기 프로그램된 메모리 블록이 오픈 워드 라인을 포함하는 지의 여부를 판별하고, 상기 프로그램된 메모리 블록이 오픈 워드 라인을 포함할 때, 상기 프로그램된 메모리 블록의 오픈 워드 라인이 클로즈되도록 상기 불 휘발성 메모리 장치를 제어하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈된다.
본 발명의 예시적인 실시예들에 의하면, 오픈 워드 라인에 연결된 메모리 셀들에 저장된 데이터의 유효성을 보장할 수 있다.
도 1은 본 발명에 따른 재프로그래밍 방식으로 수행되는 메인 프로그램 동작을 보여주는 도면이다.
도 2는 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 보여주는 도면이다.
도 3은 오픈 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들 및 정상 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들을 보여주는 도면이다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 6은 도 4에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 7은 도 6에 도시된 메모리 셀 어레이를 개략적으로 보여주는 블록도이다.
도 8a 내지 도 8d는 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 메모리 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 시스템의 프로그램 방법을 개략적으로 보여주는 흐름도이다.
도 10은 오픈 워드 라인이 클로즈되는 실시예를 보여주는 도면이다.
도 11은 오픈 워드 라인이 클로즈되는 다른 실시예를 보여주는 도면이다.
도 12는 오픈 워드 라인이 클로즈되는 또 다른 실시예를 보여주는 도면이다.
도 13은 오픈 워드 라인이 클로즈되는 또 다른 실시예를 보여주는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 프로그램 방법을 보여주는 흐름도이다.
도 15는 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16은는 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 17은 도 16에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 18은 도 16에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 모비낸드를 개략적으로 보여주는 블록도이다.
도 20은 본 발명에 따른 통신장치를 개략적으로 보여주는 블록도이다.
도 21은 본 발명의 실시예에 따른 반도체 드라이브가 적용되는 시스템을 개략적으로 보여주는 도면이다.
도 22는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 23은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 24는 도 23의 메모리 카드가 사용되는 다양한 응용 분야들을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
각 메모리 셀에 저장되는 데이터 비트들의 수가 증가함에 따라(또는, 하나의 워드 라인에 대응하는 페이지들(또는, 페이지 데이터)의 수가 증가함에 따라), 다양한 프로그래밍 기술들이 제안되어 오고 있다. 예를 들면, 온-칩 버퍼 프로그램 방법이 멀티-비트 메모리 장치를 포함하는 메모리 시스템에 적용되고 있다. 온-칩 버퍼 프로그램 방법이 사용됨에 따라, 메모리 시스템의 메모리 제어기 내에 구비된 버퍼 메모리의 크기를 줄이는 것이 가능하다. 온-칩 버퍼 프로그램 방법은 메모리 제어기의 버퍼 메모리에 임시 저장된 데이터를 멀티-비트 메모리 장치의 제 1 메모리 영역에 프로그램하는 것과 멀티-비트 메모리 장치의 제 1 메모리 영역에 저장된 데이터를 멀티-비트 메모리 장치의 제 2 메모리 영역에 프로그램하는 것을 포함한다. 버퍼 메모리에 임시 저장된 데이터를 멀티-비트 메모리 장치의 제 1 메모리 영역에 프로그램하는 동작을 "버퍼 프로그램 동작"이라 칭하고, 멀티-비트 메모리 장치의 제 1 메모리 영역에 저장된 데이터를 멀티-비트 메모리 장치의 제 2 메모리 영역에 프로그램하는 동작을 "메인 프로그램 동작"이라 칭한다. 즉, 온-칩 버퍼 프로그램 방법은 버퍼 프로그램 동작과 메인 프로그램 동작을 포함할 것이다. 멀티-비트 메모리 장치는 제 1 및 제 2 메모리 영역들 이외에 다른 메모리 영역(들)을 더 포함할 수 있다.
예를 들면, 버퍼 프로그램 동작은 제 1 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터가 메모리 제어기의 버퍼 메모리에 모아질 때 행해지고, 메인 프로그램 동작은 제 2 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터가 멀티-비트 메모리 장치의 제 1 메모리 영역에 모아질 때 또는 제 1 메모리 영역의 사용 가능한 저장 공간이 부족할 때 행해진다. 여기서, 제 1 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터는 한 페이지의 데이터이고, 제 2 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터는 복수의 페이지들의 데이터일 것이다. 복수의 페이지들의 수는 셀 당 비트 수에 따라 결정될 것이다. 예를 들면, 셀 당 비트 수가 3일 경우, 제 2 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터는 3-페이지 데이터일 것이다. 제 1 및 제 2 메모리 영역들 각각에 대한 최소 프로그램 단위가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 앞서의 설명에 따르면, 제 1 메모리 영역에 대한 최소 프로그램 단위에 대응하는 데이터가 버퍼 메모리에 모아질 때마다 버퍼 메모리의 데이터가 멀티-비트 메모리 장치의 제 1 메모리 영역에 프로그램되며, 그 결과 버퍼 메모리의 크기를 줄이는 것이 가능하다.
온-칩 버퍼 프로그램 방법을 채용하는 메모리 시스템에 있어서, 메인 프로그램 동작은 다양한 프로그래밍 방식들을 이용하여 수행될 것이다. 예를 들면, 메인 프로그램 동작은 재프로그램 방식에 따라 행해질 것이다. 이하, 재프로그램 방식을 이용한 메인 프로그램 동작이 도 1을 참조하여 상세히 설명될 것이다.
도 1은 본 발명에 따른 재프로그래밍 방식으로 수행되는 메인 프로그램 동작을 보여주는 도면이다. 도 1에는 3-비트 데이터(또는, 3-페이지 데이터)가 재프로그램 방식에 따라 프로그램되는 예가 도시되어 있다. 하지만, 재프그램 방식이 3-비트 데이터에 제한되지 않음은 잘 이해될 것이다. 재프로그램 방법은 1-스텝 프로그램 동작, 2-스텝 프로그램 동작, 그리고 3-스텝 프로그램 동작을 포함하며, 이는 이하 상세히 설명될 것이다.
1-스텝 프로그램 동작은 각 메모리 셀이 8개의 상태들(E, P11, P12, P13, P14, P15, P16, P17) 중 3-비트 데이터에 대응하는 상태를 갖도록 행해질 것이다. 8개의 상태들(E, P11~P17)은, 도 1에 도시된 바와 같이, 읽기 마진 없이 서로 인접할 수 있다. 즉, 1-스텝 프로그램 동작시 3-비트 데이터가 개략적으로 프로그램될 것이다. 여기서, 3-비트 데이터는 버퍼 프로그램 동작을 통해 제 1 메모리 영역에 프로그램된 데이터이며, 1-스텝 프로그램 동작에서 제 1 메모리 영역으로부터 읽혀질 것이다.
예시적인 실시예에 있어서, 1-스텝 프로그램 동작은 프로그램 루프의 반복시 프로그램 전압이 정해진 증가분만큼 증가하는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 기술에 따라 행해질 것이다.
예시적인 실시예에 있어서, 1-스텝 프로그램 동작은 검증 동작을 포함할 것이다. 검증 동작시, 적어도 하나의 프로그램 상태에 대해서만 검증 동작이 수행될 수 있다. 예를 들어, 1-스텝 프로그램 동작에서, 프로그램 상태들(P12, P14, P16)에 대한 검증 동작들이 수행되는 반면에, 프로그램 상태들(P11, P13, P15, P17)에 대한 검증 동작들은 수행되지 않는다. 즉, 프로그램 상태들(P12, P14, P16)가 검증 패스되면, 1-스텝 프로그램 동작은 종료될 것이다.
2-스텝 프로그램 동작은 1-스텝 프로그램 동작을 통해 형성된 개략적인 상태들(rough states) (P11~P17)을 좀더 세밀한 상태들(P21~P27)로 재프로그램하기 위해서 행해진다. 여기서, 상태들(P21~P27)은, 도 1에 도시된 바와 같이, 소정의 읽기 마진을 갖도록 인접할 수 있다. 즉, 2-스텝 프로그램 동작에서는 1-스텝 프로그램 동작에서 프로그램된 3-비트 데이터가 재프로그램될 것이다. 앞서 설명된 바와 같이, 2-스텝 프로그램 동작에서 사용되는 3-비트 데이터는 1-스텝 프로그램 동작에서 사용된 것과 동일하며, 제 1 메모리 영역으로부터 다시 읽혀질 것이다. 도 1에 도시된 바와 같이, 1-스텝 프로그램된 메모리 셀들의 상태(P11)는 2-스텝 프로그램 동작시 상태(P21)로 재프로그램된다. 이는 2-스텝 프로그램된 메모리 셀들의 상태(P21)에 대응하는 문턱 전압 산포가 1-스텝 프로그램된 메모리 셀들의 상태(P11)에 대응하는 문턱 전압 산포보다 좁게 형성되게 한다. 다시 말해서, 2-스텝 프로그램된 메모리 셀들의 상태(P21)를 검증하기 위한 검증 전압(VR21)은 1-스텝 프로그램된 메모리 셀들의 상태(P11)를 검증하기 위한 검증 전압(VR11)보다 높다.
예시적인 실시예에 있어서, 2-스텝 프로그램 동작은 ISPP 기술에 따라 행해질 것이다.
예시적인 실시 예에 있어서, 2-스텝 프로그램 동작은 검증 동작을 포함할 것이다. 검증 동작은 모든 프로그램 상태들에 대해서 행해질 것이다. 모든 프로그램 상태들(P21~P27)이 검증 패스되면, 2-스텝 프로그램 동작은 종료될 것이다.
3-스텝 프로그램 동작은 2-스텝 프로그램 동작시 프로그램된 상태들(P21~P27)을 좀더 세밀한 상태들(P31~P37)로 재프로그램하기 위해 행해진다.
여기서, 상태들(P31~P37)은, 도 1에 도시된 바와 같이, 2-스텝 프로그램 동작의 읽기 마진보다 큰 읽기 마진을 갖도록 인접할 수 있다. 즉, 3-스텝 프로그램 동작에서는 2-스텝 프로그램 동작시 프로그램된 3-비트 데이터가 재프로그램될 것이다. 앞서 설명된 바와 같이, 3-스텝 프로그램 동작에서 사용되는 3-비트 데이터는 1/2-스텝 프로그램 동작에서 사용된 것과 동일하며, 제 1 메모리 영역으로부터 다시 읽혀질 것이다. 3-스텝 프로그램 동작이 행해짐에 따라, 2-스텝 프로그램된 메모리 셀들의 상태(P21)는 3-스텝 프로그램 동작시 상태(P31)로 재프로그램될 것이다. 이는 3-스텝 프로그램 동작을 통해 형성된 상태(P31)에 대응하는 문턱 전압 산포가 2-스텝 프로그램 동작을 통해 형성된 상태(P21)에 대응하는 문턱 전압 산포보다 좁아지게 한다. 다시 말해서, 상태(31)를 검증하기 위한 검증 전압(VR31)이 상태(P21)를 검증하기 위한 검증 전압(VR21)보다 높다.
예시적인 실시예에 있어서, 3-스텝 프로그램 동작은 ISPP 기술에 따라 행해질 것이다.
예시적인 실시예에 있어서, 3-스텝 프로그램 동작에서는 모든 프로그램 상태들에 대해서 검증 동작이 수행될 것이다. 모든 프로그램 상태들(P31~P37)이 검증 패스되면, 3-스텝 프로그램 동작은 종료될 것이다.
본 발명이 1-스텝 프로그램 동작에서 3-비트 데이터가 프로그램된다는 것에 제한되지 않는다. 본 발명의 1-스텝 프로그램 동작시 2-비트 데이터가 프로그램될 수 있다. 2-비트 데이터에 대한 1-스텝 프로그램 동작이 수행된 후, 1-비트 데이터를 프로그램하기 위해서 2-스텝 프로그램 동작이 행해질 수 있다. 이후, 목표 문턱 전압 산포들을 얻기 위한 3-스텝 프로그램 동작이 행해질 수 있다. 상술한 프로그램 방식은 미국특허 출원공개번호 제2011-02223421호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 1에 도시된 3-비트 프로그램 동작이 3-스텝 재프로그래밍 방식에 따라 수행되는 예가 설명되었다. 하지만, 3-비트 프로그램 동작이 3-스텝 재프로그래밍 방식으로 수행된다는 것에 본 발명이 제한되지 않는다. 본 발명에 따른 재프로그래밍 방식으로 수행되는 프로그램 동작은 저장될 데이터 값에 대응하는 문턱전압의 산포의 폭을 좁히기 위한 (또는, 문턱전압 산포를 세밀하게 제어하기 위한) 3개의 프로그래밍 단계들로 구성될 수 있다.
도 2는 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 보여주는 도면이다.
메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 멀티-비트(또는, 멀티-레벨) 데이터를 저장하는 메모리 장치(이하, 멀티-레벨 메모리 장치라 칭함)의 신뢰성을 확보하는 것이 점차적으로 어려워지고 있다. 신뢰성을 떨어뜨리는 요인들 중 대표적인 하나는 인접 메모리 셀들 사이의 커플링으로 인한 문턱 전압들의 변화일 것이다. 예를 들면, 이전에 프로그램된 메모리 셀의 문턱 전압은 프로그램된 메모리 셀에 인접한 메모리 셀이 프로그램될 때 생기는 커플링으로 인해 변화될 수 있다. 그러한 커플링을 효율적으로 관리하기 위해서 어드레스 스크램블 방식이 사용되고 있다. 하나의 메모리 셀에 3-비트 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도시의 편의상, 도 2에는 단지 4개의 워드 라인들(WL0∼WL3)이 도시되어 있다.
워드 라인들(WL0∼WL3) 각각에는 복수의 메모리 셀들(MC)이 연결될 것이다. 먼저, 3-비트 데이터가 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 수행될 것이다. 즉, 1-스텝 프로그램 동작 동안, 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에는 3-페이지 데이터가 저장될 것이다. 이는 도 1에서 ①로 표기되어 있다. 그 다음에, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대해서 1-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ②로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행된 후, 두 번째 워드 라인(WL1)의 아래에 위치하고 3-비트 데이터가 프로그램된 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대한 2-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ③로 표기되어 있다. 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대해서 2-스텝 프로그램 동작이 수행된 후, 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 수행되고, 이는 도 1에서 ④로 표기되어 있다. 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작 이후, 3-비트 데이터가 프로그램된 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대한 2-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ⑤로 표기되어 있다. 그 후, 첫 번째 워드 라인(WL0)에 대한 3-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ⑥로 표기되어 있다. 이후, 1-스텝, 2-스텝, 그리고 3-스텝 프로그램 동작들이 앞서 설명된 프로그램 순서(도 1 참조)에 따라 순차적으로 수행될 것이다. 도 1에서 설명된 프로그램 순서에 따라 워드 라인들이 선택되는 방식을 어드레스 스크램블 방식이라 칭한다.
도 3은 오픈 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들 및 정상 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들을 보여주는 도면이다.
n번째 워드 라인에 연결된 3-스텝 프로그램된 메모리 셀들의 문턱 전압 산포들은 (n+1)번째 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램될 때 목표 문턱 전압 산포들을 갖는다. 다시 말해서, n번째 워드 라인에 연결된 3-스텝 프로그램된 메모리 셀들이 (n+1)번째 워드 라인에 연결된 메모리 셀들에 대한 3-스텝 프로그램 동작시 생기는 커플링을 경험할 때, n번째 워드 라인에 연결된 3-스텝 프로그램된 메모리 셀들의 목표 문턱 전압 산포들이 최종적으로 형성될 것이다. 만약 (n+1)번째 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램되지 않으면, n번째 워드 라인에 연결된 3-스텝 프로그램된 메모리 셀들의 문턱 전압 산포들은 목표 문턱 전압 산포들에 도달하지 못한다. 여기서, (n+1)번째 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램되지 않을 때 n번째 워드 라인을 오픈 워드 라인(open word line)이라 칭한다. 이에 반해서, (n+1)번째 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램될 때 n번째 워드 라인을 정상 워드 라인이라 칭한다.
앞서의 설명에 따르면, 도 3에 도시된 바와 같이, 오픈 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들(점선으로 표기됨)은 정상 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들(실선으로 표기됨)에 도달하지 못한다. 비록 오픈 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램되더라도, 오픈 워드 라인에 연결된 메모리 셀들에 저장된 데이터의 유효성을 보장하는 것이 어렵다. 다시 말해서, (n+1)번째 워드 라인에 연결된 메모리 셀들이 3-스텝 프로그램되지 않은 경우, 오픈 워드 라인에 연결된 메모리 셀들이 받는 커플링이 부족하며, 그 결과 정정 불가능한 에러(uncorrectable error)가 발생할 확률이 높아지게 된다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 메모리 제어기(1200)와 멀티-비트/멀티-레벨 메모리 장치로서 불 휘발성 메모리 장치(1400)를 포함한다. 메모리 제어기(1200)는 외부(예를 들면, 호스트)로부터의 요청(예를 들면, 쓰기 요청, 읽기 요청, 등)에 응답하여 불 휘발성 메모리 장치(1400)를 제어한다. 메모리 제어기(1200)는 외부 요청없이 내부적인 요청(예를 들면, 서든 파워-오프와 관련된 동작, 웨어-레벨링 동작, 읽기 교정 (read reclaim) 동작, 등)에 따라 불 휘발성 메모리 장치(1400)를 제어한다. 메모리 제어기(1200)의 내부적인 요청에 대응하는 동작은 호스트의 요청이 처리된 후 호스트의 타임아웃 구간 내에서 행해질 것이다. 또는, 메모리 제어기(1200)의 내부적인 요청에 대응하는 동작은 메모리 제어기(1200)의 유휴 시간에 행해질 수 있다. 불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)의 제어에 응답하여 동작하며, 데이터 정보를 저장하는 일종의 저장 매체로서 사용된다. 저장 매체는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 불 휘발성 메모리 장치(1400)와 메모리 제어기(1200)는 하나 또는 그 보다 많은 채널들을 통해 통신한다. 불 휘발성 메모리 장치(1400)는, 예를 들면, 낸드 플래시 메모리 장치를 포함한다.
메모리 시스템(1000)은 앞서 설명된 온칩 버퍼 프로그램 (OBP) 기법을 사용한다. 이후 설명된 바와 같이, 불 휘발성 메모리 장치(1400)는 제 1 메모리 영역과 제 2 메모리 영역을 갖는 메모리 셀 어레이를 포함한다. 예시적인 실시예에 있어서, 제 1 메모리 영역은 셀 당 1-비트 데이터를 저장하는 메모리 블록들(제 1 메모리 블록들이라 칭함)로 구성되고, 제 2 메모리 영역은 셀 당 3-비트 데이터를 저장하는 메모리 블록들(이하, 제 2 메모리 블록들이라 칭함)로 구성된다. 메모리 제어기(1200)는 프로그램 동작이 수행될 때 제 2 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 요구되는 프로그램 동작이 오픈 워드 라인의 생성을 수반할 때, 메모리 제어기(1200)는 제 2 메모리 블록의 오픈 워드 라인이 클로즈되도록 불 휘발성 메모리 장치(1400)를 제어한다. 여기서, 오픈 워드 라인의 클로즈는 오픈 워드 라인에 인접한 상위 워드 라인에 대한 3-스텝 프로그램 동작을 수행함으로써 행해질 것이다. 오픈 워드 라인을 클로즈함으로써 오픈 워드 라인에 연결된 메모리 셀들에 저장된 데이터의 유효성을 보장하는 것이 가능하다.
도 5는 도 4에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다. 도 5를 참조하면, 메모리 제어기(1200)는 제 1 인터페이스로서 호스트 인터페이스(1210), 제 2 인터페이스로서 메모리 인터페이스(1220), 중앙 처리 장치(1230), 버퍼 메모리(1240), 그리고 ECC 회로(1250)를 포함한다.
호스트 인터페이스(1210)는 외부(또는, 호스트)와 인터페이스하도록 구성된다. 메모리 인터페이스(1220)는 도 2에 도시된 불 휘발성 메모리 장치(1400)와 인터페이스하도록 구성된다. CPU(1230)는 메모리 제어기(1200)의 전반적인 동작을 제어하도록 구성된다. 예를 들면, CPU(1230)는 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성된다. 플래시 변환 계층(FTL)은 다양한 기능들을 수행한다. 예를 들면, 플래시 변환 계층(FTL)은 어드레스 맵핑 동작, 읽기 교정 동작, 에러 정정 동작, 오픈 워드 라인 클로즈 동작, 등을 수행하는 다양한 계층들을 포함할 것이다. CPU(1230) (또는, CPU(1230)에 의해서 운용되는 플래시 변환 계층(FTL))은 요구되는 프로그램 동작이 오픈 워드 라인의 생성을 수반하는 지의 여부를 판별하도록 구성된다. 요구되는 프로그램 동작이 오픈 워드 라인의 생성을 수반할 때, CPU(1230) (또는, CPU(1230)에 의해서 운용되는 플래시 변환 계층(FTL))은 오픈 워드 라인이 클로즈되도록 불 휘발성 메모리 장치(1400)를 제어한다. 버퍼 메모리(1240)는 호스트 인터페이스(1210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1240)는 메모리 인터페이스(1220)를 통해 불 휘발성 메모리 장치(1400)로부터 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1240)는 불 휘발성 메모리 장치(1400)를 제어하는 데 필요한 정보(예를 들면, 어드레스 맵핑 정보, 등)를 저장하는 데 사용된다. 예를 들면, 버퍼 메모리(1240)는 DRAM, SRAM, 또는 DRAM과 SRAM의 조합으로 구성될 수 있다. 하지만, 버퍼 메모리(1240)로서 사용되는 메모리 장치가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. ECC 회로(1250)는 불 휘발성 메모리 장치(1400)에 저장될 데이터를 부호화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
예시적인 실시예에 있어서, 메모리 제어기(1200)는, 비록 도면에는 도시되지 않았지만, 불 휘발성 메모리 장치(1400)에 저장될 데이터를 랜덤화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 디-랜덤화하도록 구성된 랜덤화기를 더 포함할 것이다. 랜덤화기의 일예가 미국특허공개번호 제2010/0088574호에 "DATA STORAGE SYSTEM AND DEVICE WITH RANDOMIZER/DE-RANDOMIZER"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
예시적인 실시예에 있어서, 호스트 인터페이스(1210)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
도 6은 도 4에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
불 휘발성 메모리 장치(1400)는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불 휘발성 메모리 장치(1400)는 노아 플래시 메모리 장치, 저항성 램(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Memory: PRAM) 장치, 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), 또는 그와 같은 것으로 구성될 수 있다. 또한, 본 발명의 불 휘발성 메모리 장치(1400)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 3차원 어레이 구조를 갖는 불 휘발성 메모리 장치는 수직 낸드 플래시 메모리 장치라 불린다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치 뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 장치에도 모두 적용 가능하다.
도 6을 참조하면, 불 휘발성 메모리 장치(1400)는 메모리 셀 어레이(1410), 어드레스 디코더(1420), 전압 발생기(1430), 제어 로직(1440), 페이지 버퍼 회로(1450), 그리고 입출력 인터페이스(1460)를 포함한다.
메모리 셀 어레이(1410)는 행들(예를 들면, 워드 라인들)과 열들(예를 들면, 비트 라인들)의 교차 영역들에 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장할 것이다. 어드레스 디코더(1420)는 제어 로직(1440)에 의해서 제어되며, 메모리 셀 어레이(1410)의 행들(예를 들면, 워드 라인들, 스트링 선택 라인(들), 접지 선택 라인(들), 공통 소오스 라인, 등)의 선택 및 구동을 행한다. 전압 발생기(1430)는 제어 로직(1440)에 의해서 제어되며, 각 동작에 필요한 전압들(예를 들면, 고전압, 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압, 벌크 전압, 등)을 발생한다. 전압 발생기(1430)에 의해서 생성된 전압들은 어드레스 디코더(1420)를 통해 메모리 셀 어레이(1410)에 제공된다. 제어 로직(1440)은 불 휘발성 메모리 장치(1400)의 전반적인 동작을 제어하도록 구성된다.
페이지 버퍼 회로(1450)는 제어 로직(1440)에 의해서 제어되며, 메모리 셀 어레이(1410)로부터 데이터를 읽도록 또는 프로그램 데이터에 따라 메모리 셀 어레이(1410)의 열들(예를 들면, 비트 라인들)을 구동하도록 구성된다. 페이지 버퍼 회로(1450)는 비트 라인들 또는 비트 라인 쌍들에 각각 대응하는 복수의 페이지 버퍼들로 구성될 것이다. 페이지 버퍼들 각각은 복수의 래치들을 포함한다. 입출력 인터페이스(1460)는 제어 로직(1440)에 의해서 제어되며, 외부(예를 들면, 도 2의 메모리 제어기(1210))와 인터페이스하도록 구성된다. 비록 도면에는 도시되지 않았지만, 입출력 인터페이스(1460)는 페이지 버퍼들을 선택하기 위한 열 선택기, 데이터를 입력받는 입력 버퍼, 데이터를 출력하는 출력 버퍼, 그리고 그와 같은 것을 포함할 것이다.
도 7은 도 6에 도시된 메모리 셀 어레이를 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 메모리 셀 어레이(1410)는 복수의 메모리 블록들로 구성되며, 복수의 메모리 블록들은 제 1 메모리 영역(1411)과 제 2 메모리 영역(1412)으로 구분될 것이다. 여기서, 제 1 및 제 2 메모리 영역들(1411, 1412)의 구분이 물리적인 것이 아니라 논리적으로 행해짐은 잘 이해될 것이다. 제 1 및 제 2 메모리 영역들(1411, 1412)의 구분은 논리적으로 가변 가능하다. 다시 말해서, 제 1 및 제 2 메모리 영역들(1411, 1412)의 물리적인 크기가 메모리 제어기(1200)의 제어 하에 논리적으로 가변 가능할 것이다. 제 1 메모리 영역(1411)에 속한 메모리 블록들은 제 2 메모리 영역(1412)에 속한 메모리 블록들과 다른 방식으로 프로그램될 것이다. 예를 들면, 제 1 메모리 영역(1411)에 속한 메모리 블록들은 단일-비트 프로그램 방식(또는, SLC 프로그램 방식이라 불림)에 따라 프로그램되고, 제 2 메모리 영역(1412)에 속한 메모리 블록들은 멀티-비트 프로그램 방식(또는, MLC/TLC 프로그램 방식이라 불림)(예를 들면, 앞서 설명된 3-스텝 재프로그램 방식)에 따라 프로그램될 것이다. 다시 말해서, 제 1 메모리 영역(1411)에 속한 메모리 셀들 각각은 1-비트 데이터를 저장하고, 제 2 메모리 영역(1412)에 속한 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장할 것이다. 또한, 제 1 메모리 영역(1411)에 속한 메모리 셀들 각각은 제 2 메모리 영역(1412)에 속한 메모리 셀들 각각에 저장되는 데이터 비트들의 수보다 작은 수의 데이터 비트들을 저장할 것이다. 이후 설명되는 바와 같이, 본 발명이 제 1 메모리 영역(1411)에 속한 메모리 셀들 각각이 1-비트 데이터를 저장하는 것에 국한되지 않음은 잘 이해될 것이다.
앞서 설명된 바와 같이, 메모리 제어기(1200)에서 제공되는 데이터는 버퍼 프로그램 동작을 통해 제 1 메모리 영역(1411)에 프로그램될 것이다. 메인 프로그램 동작에 필요한 데이터는 제 1 메모리 영역(1411)으로부터 읽혀지며, 읽혀진 데이터는 메인 프로그램 동작을 통해 제 2 메모리 영역(1412)에 프로그램될 것이다.
도 8a 내지 도 8d는 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 메모리 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다. 도면에서, "BP"는 제 1 메모리 영역(1411)에 대한 버퍼 프로그래밍을 나타내며, "MP"는 제 2 메모리 영역(1412)에 대한 메인 프로그래밍을 나타낸다.
앞서 설명된 바와 같이, 멀티-비트 메모리 장치(1400)는 제 1 메모리 영역(1411)과 제 2 메모리 영역(1412)을 포함할 것이다. 여기서, 제 1 메모리 영역(1411)과 제 2 메모리 영역(1412)는 멀티-비트 메모리 장치(1400)의 메모리 셀 어레이를 구성할 것이다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이는 더 많은 영역들(예를 들면, 메타 영역, 예비 영역, 등)을 포함할 것이다. 메모리 셀 어레이의 메모리 영역들이 물리적으로 구분되는 것이 아니라 논리적으로 구분된다는 것은 잘 이해될 것이다. 이는 메모리 제어기(1200)의 어드레스 맵핑에 따라 메모리 영역들이 정의됨을 의미한다.
도 8a를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(1411)은 1-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 제 2 메모리 영역(1412)은 3-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC/TLC 프로그램 방식에 따라 행해질 것이다.
도 8b를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(1411)은 1-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 제 2 메모리 영역(1412)은 4-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC/TLC 프로그램 방식에 따라 행해질 것이다.
도 8c를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(1411)은 2-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 제 2 메모리 영역(1212)은 3-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC/TLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.
도 8d를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(1411)은 2-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성되고, 제 2 메모리 영역(1412)은 4-비트 데이터를 각각 저장하는 메모리 셀들의 메모리 블록들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC/TLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.
예시적인 실시예에 있어서, 도 8a 내지 도 8d에 도시된 제 1 및 제 2 메모리 영역들(1411, 1412)의 정의가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 시스템에 포함되는 저장 매체가 복수의 멀티-비트 메모리 장치들로 구성되는 경우, 각 멀티-비트 메모리 장치는 메모리 셀 어레이가 제 1 및 제 2 메모리 영역들(1411, 1412)으로 구분되도록 구성될 수 있다. 다른 예로서, 하나 또는 그 보다 많은 멀티-비트 메모리 장치들의 메모리 셀 어레이들 각각은 제 1 메모리 영역(1411)으로 사용되도록 구성될 수 있다. 나머지 멀티-비트 메모리 장치들의 메모리 셀 어레이들 각각은 제 2 메모리 영역(1412)으로 사용되도록 구성될 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 시스템의 프로그램 방법을 개략적으로 보여주는 흐름도이다.
본 발명의 메모리 시스템(1000)이 온칩 버퍼 프로그램 방식을 채용함에 따라, 외부 장치에 의해서 쓰기 요청된 데이터는 버퍼 프로그램 동작을 통해 제 1 메모리 영역(1411)에 프로그램된다. 제 1 메모리 영역(1411)에 저장된 데이터는 메모리 제어기(1200)의 스케쥴링에 따라 메인 프로그램 동작으로서 재프로그램 방식을 통해 제 2 메모리 영역(1412)에 프로그램된다. 제 1 메모리 영역(1411)에 저장된 데이터는 3-스텝 프로그램 동작이 종료될 때까지 유효한 데이터로서 유지되어야 한다. 여기서, 제 1 메모리 영역(1411)에 저장된 데이터는 메모리 제어기(1200)에 의해서 관리되는 맵핑 정보에 따라 유효한 데이터로서 유지될 것이다.
S100 단계에서, 쓰기 동작이 요구되는 지의 여부가 판별될 것이다. 여기서, 쓰기 동작은 외부 장치에 의해서 요청되거나 메모리 제어기(1200) 내부에서 요청될 수 있다. 예시적인 실시예에 있어서, 쓰기 동작은 제 2 메모리 영역(1412)에 대한 쓰기 동작일 것이다. 제 2 메모리 영역(1412)에 대한 쓰기 동작은 제 1 메모리 영역(1411)에 저장된 데이터에 의거하여 행해진다. S120 단계에서, 제 2 메모리 영역(1412)에 대한 쓰기 동작이 수행된다.
제 2 메모리 영역(1412)에 대한 쓰기 동작이 수행된 후, S140 단계에서, 메모리 제어기(1200)는 제 2 메모리 영역(1412)에서 오픈 워드 라인이 발생하였는 지의 여부를 판별한다. 예를 들면, 메모리 제어기(1200)는 제 2 메모리 영역(1412)의 선택된 메모리 블록에서 오픈 워드 라인이 발생하였는 지의 여부를 판별할 것이다. 오픈 워드 라인이 발생하지 않은 경우, 절차는 종료될 것이다. 오픈 워드 라인이 발생한 경우, 절차는 S160 단계로 진행한다. S160 단계에서, 메모리 제어기(1200)는 선택된 메모리 블록의 오픈 워드 라인이 클로즈되도록 불 휘발성 메모리 장치(1400)를 제어한다. 선택된 메모리 블록의 오픈 워드 라인이 클로즈된 후, 절차는 종료될 것이다.
오픈 워드 라인은 다양한 방법들을 이용하여 클로즈될 수 있다. 예를 들면, 오픈 워드 라인에 바로 인접한 상위 워드 라인에 대한 3-스텝 프로그램 동작을 수행함으로써 오픈 워드 라인을 클로즈시킬 수 있다. 또는, 오픈 워드 라인과 스트링 선택 라인 사이에 위치한 모든 워드 라인들에 대해 재프로그램 동작을 수행함으로써 오픈 워드 라인을 클로즈시킬 수 있다. 오픈 워드 라인의 클로즈가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 이후, 다양한 방법들을 통해 오픈 워드 라인이 클로즈되는 예들이 설명될 것이다.
도 10은 오픈 워드 라인이 클로즈되는 실시예를 보여주는 도면이다.
도 10에는 단지 7개의 워드 라인들(WL0~WL6)과 관련된 프로그램 순서가 도시되어 있다. 제 2 메모리 영역(1412)의 메모리 블록들 각각은 재프로그램 동작을 통해 프로그램될 것이다. 제 2 메모리 영역(1412)의 선택된 메모리 블록에 대한 쓰기 동작이 도 10의 좌측 테이블에 도시된 바와 같이 종료되었다고 가정하자. 이러한 경우, 워드 라인(WL2)은 오픈 워드 라인이 될 것이다. 본 발명의 경우, 도 10에 도시된 바와 같이, 오픈 워드 라인(WL2)은 오픈 워드 라인(WL2)에 바로 인접한 상위 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램함으로써 클로즈된다. 이러한 클로즈 동작은 이하 상세히 설명될 것이다.
오픈 워드 라인(WL2)이 오픈 워드 라인(WL2)에 바로 인접한 상위 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램함으로써 클로즈되는 경우, 오픈 워드 라인 클로즈 동작이 종료될 것이다. 이러한 경우, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터(9~14)는 유효하지 않을 것이다. 하지만, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터가 제 1 메모리 영역(1411)에 저장되어 있기 때문에, 호스트의 읽기 동작시 제 1 메모리 영역(1411)에 저장된 데이터가 호스트의 읽기 요청에 따라 유효한 데이터로서 읽혀질 것이다. 앞서 설명된 바와 같이, 메모리 제어기(1200)는 제 2 메모리 영역(1412)에 저장되어 있는 6-페이지 데이터가 제 1 메모리 영역(1411)에 저장되어 있음을 나타내도록 맵핑 정보를 관리할 것이다.
예시적인 실시예에 있어서, 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하는 데 필요한 3-페이지 데이터(또는, 패딩 데이터(padding data)라 불림)는 제 1 메모리 영역(1411)에 저장되어 있고 워드 라인(WL3)의 1-스텝 및 2-스텝 프로그램 동작들을 수행하는 데 사용된 데이터일 수 있다. 또는, 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하는 데 필요한 3-페이지 데이터는 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data)일 수 있다. 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하는 데 필요한 3-페이지 데이터는 메모리 제어기(1200)의 제어 하에 페이지 버퍼 회로(1450)를 통해 제 1 메모리 영역(1411)으로부터 읽혀질 것이다.
다른 실시예에 있어서, 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하는 데 필요한 3-페이지 데이터는 메모리 제어기(1200)로부터 제공되는 데이터일 수 있다. 메모리 제어기(1200)로부터 제공되는 데이터는, 예를 들면, 랜덤화된 데이터(randomized data)일 것이다. 메모리 제어기(1200)로부터 제공되는 데이터는 페이지 버퍼 회로(1450)를 통해 제 2 메모리 영역(1412)에 프로그램될 것이다.
도 11은 오픈 워드 라인이 클로즈되는 다른 실시예를 보여주는 도면이다.
도 11에는 단지 7개의 워드 라인들(WL0~WL6)과 관련된 프로그램 순서가 도시되어 있다. 제 2 메모리 영역(1412)의 메모리 블록들 각각은 재프로그램 동작을 통해 프로그램될 것이다. 제 2 메모리 영역(1412)의 선택된 메모리 블록에 대한 쓰기 동작이 도 11의 좌측 테이블에 도시된 바와 같이 종료되었다고 가정하자. 이러한 경우, 워드 라인(WL2)은 오픈 워드 라인이 될 것이다. 본 발명의 경우, 도 11에 도시된 바와 같이, 오픈 워드 라인(WL2)은 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL5)의 메모리 셀들을 1-스텝 프로그램하고, 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL4)의 메모리 셀들을 2-스텝 프로그램하고, 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램함으로써 클로즈된다. 이러한 클로즈 동작은 이하 상세히 설명될 것이다.
오픈 워드 라인(WL2)이 오픈 워드 라인(WL2)에 바로 인접한 상위 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램함으로써 클로즈되는 경우, 오픈 워드 라인 클로즈 동작이 종료될 것이다. 이러한 경우, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터(9~14)는 유효하지 않을 것이다. 하지만, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터가 제 1 메모리 영역(1411)에 저장되어 있기 때문에, 호스트의 읽기 동작시 제 1 메모리 영역(1411)에 저장된 데이터가 호스트의 읽기 요청에 따라 유효한 데이터로서 읽혀질 것이다. 앞서 설명된 바와 같이, 메모리 제어기(1200)는 제 2 메모리 영역(1412)에 저장되어 있는 6-페이지 데이터가 제 1 메모리 영역(1411)에 저장되어 있음을 나타내도록 맵핑 정보를 관리할 것이다.
예시적인 실시예에 있어서, 워드 라인(WL5)의 메모리 셀들을 1-스텝 프로그램하는 데 필요한 3-페이지 데이터(PD)는 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data)이거나 메모리 제어기(1200)로부터 제공되는 데이터일 수 있다. 워드 라인(WL4)의 메모리 셀들을 2-스텝 프로그램하는 데 필요한 3-페이지 데이터(PD)는 제 1 메모리 영역(1411)에 저장되어 있고 워드 라인(WL4)의 1-스텝 프로그램 동작을 수행하는 데 사용된 데이터이거나, 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data)이거나, 메모리 제어기(1200)로부터 제공되는 데이터일 수 있다. 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하는 데 필요한 3-페이지 데이터(PD)는 제 1 메모리 영역(1411)에 저장되어 있고 워드 라인(WL3)의 1-스텝 및 2-스텝 프로그램 동작들을 수행하는 데 사용된 데이터이거나, 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data)이거나, 메모리 제어기(1200)로부터 제공되는 데이터일 수 있다.
도 12는 오픈 워드 라인이 클로즈되는 또 다른 실시예를 보여주는 도면이다.
도 12에는 단지 9개의 워드 라인들(WL0~WL8)과 관련된 프로그램 순서가 도시되어 있다. 제 2 메모리 영역(1412)의 메모리 블록들 각각은 재프로그램 동작을 통해 프로그램될 것이다. 제 2 메모리 영역(1412)의 선택된 메모리 블록에 대한 쓰기 동작이 도 12의 좌측 테이블에 도시된 바와 같이 종료되었다고 가정하자. 이러한 경우, 워드 라인(WL2)은 오픈 워드 라인이 될 것이다. 본 발명의 경우, 도 12에 도시된 바와 같이, 오픈 워드 라인(WL2)은 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL5)의 메모리 셀들을 1-스텝 프로그램하고, 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL4)의 메모리 셀들을 2-스텝 프로그램하고, 오픈 워드 라인(WL2)에 인접한 상위 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램함으로써 클로즈된다.
이러한 경우, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터는 유효하지 않을 것이다.
도 11을 참조하여 설명된 클로즈 동작과 달리, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터의 유효성을 보장하기 위해서 워드 라인들(WL3, WL4) 역시 클로즈될 것이다.
이러한 경우, 다시 말해서, 워드 라인들(WL2, WL3, WL4)은 워드 라인(WL3)의 메모리 셀들을 3-스텝 프로그램하고, 워드 라인(WL4)의 메모리 셀들을 2-스텝 및 3-스텝 프로그램하고, 워드 라인(WL5)의 메모리 셀들을 1-스텝, 2-스텝, 그리고 3-스텝 프로그램하고, 워드 라인(WL6)의 메모리 셀들을 1-스텝 및 2-스텝 프로그램하고, 워드 라인(WL7)의 메모리 셀들을 1-스텝 프로그램함으로써 클로즈될 수 있다. 여기서, 워드 라인들(WL3, WL4)에 연결된 메모리 셀들에 저장된 6-페이지 데이터의 유효성을 보장하기 위해서 클로즈 동작에 필요한 데이터는 아래와 같이 결정될 것이다.
워드 라인(WL3)에 대한 3-스텝 프로그램 동작을 수행하는 데 필요한 데이터는 제 1 메모리 영역(1411)에 저장되어 있고 워드 라인(WL3)에 대한 1-스텝 및 2-스텝 프로그램 동작들을 수행하는 데 사용된 데이터일 것이다. 워드 라인(WL4)에 대한 2-스텝 및 3-스텝 프로그램 동작들을 수행하는 데 필요한 데이터는 제 1 메모리 영역(1411)에 저장되어 있고 워드 라인(WL4)에 대한 1-스텝 프로그램 동작을 수행하는 데 사용된 데이터일 것이다. 워드 라인(WL5)에 대한 1-스텝, 2-스텝, 그리고 3-스텝 프로그램 동작들을 수행하는 데 필요한 데이터, 워드 라인(WL6)에 대한 1-스텝 및 2-스텝 프로그램 동작들을 수행하는 데 필요한 데이터, 그리고 워드 라인(WL7)에 대한 1-스텝 프로그램 동작들을 수행하는 데 필요한 데이터는 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data)이거나, 메모리 제어기(1200)로부터 제공되는 데이터일 수 있다. 여기서, 워드 라인들(WL3~WL7)에 대한 1-스텝, 2-스텝, 그리고 3-스텝 프로그램 동작들은 도 2에서 설명된 프로그램 순서와 동일할 것이다.
예시적인 실시예에 있어서, 워드 라인(WL7)과 스트링 선택 라인 사이에 존재하는 나머지 워드 라인들에 연결된 메모리 셀들은 오픈 워드 라인 클로즈 동작이 완료된 후 사용될 수 있다.
도 13은 오픈 워드 라인이 클로즈되는 또 다른 실시예를 보여주는 도면이다.
도 13에 도시된 오픈 워드 라인 클로즈 방법에 따르면, 오픈 워드 라인이 발생하는 경우, 1-스텝, 2-스텝, 그리고 3-스텝 프로그램 동작들 중 적어도 하나의 프로그램 동작이 완료되지 않은 워드 라인들에 연결된 메모리 셀들에 대한 1-스텝, 2-스텝, 그리고 3-스텝 프로그램 동작들이 제 1 메모리 영역(1411)에 저장된 임의 데이터(random data) 또는 메모리 제어기(1200)로부터 제공되는 데이터를 이용하여 수행될 수 있다.
이하, 도 10, 도 11, 또는 도 12를 참조하여 설명된 오픈 워드 라인 클로즈 방식을 제 1 클로즈 정책이라 칭하고, 도 13을 참조하여 설명된 오픈 워드 라인 클로즈 방식을 제 2 클로즈 정책이라 칭한다.
도 14는 본 발명의 다른 실시예에 따른 프로그램 방법을 보여주는 흐름도이다.
S200 단계에서, 쓰기 동작이 요구되는 지의 여부가 판별될 것이다. 여기서, 쓰기 동작은 외부 장치에 의해서 요청되거나 메모리 제어기(1200) 내부에서 요청될 수 있다. 예시적인 실시예에 있어서, 쓰기 동작은 제 2 메모리 영역(1412)에 대한 쓰기 동작일 것이다. 제 2 메모리 영역(1412)에 대한 쓰기 동작은 제 1 메모리 영역(1411)에 저장된 데이터에 의거하여 행해진다. S220 단계에서, 제 2 메모리 영역(1412)에 대한 쓰기 동작이 수행된다.
제 2 메모리 영역(1412)에 대한 쓰기 동작이 수행된 후, S240 단계에서, 메모리 제어기(1200)는 제 2 메모리 영역(1412)에서 오픈 워드 라인이 발생하였는 지의 여부를 판별한다. 예를 들면, 메모리 제어기(1200)는 제 2 메모리 영역(1412)의 선택된 메모리 블록에서 오픈 워드 라인이 발생하였는 지의 여부를 판별할 것이다. 오픈 워드 라인이 발생하지 않은 경우, 절차는 종료될 것이다. 오픈 워드 라인이 발생한 경우, 절차는 S260 단계로 진행한다.
S260 단계에서, 메모리 제어기(1200)는 오픈 워드 라인이 발생한 선택된 메모리의 빈 저장 공간의 크기가 기준을 초과하지는 지의 여부를 판별한다. 여기서, 기준은 특정 크기로 제한되지 않는다. 오픈 워드 라인이 발생한 선택된 메모리의 빈 저장 공간의 크기가 기준을 초과하는 것으로 판별되면, 절차는 S280 단계로 진행할 것이다. S280 단계에서, 오픈 워드 라인은 도 10, 도 11, 또는 도 12을 참조하여 설명된 제 1 클로즈 정책에 의거하여 클로즈될 것이다. 이러한 경우, 재프로그램 동작을 경험하지 않은 워드 라인들의 메모리 셀들로 구성된 빈 저장 공간은 사용될 것이다. 이후, 절차는 종료될 것이다. 오픈 워드 라인이 발생한 선택된 메모리의 빈 저장 공간의 크기가 기준을 초과하지 않은 것으로 판별되면, 절차는 S290 단계로 진행할 것이다. S290 단계에서, 오픈 워드 라인은 도 13을 참조하여 설명된 제 2 클로즈 정책에 의거하여 클로즈될 것이다. 이러한 경우, 빈 저장 공간은 패딩 데이터로 채워질 것이다. 이후, 절차는 종료될 것이다.
도 15는 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다. 컴퓨팅 시스템은 처리 유니트(2101), 사용자 인터페이스(2202), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2303), 메모리 제어기(2404), 그리고 저장 매체(2505)를 포함한다.
메모리 제어기(2404)는 도 5에 도시된 것과 실질적으로 동일하게 구성되고, 저장 매체(2505)는 도 6에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 메모리 제어기(2404)는 프로그램 동작이 수행될 때 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 경우, 메모리 제어기(2404)는 제 2 메모리 영역(1412)의 메모리 블록의 오픈 워드 라인이 클로즈되도록 저장 매체(2505)의 불 휘발성 메모리 장치를 제어한다.
저장 매체(2505)에는 처리 유니트(2101)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2404)를 통해 저장될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2606)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.
도 16은 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들(CH0~CHn-1)을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 제어기(4200)는 도 4에 도시된 것과 실질적으로 동일하게 구성되고, 저장 매체(4100)의 불 휘발성 메모리 장치들 각각은 도 5에 도시된 불 휘발성 메모리 장치과 실질적으로 동일하게 구성될 것이다. 예를 들면, 제어기(4200)는 프로그램 동작이 수행될 때 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 경우, 제어기(4200)는 제 2 메모리 영역(1412)의 메모리 블록의 오픈 워드 라인이 클로즈되도록 저장 매체(4100)의 불 휘발성 메모리 장치를 제어한다.
도 17은 도 16에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 18은 도 16에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 17에 도시된 바와 같이, 스토리지는 도 16에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 18에 도시된 바와 같이, 스토리지 서버는 도 16에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 19는 본 발명에 따른 모비낸드를 개략적으로 보여주는 블록도이다. 도 19를 참조하면, 모비낸드(5000)는 적어도 하나의 낸드 플래시 메모리 장치(5100) 및 제어기(5200)를 포함할 수 있다. 모비낸드(5000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다.
낸드 플래시 메모리 장치(5100)는 SDR(Sing Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 예시적인 실시 예에 있어서, 낸드 플래시 메모리 장치(5100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층되어 구현될 수 있다. 단품의 낸드 플래시 메모리 장치들 각각은 도 5에 도시된 것과 실질적으로 동일하게 구성되며, 제어기(5200)는 도 4에 도시된 것과 실질적으로 동일하게 동작할 것이다. 예를 들면, 메모리 제어기(5200)는 프로그램 동작이 수행될 때 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 경우, 메모리 제어기(5200)는 제 2 메모리 영역(1412)의 메모리 블록의 오픈 워드 라인이 클로즈되도록 각 플래시 휘발성 메모리 장치를 제어한다.
메모리 제어기(5200)는 복수의 채널들을 통하여 플래시 메모리 장치(5100)에 연결된다. 제어기(5200)는 적어도 하나의 제어기 코어(5210), 호스트 인터페이스(5220) 및 낸드 인터페이스(5230)를 포함한다. 적어도 하나의 제어기 코어(5210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(5220)는 제어기(5210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(5230)는 낸드 플래시 메모리 장치(5100)와 제어기(5200)의 인터페이싱을 수행한다. 예시적인 실시 예에 있어서, 호스트 인터페이스(5220)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, 모비낸드(5000)의 호스트 인터페이스(5220)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
모비낸드(5000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(5100) 및 낸드 인터페이스(5230)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(5200)에 제공된다. 예시적인 실시 예에 있어서, 모비낸드(5000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명에 따른 모비낸드(5000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 읽기 동작 특성을 갖는다. 본 발명의 실시 예에 따른 모비낸드(5000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 갤럭시노트, 아이폰 등)에 응용 가능하다.
도 20은 본 발명에 따른 통신장치를 개략적으로 보여주는 블록도이다. 도 20을 참조하면, 모바일 장치(6000)는 통신 유닛(6100), 제어기(6200), 메모리 유닛(6300), 디스플레이 유닛(6400), 터치 스크린 유닛(6500), 및 오디오 유닛(6600)을 포함한다. 메모리 유닛(6300)은 적어도 하나의 디램(6310), 적어도 하나의 원낸드(6320), 및 적어도 하나의 모비낸드(6330)를 포함한다.
모바일 장치에 대한 좀더 자세한 것은 미국 공개 번호들 US 2010/0010040, US 2010/0062715, US 2010/0309237, 그리고 US 2010/0315325에서 설명되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 21은 본 발명의 실시예에 따른 반도체 드라이브가 적용되는 시스템을 개략적으로 보여주는 도면이다.
도 21에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 22는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 22를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 제어기(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다. 인터페이스부(9221)는 호스트와 메모리 카드 사이에 데이터 교환을 수행하기 위한 카드 프로토콜(예를 들어, SD/MMC)을 통해 호스트와 인터페이싱한다.
제어기(9222)는 도 4에 도시된 것과 실질적으로 동일하게 구성되고, 불 휘발성 메모리 장치(9207)는 도 5에 도시된 불 휘발성 메모리 장치과 실질적으로 동일하게 구성될 것이다. 예를 들면, 제어기(9222)는 프로그램 동작이 수행될 때 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 경우, 제어기(9222)는 제 2 메모리 영역(1412)의 메모리 블록의 오픈 워드 라인이 클로즈되도록 불 휘발성 메모리 장치(9207)를 제어한다.
도 23은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 도 3에서 설명된 메모리 제어기 및 불 휘발성 메모리 장치를 포함할 것이다. 예를 들면, 메모리 제어기는 프로그램 동작이 수행될 때 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 지의 여부를 판별한다. 제 2 메모리 영역(1412)의 메모리 블록에서 오픈 워드 라인이 발생하는 경우, 메모리 제어기는 제 2 메모리 영역(1412)의 메모리 블록의 오픈 워드 라인이 클로즈되도록 불 휘발성 메모리 장치를 제어한다.
메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 24는 도 23의 메모리 카드가 사용되는 다양한 응용 분야들을 보여주는 도면이다.
도 24를 참조하면, 메모리 카드(9331)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC), 등에 사용될 수 있다.
본 발명의 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 메모리 시스템
1200: 메모리 제어기
1400: 불 휘발성 메모리

Claims (10)

  1. 셀 당 m-비트 데이터가 저장되는 제 1 메모리 블록들과 셀 당 n-비트 데이터가 저장되는 제 2 메모리 블록들을 포함하는 불 휘발성 메모리 장치와; 그리고
    상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하며,
    제 2 메모리 블록에 대한 프로그램 동작이 수행될 때, 상기 메모리 제어기는 상기 제 2 메모리 블록에서 생성되는 오픈 워드 라인이 클로즈되도록 상기 불 휘발성 메모리 장치를 제어하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈되는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 수행하는 데 필요한 데이터는 상기 제 1 메모리 블록들 중 어느 하나에 저장된 임의 데이터, 상기 메모리 제어기로부터 제공되는 데이터, 또는 상기 메모리 제어기로부터 제공되는 랜덤화된 데이터인 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인을 제외한 나머지 상위 워드 라인들에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈되는 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인들 중 1-스텝 프로그램된 그리고 2-스텝 프로그램된 메모리 셀들과 연결된 워드 라인들과 함께 클로즈되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 오픈 워드 라인에 인접한 상위 워드 라인들에 연결된 메모리 셀들에 대한 재프로그램 동작이 완료된 후 상기 제 2 메모리 블록의 빈 저장 공간은 패딩 데이터로 채워지는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 m-비트 데이터는 1-비트 데이터이고 상기 n-비트 데이터는 3-비트 데이터인 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 제어기로부터 제공되는 데이터는 버퍼 프로그램 동작을 통해 상기 제 1 메모리 블록들에 저장되고, 상기 제 1 메모리 블록들에 저장된 데이터는 메인 프로그램 동작을 통해 상기 제 2 메모리 블록들에 저장되는 메모리 시스템.
  9. 셀 당 m-비트 데이터가 저장되는 제 1 메모리 블록들과 셀 당 n-비트 데이터 (n은 m보다 큰 양의 정수)가 저장되는 제 2 메모리 블록들을 포함하는 불 휘발성 메모리 장치를 제어하는 메모리 제어기의 프로그램 방법에 있어서:
    상기 제 1 메모리 블록들 중 적어도 하나의 메모리 블록에 저장된 데이터가 상기 제 2 메모리 블록에 프로그램되도록 상기 불 휘발성 메모리 장치를 제어하고,
    상기 프로그램된 메모리 블록이 오픈 워드 라인을 포함하는 지의 여부를 판별하고,
    상기 프로그램된 메모리 블록이 오픈 워드 라인을 포함할 때, 상기 프로그램된 메모리 블록의 오픈 워드 라인이 클로즈되도록 상기 불 휘발성 메모리 장치를 제어하는 것을 포함하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 2 메모리 블록에서 생성된 오픈 워드 라인은 상기 오픈 워드 라인에 인접한 상위 워드 라인에 연결된 메모리 셀들에 대한 재프로그램 동작을 완료함으로써 클로즈되는 프로그램 방법.
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