KR20110095706A - 데이터 저장 시스템 및 그것의 오픈 블록 관리 방법 - Google Patents

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Abstract

여기에 제공되는 멀티-비트 메모리 장치와 상기 멀티-비트 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하는 데이터 저장 시스템의 동작 방법이 제공되며, 상기 동작 방법은 외부로부터 요청된 쓰기 동작이 랜덤 쓰기 동작인 지의 여부를 판별하고, 상기 요청된 쓰기 동작이 랜덤 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작 전에 쓰기 동작이 행해진 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작을 수행하고,
상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별하고, 상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 오픈 블록에 쓰기 요청된 데이터를 쓰는 것을 포함한다.

Description

데이터 저장 시스템 및 그것의 오픈 블록 관리 방법{MEMORY SYSTEM AND OPEN BLOCK MANANGING METHOD THEREOF}
본 발명은 스토리지에 관한 것으로, 좀 더 구체적으로는 데이터 저장 시스템에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 멀티-비트 메모리 장치의 신뢰성을 향상시킬 수 있는 데이터 저장 시스템의 방법에 관한 것이다.
본 발명의 일 특징은 멀티-비트 메모리 장치와 상기 멀티-비트 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하는 데이터 저장 시스템의 동작 방법을 제공하며, 동작 방법은 외부로부터 요청된 쓰기 동작이 랜덤 쓰기 동작인 지의 여부를 판별하고, 상기 요청된 쓰기 동작이 랜덤 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작 전에 쓰기 동작이 행해진 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작을 수행하고, 상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별하고, 상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 오픈 블록에 쓰기 요청된 데이터를 쓰는 것을 포함한다.
본 발명의 다른 특징은 복수의 메모리 블록들을 갖는 멀티-비트 메모리 장치와; 그리고 상기 멀티-비트 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며, 상기 메모리 제어기는 랜덤 쓰기 동작이 요청될 때 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 수행되는 정교한 프로그램 종료 정책에 따라 상기 멀티-비트 메모리 장치의 오픈 블록을 관리하도록 구성되는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예들에 의하면, 다양한 정교한 프로그램 정책들에 의거하여 랜덤 데이터 쓰기 동작으로 인해 생긴 오픈 블록을 효율적으로 관리함으로써 그리고 오픈 블록에 대한 쓰기 동작이 요청될 때 거치 프로그램된 워드 라인에 가해지는 커플링을 효율적으로 관리함으로써 거친 프로그램된 워드 라인에 대한 데이터 신뢰성을 보장하는 것이 가능하다.
도 1은 예시적인 실시예에 따른 어드레스 스크램블 방식을 보여주는 도면이다.
도 2는 거친 프로그램 동작까지만 경험한 워드 라인이 프로그램 진행 상태에 따라 인접 워드 라인에 의해서 커플링받는 경우들을 설명하기 위한 도면이다.
도 3은 본 발명의 예시적인 실시예들에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명의 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
도 6은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 도 8에 도시된 단계(B153)를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 도 8에 도시된 단계(B153)를 설명하기 위한 도면이다.
도 11은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
도 14는 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
도 15는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 오픈 블록 관리 방법을 설명하기 위한 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
각 메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 멀티-비트/멀티-레벨 데이터를 저장하는 메모리 장치(이하, 멀티-레벨 메모리 장치라 칭함)의 신뢰성을 확보하는 것이 점차적으로 어려워지고 있다. 신뢰성을 떨어뜨리는 요인들 중 대표적인 하나는 인접 메모리 셀들 사이의 커플링으로 인한 문턱 전압들의 변화일 것이다. 예를 들면, 이전에 프로그램된 메모리 셀의 문턱 전압은 프로그램된 메모리 셀에 인접한 메모리 셀이 프로그램될 때 생기는 커플링으로 인해 변화될 수 있다. 그러한 커플링을 효율적으로 관리하기 위해서 어드레스 스크램블 방식(address scramble manner)이 멀티-레벨 메모리 장치에 적용되며, 어드레스 스크램블 방식의 일예가 도 1에 도시되어 있다.
하나의 메모리 셀에 3-비트 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도시의 편의상, 도 1에는 단지 4개의 워드 라인들(WL0∼WL3)이 도시되어 있다. 각 워드 라인에는 복수의 메모리 셀들(MC)이 연결될 것이다. 먼저, 2-비트 데이터가 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 수행될 것이다. 즉, 1-스텝 프로그램 동작 동안, 첫 번재 워드 라인(WL0)에 연결된 메모리 셀들에는 2-페이지 데이터가 저장될 것이다. 이는 도 1에서 ①로 표기되어 있다. 그 다음에, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대해서 1-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ②로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행된 후, 두 번째 워드 라인(WL1)의 아래에 위치한 첫 번째 워드 라인(WL1)에 연결된 메모리 셀들에 1-비트 데이터가 저장되는 거친 프로그램 동작(coarse program operatioin)이 수행될 것이다. 이는 도 1에서 ③로 표기되어 있다. 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대해서 거친 프로그램 동작이 수행된 후, 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 수행되고, 이는 도 1에서 ④로 표기되어 있다. 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작 이후, 두 번째 워드 라인(WL2)에 연결된 메모리 셀들에 1-비트 데이터가 저장되는 거친 프로그램 동작이 수행될 것이다. 이는 도 1에서 ⑤로 표기되어 있다. 첫 번째 워드 라인(WL0)에 대한 정교한 프로그램 동작(fine program operation)이 수행될 것이다. 이는 도 1에서 ⑥로 표기되어 있다. 이후, 1-스텝, 거친, 그리고 정교한 프로그램 동작들이 앞서 설명된 프로그램 순서(도 1 참조)에 따라 순차적으로 수행될 것이다. 도 1에서 설명된 프로그램 순서에 따라 워드 라인들이 선택되는 방식을 어드레스 스크램블 방식이라 칭한다.
도 1에는 단지 3-비트 데이터과 관련된 어드레스 스크램블 방식이 설명되었다. 하지만, 어드레스 스크램블 방식은 4 또는 그 보다 많거나 적은 데이터 비트들에도 적용될 수 있음은 잘 이해될 것이다.
1-스텝 프로그램 동작과 거친 프로그램 동작이 완료되면, 3-비트 데이터에 대응하는 문턱 전압 분포들(예를 들면, 8개의 문턱 전압 분포들)이 모두 형성될 것이다. 비록 거친 프로그램 동작이 완료됨에 따라 모든 문턱 전압 분포들이 형성되더라도, 문턱 전압 분포들 사이의 마진은 문턱 전압 분포들을 명확하게 구분하기에 충분하지 않을 것이다. 문턱 전압 분포들을 명확하게 구분하기에 충분한 마진을 확보하기 위해서 정교한 프로그램 동작이 수행될 것이다. 정교한 프로그램 동작은 각 문턱 전압 분포의 폭을 좁히기 위해 행해지며, 거친 프로그램 동작에서 사용되는 문턱 전압 분포들의 검증 전압들 보다 소정 전압만큼 각각 높은 검증 전압들을 사용하여 행해질 것이다. 이러한 프로그램 방식을 통해 인접한 메모리 셀들 사이의 커플링을 줄이는 것이 가능하다. 이러한 프로그램 방법/알고리즘은 N-스텝 재프로그램 방법/알고리즘(N-step reprogram method/algorithm)이라 칭한다. 여기서, N은 메모리 셀에 저장되는 데이터 비트들의 수에 따라 가변될 것이다.
이러한 N-스텝 재프로그램 방법에 의하면, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터를 유지할 필요가 있다. 예를 들면, 1-스텝 프로그램 동작은 메모리 제어기에서 멀티-비트 메모리 장치에 제공되는 데이터에 의거하여 행해지고, 거친 프로그램 동작은 1-스텝 프로그램 동작을 통해 저장된 데이터와 메모리 제어기에서 제공되는 데이터에 의거하여 행해질 것이다. 정교한 프로그램 동작은 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터에 의거하여 행해질 것이다. 하지만, 앞서 설명된 바와 같이, 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터를 정확하게 읽는 것은 어렵다. 이는 정교한 프로그램 동작에 필요한 데이터는 메모리 제어기에서 멀티-비트 메모리 장치로 제공되어야 함을 의미한다. 그러한 까닭에, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터가 메모리 제어기에 의해서 유지될 것이다.
멀티-비트 메모리 장치에 저장되는 데이터는 크게 시퀀셜 데이터(sequential data)와 랜덤 데이터(random data)로 구분될 수 있다. 시퀀셜 데이터는 도 1에서 설명된 프로그램 순서에 따라 동일한 메모리 블록에 연속적으로 쓰여질 데이터를 나타내며, 랜덤 데이터는 이전의 쓰기 동작이 수행된 메모리 블록과 다른 메모리 블록에 쓰여질 데이터를 나타낸다. 랜덤 데이터 쓰기 동작이 요청될 때, 이전의 쓰기 동작이 수행된 메모리 블록에서 데이터 신뢰도를 보장할 수 없는 워드 라인은 거친 프로그램 동작이 행해지고 정교한 프로그램 동작이 수행되지 않은 워드 라인일 것이다. 이는, 앞서 설명된 바와 같이, 거친 프로그램 동작에 의해서 형성된 문턱 전압 분포들 사이의 마진은 문턱 전압 분포들을 명확하게 구분하기에 충분하지 않기 때문이다. 이하, 거친 프로그램 동작이 행해지고 정교한 프로그램 동작이 수행되지 않은 워드 라인을 포함하는 메모리 블록을 오픈 블록(open block)이라 칭한다.
거친 프로그램 동작까지만 경험한 워드 라인의 메모리 셀들(즉, 거친 프로그램된 메모리 셀들)은 프로그램 진행 상태에 따라 인접 워드 라인에 의해서 커플링받으며, 커플링 경우들은 도 2에 도시되어 있다. 도 2에서, 거친 프로그램 동작까지만 경험한 워드 라인(이하, "거친 프로그램된 워드 라인"이라 칭함)은 점선 박스로 표시된 메모리 셀을 포함하는 워드 라인(WL1)이다. 거친 프로그램된 워드 라인을 포함하는 오픈 블록은, 도 2에 도시된 바와 같이, 4개의 경우들 중 어느 하나에 속할 것이다. 예를 들면, 제 1 경우는 제 2 워드 라인(WL1)에 대한 거친 프로그램 동작이 수행된 프로그램 상태를 나타내고, 제 2 경우는 제 1 워드 라인(WL1)에 대한 정교한 프로그램 동작이 수행된 프로그램 상태를 나타낸다. 제 3 경우는 거친 프로그램된 워드 라인(WL1)의 상부 워드 라인(WL3)에 대한 1-스텝 프로그램 동작이 수행된 프로그램 상태를 나타내고, 제 4 경우는 거친 프로그램된 워드 라인(WL1)의 바로 위에 위치한 워드 라인(WL2)에 대한 거친 프로그램 동작이 수행된 프로그램 상태를 나타낸다. 거친 프로그램 동작이 수행된 후, 거친 프로그램된 워드 라인의 바로 아래에 위치한 워드 라인에 대한 정교한 프로그램 동작이 수행된다고 가정하자. 이러한 가정에 따르면, 오픈 블록은 제 2 경우와 제 3 경우에만 생길 것이다.
랜덤 데이터 쓰기 동작의 요청으로 인해 오픈 블록들의 수가 증가함에 따라, 정교한 프로그램 동작을 수행하는 데 필요한 데이터를 계속해서 유지하기 위해서 메모리 제어기는 큰 용량의 버퍼 메모리를 필요로 할 것이다. 예를 들면, 제 2 경우에 대응하는 오픈 블록에 있어서, 메모리 제어기는 제 2 워드 라인(WL1)의 메모리 셀들에 저장된 데이터(복수의 페이지 데이터로 구성됨)와 제 3 워드 라인(WL2)의 메모리 셀들에 저장된 데이터(복수의 페이지 데이터로 구성됨)을 유지할 것이다. 제 3 경우에 대응하는 오픈 블록에 있어서, 메모리 제어기는 제 2 워드 라인(WL1)의 메모리 셀들에 저장된 데이터(복수의 페이지 데이터로 구성됨), 제 3 워드 라인(WL2)의 메모리 셀들에 저장된 데이터(복수의 페이지 데이터로 구성됨), 그리고 제 4 워드 라인(WL3)의 메모리 셀들에 저장된 데이터(복수의 페이지 데이터로 구성됨)을 유지할 것이다. 랜덤 데이터 쓰기 동작이 요청될 때 생기는 오픈 블록은 효율적으로 관리되어야 할 것이다. 또한, 오픈 블록에 대한 쓰기 동작이 요청될 때 거치 프로그램된 워드 라인에 가해지는 커플링을 효율적으로 관리하여야 할 것이다. 이는 이후 상세히 설명될 것이다.
도 3은 본 발명의 예시적인 실시예들에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 3을 참조하면, 데이터 저장 시스템(1000)은 멀티-비트 메모리 장치(100), 메모리 제어기(200), 그리고 호스트(300)를 포함할 것이다. 멀티-비트 메모리 장치(100)는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 멀티-비트 메모리 장치(100)와 메모리 제어기(200)는 메모리 카드, 반도체 디스크(Solid State Drive: SSD), 메모리 스틱, 또는 그와 같은 것을 구성할 것이다. 멀티-비트 메모리 장치(100)는 복수의 메모리 블록들(섹터들/뱅크들)을 포함하며, 각 메모리 블록은 행들과 열들로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-비트/멀티-레벨 데이터를 저장할 것이다. 메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원/수직 어레이 구조를 갖도록 배열될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제20080/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
메모리 제어기(200)는 호스트(300)의 요청에 응답하여 멀티-비트 메모리 장치(100)를 제어하도록 구성될 것이다. 메모리 제어기(200)는 버퍼 메모리(210)와 에러 정정 코드(ECC) 유니트(220)를 포함할 것이다. 버퍼 메모리(210)는 호스트(300)로부터 전송된 데이터를 임시 저장하는 데 그리고 멀티-비트 메모리 장치(100)로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(220)는 멀티-비트 메모리 장치(100)에 저장될 데이터로부터 ECC 코드를 생성하도록 구성될 것이다. ECC 유니트(220)는 ECC 코드에 의거하여, 멀티-비트 메모리 장치(100)로부터 읽혀진 데이터의 에러를 정정하도록 구성될 것이다. 메모리 제어기(200)는 다양한 정교한 프로그램 정책들에 의거하여, 랜덤 데이터 쓰기 동작으로 인해 생긴 오픈 블록을 효율적으로 관리하도록 그리고 오픈 블록에 대한 쓰기 동작이 요청될 때 거친 프로그램된 워드 라인에 가해지는 커플링을 효율적으로 관리하도록 구성될 것이다. 그러한 정교한 프로그램 정책들은 이후 상세히 설명될 것이다. 다양한 정교한 프로그램 정책들에 의거하여 랜덤 데이터 쓰기 동작으로 인해 생긴 오픈 블록을 효율적으로 관리함으로써 그리고 오픈 블록에 대한 쓰기 동작이 요청될 때 거치 프로그램된 워드 라인에 가해지는 커플링을 효율적으로 관리함으로써 거친 프로그램된 워드 라인에 대한 데이터 신뢰성을 보장하는 것이 가능하다. 또한, 버퍼 메모리(210)의 크기를 적정하게 결정하는 것이 가능하다.
도 4는 본 발명의 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
메모리 블록(BLKi)이 도 2의 제 2 경우에 대응하는 오픈 블록일 때 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되었다고 가정하자(도 4에서, B101 블록 참조). 앞서 설명된 바와 같이, 메모리 블록(BLKi)에 속한 워드 라인(WL1) 즉, 거친 프로그램된 워드 라인(WL1)의 메모리 셀들에 저장된 데이터를 보장하는 것은 어렵다. 그러한 까닭에, 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 요청되면, 메모리 제어기(200)는 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 4에서, B102 블록 참조). 도 4에서, 빗금친 원(FP)은 정교한 프로그램 동작이 수행됨을 나타낼 것이다. 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 완료됨에 따라, 메모리 제어기(200)는 거친 프로그램 워드 라인(WL1)과 관련된 데이터를 유지할 필요가 없다.
그 다음에, 메모리 제어기(200)는 호스트(300)에 의해서 쓰기 요청된 랜덤 데이터를 메모리 블록(BLKj)에 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 4에서, B103 블록 참조). 랜덤 데이터의 프로그램 동작은 도 1에서 설명된 것과 실질적으로 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 메모리 블록(BLKi)에 대한 쓰기 동작이 요청될 때, 메모리 제어기(200)는 이전에 프로그램된 워드 라인들 중 최상위 워드 라인(예를 들면, WL2)에 바로 인접한 상위 워드 라인(이하, 스킵 워드 라인이라 칭함)(예를 들면, WL3)에 대한 프로그램 동작이 생략되도록 그리고 스킵 워드 라인(예를 들면, WL3)에 바로 인접한 상위 워드 라인(예를 들면, WL4)부터 도 1에서 설명된 프로그램 순서에 따라 프로그램 동작이 수행되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이는 이전에 프로그램된 최상위 워드 라인(예를 들면, WL2)의 1-스텝 프로그램 동작이 수행된 상태에서 최상위 워드 라인(WL2)에 바로 인접한 상위 워드 라인(예를 들면, WL3)의 프로그램 동작이 수행될 때 생기는 커플링을 없애기 위함이다.
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 완료될 것이다. 이러한 정책을 정교한 프로그램 종료 정책(fine program close policy)이라 칭한다.
도 5는 본 발명의 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
메모리 블록(BLKi)이 도 2의 제 3 경우에 대응하는 오픈 블록일 때 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되었다고 가정하자(도 5에서, B111 블록 참조). 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되면, 메모리 제어기(200)는 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 5에서, B112 블록 참조). 도 5에서, 빗금친 원(FP)은 정교한 프로그램 동작이 수행됨을 나타낼 것이다. 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 완료됨에 따라, 메모리 제어기(200)는 거친 프로그램 워드 라인(WL1)과 관련된 데이터를 유지할 필요가 없다.
그 다음에, 메모리 제어기(200)는 호스트(300)에 의해서 쓰기 요청된 랜덤 데이터를 메모리 블록(BLKj)에 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 5에서, B113 블록 참조). 랜덤 데이터의 프로그램 동작은 도 1에서 설명된 것과 실질적으로 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 메모리 블록(BLKi) 즉, 오픈 블록에 대한 쓰기 동작이 요청될 때, 메모리 제어기(200)는 이전에 프로그램된 워드 라인들 중 최상위 워드 라인(예를 들면, WL3)에 바로 인접한 상위 워드 라인(이하, 스킨 워드 라인이라 칭함)(예를 들면, WL4)에 대한 프로그램 동작이 생략되도록 그리고 스킨 워드 라인(예를 들면, WL4)에 바로 인접한 상위 워드 라인(예를 들면, WL5)부터 도 1에서 설명된 프로그램 순서에 따라 프로그램 동작이 수행되도록 멀티-비트 메모리 장치(100)를 제어할 것이다.
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 완료될 것이다. 이러한 정책을 정교한 프로그램 종료 정책이라 칭한다.
도 6은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
메모리 블록(BLKi)이 도 2의 제 2 경우에 대응하는 오픈 블록일 때 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되었다고 가정하자(도 6에서, B131 블록 참조). 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 요청되면, 메모리 제어기(200)는 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 6에서, B132 블록 참조). 도 6에서, 빗금친 원(FP)은 정교한 프로그램 동작이 강제로 수행됨을 나타낼 것이다. 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 완료됨에 따라, 메모리 제어기(200)는 거친 프로그램 워드 라인(WL1)과 관련된 데이터를 유지할 필요가 없다.
그 다음에, 메모리 제어기(200)는 호스트(300)에 의해서 쓰기 요청된 랜덤 데이터를 메모리 블록(BLKj)에 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 6에서, B133 블록 참조). 랜덤 데이터의 프로그램 동작은 도 1에서 설명된 것과 실질적으로 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 메모리 블록(BLKi) 즉, 오픈 블록에 대한 쓰기 동작이 재개될 때, 메모리 제어기(200)는 강제로 정교한 프로그램 동작을 경험한 워드 라인(WL1)에 바로 인접한 상위 워드 라인(WL2)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 6에서, B134 블록 참조). 이러한 경우, 1-스텝 프로그램 동작만이 수행된 워드 라인(예를 들면, WL2)의 추가적인 프로그램 동작들(예를 들면, 거친 프로그램 동작 및 정교한 프로그램 동작)은 생략될 것이다. 쓰기 요청된 데이터는 워드 라인(WL2)에 바로 인접한 상위 워드 라인(WL3)의 메모리 셀들(도 6에서, ①로 표기됨)에 저장될 것이다. 쓰기 요청된 데이터는 워드 라인(WL2)에 대한 정교한 프로그램 동작 전에 또는 후에 워드 라인(WL3)의 메모리 셀들에 저장될 수 있다.
여기서, 워드 라인(WL2)에 대한 정교한 프로그램 동작(또는, 2-비트 정교한 프로그램 동작)은 1-스텝 프로그램 동작을 수행할 때 사용된 검증 전압들보다 소정 전압만큼 높은 검증 전압들을 이용하여 행해질 것이다.
최상위 워드 라인(예를 들면, WL2)에 대한 정교한 프로그램 동작이 수행된 후, 도 1에서 설명된 프로그램 순서에 따라 데이터가 프로그램될 것이다(도 6에서, B135 블록 참조).
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 완료될 것이다. 이러한 정책을 정교한 프로그램 종료 정책이라 칭한다.
도 7은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
메모리 블록(BLKi)이 도 2의 제 3 경우에 대응하는 오픈 블록일 때 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되었다고 가정하자(도 7에서, B141 블록 참조). 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 요청되면, 메모리 제어기(200)는 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 7에서, B142 블록 참조). 도 7에서, 빗금친 원(FP)은 정교한 프로그램 동작이 수행됨을 나타낼 것이다. 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 완료됨에 따라, 메모리 제어기(200)는 거친 프로그램 워드 라인(WL1)과 관련된 데이터를 유지할 필요가 없다.
그 다음에, 메모리 제어기(200)는 호스트(300)에 의해서 쓰기 요청된 랜덤 데이터를 메모리 블록(BLKj)에 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 7에서, B143 블록 참조). 랜덤 데이터의 프로그램 동작은 도 1에서 설명된 것과 실질적으로 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 오픈 블록으로서 메모리 블록(BLKi)에 대한 쓰기 동작이 재개될 때, 메모리 제어기(200)는 강제로 정교한 프로그램 동작을 경험한 워드 라인(WL1)에 바로 인접한 상위 워드 라인(WL2)에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 7에서, B144 블록 참조). 이러한 경우, 1-스텝 프로그램 동작만이 수행된 워드 라인(예를 들면, WL2)의 추가적인 프로그램 동작들(예를 들면, 거친 프로그램 동작 및 정교한 프로그램 동작)은 생략될 것이다. 쓰기 요청된 데이터는 프로그램된 워드 라인들 중 최상위 워드 라인(예를 들면, WL3)에 바로 인접한 상위 워드 라인(WL4)의 메모리 셀들(도 7에서, ①로 표기됨)에 저장될 것이다.
여기서, 워드 라인(WL2)에 대한 정교한 프로그램 동작(또는, 2-비트 정교한 프로그램 동작)은 1-스텝 프로그램 동작을 수행할 때 사용된 검증 전압들보다 소정 전압만큼 높은 검증 전압들을 이용하여 행해질 것이다.
강제로 정교한 프로그램 동작을 경험한 워드 라인(WL1)에 바로 인접한 상위 워드 라인(예를 들면, WL2)에 대한 정교한 프로그램 동작이 수행된 후, 도 1에서 설명된 프로그램 순서에 따라 데이터가 프로그램될 것이다(도 7에서, B145 블록 참조).
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 완료될 것이다. 이러한 정책을 정교한 프로그램 종료 정책이라 칭한다.
도 8은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 처리 시스템의 오픈 블록 관리 방법을 개략적으로 설명하기 위한 도면이다.
메모리 블록(BLKi)에 대한 쓰기 요청 이후에 오픈 블록 유형에 관계없이 메모리 블록(BLKi)과 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되었다고 가정하자(도 8에서, B151 블록 참조). 다른 메모리 블록(BLKj)에 대한 랜덤 데이터 쓰기 동작이 호스트(300)로부터 요청되면, 메모리 제어기(200)는 호스트(300)에 의해서 쓰기 요청된 랜덤 데이터를 다른 메모리 블록(BLKj)에 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 8에서, B152 블록 참조). 이때, 앞서의 설명과 달리, 오픈 블록에 속한 거친 프로그램된 워드 라인은 어떠한 추가적인 동작없이 그대로 유지될 것이다. 랜덤 데이터의 프로그램 동작은 도 1에서 설명된 것과 실질적으로 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이후, 메모리 블록(BLKi)에 대한 쓰기 동작이 재개될 때, 메모리 제어기(200)는 거친 프로그램된 워드 라인에 인접한 워드 라인에 대한 거친 프로그램 동작이 수행되기 이전에 거친 프로그램된 워드 라인의 메모리 셀들로부터 데이터를 읽도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 8에서, B153 블록 참조). 그렇게 읽혀진 데이터는 메모리 제어기(200)의 버퍼 메모리(210)에 저장될 것이다. 이때, 메모리 제어기(200)의 ECC 유니트(220)에 의해서 읽혀진 데이터의 에러들이 정정될 것이다. 정정된 데이터는, 이후, 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 도 1에서 설명된 프로그램 순서에 따라 결정될 때 멀티-비트 메모리 장치(100)로 전송될 것이다. 그렇게 전송된 데이터에 의거하여 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 수행될 것이다.
도 9는 본 발명의 일 실시예에 따른 도 8에 도시된 단계(B153)를 설명하기 위한 도면이다.
도 9에 도시된 오픈 블록 즉, 메모리 블록(BLKi)은 도 2에서 설명된 제 2 경우에 대응할 것이다. 메모리 블록(BLKi)에 대한 쓰기 동작이 재개될 때, 쓰기 요청된 데이터는 도 1에서 설명된 프로그램 순서에 따라 결정된 워드 라인(예를 들면, WL3)의 메모리 셀들(도 9에서, ①로 표기됨)에 저장될 것이다(도 9에서, B161 블록 참조). 도 1에서 설명된 프로그램 순서에 따르면, 다음 데이터는 거친 프로그램 동작에 의해서 워드 라인(WL2)의 메모리 셀들에 저장될 것이다. 앞서 설명된 바와 같이, 오픈 블록에 속한 거친 프로그램된 워드 라인에 바로 인접한 워드 라인에 대한 거친 프로그램 동작이 수행되기 이전에, 오픈 블록에 속한 거친 프로그램된 워드 라인(예를 들면, WL1)의 메모리 셀들로부터 데이터가 읽혀질 것이다. 따라서, 메모리 제어기(200)는 거친 프로그램된 워드 라인의 메모리 셀들로부터 데이터를 읽도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 9에서, B162 블록 참조). 이때, 그렇게 읽혀진 데이터는 메모리 제어기(200)의 버퍼 메모리(210)에 저장되며, 메모리 제어기(200)의 ECC 유니트(220)에 의해서 읽혀진 데이터의 에러들이 정정될 것이다.
거친 프로그램된 워드 라인의 메모리 셀들로부터 데이터가 읽혀진 후, 프로그램 순서에 따라 워드 라인(WL2)의 메모리 셀들(도 9에서, ②로 표기됨)에 거친 프로그램 동작에 의해서 데이터가 저장될 것이다(도 9에서, B163 블록 참조). 프로그램 순서에 따라 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 결정되면, 메모리 제어기(200)에 저장된 데이터(즉, 거친 프로그램된 워드 라인의 메모리 셀들로부터 읽혀진 데이터)는 멀티-비트 메모리 장치(100)로 로드될 것이다. 메모리 제어기(200)에 저장된 데이터가 멀티-비트 메모리 장치(100)로 로드되면, 오픈 블록(BLKi)에 속한 거친 프로그램된 워드 라인의 메모리 셀들(도 9에서, ③로 표기됨)에 대한 정교한 프로그램 동작이 수행될 것이다(도 9에서, B164 블록 참조).
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작은 오픈 블록에 대한 쓰기 동작의 재개시에 완료될 것이다. 이러한 정책을 정교한 프로그램 오픈 정책(fine program open policy)이라 칭한다.
도 10은 본 발명의 다른 실시예에 따른 도 8에 도시된 단계(B153)를 설명하기 위한 도면이다.
도 10에 도시된 오픈 블록 즉, 메모리 블록(BLKi)은 도 2에서 설명된 제 3 경우에 대응할 것이다. 오픈 블록인 메모리 블록(BLKi)에 대한 쓰기 동작이 재개될 때, 쓰기 요청된 데이터는 도 1에서 설명된 프로그램 순서에 따라 결정된 워드 라인의 메모리 셀들에 저장될 것이다. 제 3 경우에 대응하는 메모리 블록(BLKi)의 프로그램 순서에 따르면, 쓰기 요청된 데이터는 거친 프로그램 동작을 통해 워드 라인(WL2)의 메모리 셀들에 저장될 것이다. 이는 워드 라인(WL2)에 대한 거친 프로그램 동작이 수행됨을 의미한다. 따라서, 오픈 블록에 속한 거친 프로그램된 워드 라인에 바로 인접한 워드 라인에 대한 거친 프로그램 동작이 수행되기 이전에, 메모리 제어기(200)는 오픈 블록에 속한 거친 프로그램된 워드 라인(예를 들면, WL1)의 메모리 셀들로부터 데이터를 읽도록 멀티-비트 메모리 장치(100)를 제어할 것이다(도 10에서, B171 블록 참조). 이때, 거친 프로그램된 워드 라인(예를 들면, WL1)의 메모리 셀들로부터 읽혀진 데이터는 메모리 제어기(200)의 버퍼 메모리(210)에 저장되며, 메모리 제어기(200)의 ECC 유니트(220)에 의해서 읽혀진 데이터의 에러들이 정정될 것이다.
거친 프로그램된 워드 라인의 메모리 셀들로부터 데이터가 읽혀진 후, 쓰기 요청된 데이터는 도 1에서 설명된 프로그램 순서에 따라 거친 프로그램 동작에 의해서 워드 라인(WL2)의 메모리 셀들(도 9에서, ①로 표기됨)에 저장될 것이다(도 10에서, B172 블록 참조). 프로그램 순서에 따라 거친 프로그램된 워드 라인(WL1)에 대한 정교한 프로그램 동작이 결정되면, 메모리 제어기(200)에 저장된 데이터(즉, 거친 프로그램된 워드 라인의 메모리 셀들로부터 읽혀진 데이터)는 멀티-비트 메모리 장치(100)로 로드될 것이다. 메모리 제어기(200)에 저장된 데이터가 멀티-비트 메모리 장치(100)로 로드되면, 오픈 블록(BLKi)에 속한 거친 프로그램된 워드 라인의 메모리 셀들(도 9에서, ②로 표기됨)에 대한 정교한 프로그램 동작이 수행될 것이다(도 10에서, B173 블록 참조).
앞서의 설명에 따르면, 랜덤 데이터 쓰기 동작이 요청될 때 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작은 오픈 블록에 대한 쓰기 동작의 재개시에 완료될 것이다. 이러한 정책을 정교한 프로그램 오픈 정책이라 칭한다.
도 11은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
S100 단계에서, 호스트(300)는 메모리 제어기(200)에 쓰기 동작을 요청할 것이다. S110 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 랜덤 쓰기 동작인 지의 여부를 판별할 것이다. 랜덤 쓰기 동작은 이전에 요청된 쓰기 동작과 현재 요청된 쓰기 동작이 서로 다른 메모리 블록들에서 각각 행해짐을 나타낼 것이다. 호스트(300)에 의해서 쓰기 동작이 랜덤 쓰기 동작이 아닌 것으로 판별되면, S120 단계에서, 메모리 제어기(200)는 동일한 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후, 절차는 종료될 것이다.
만약 호스트(300)에 의해서 쓰기 동작이 랜덤 쓰기 동작인 것으로 판별되면, 절차는 S130 단계로 진행할 것이다. S130 단계에서, 메모리 제어기(200)는 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. S130 단계는 도 4 내지 도 7에서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 S140 단계로 진행하며, S140 단계에서는 다른 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후, 절차는 종료될 것이다.
도 12는 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
S200 단계에서, 호스트(300)는 메모리 제어기(200)에 쓰기 동작을 요청할 것이다. S210 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록과 관련된 쓰기 동작(이하, 오픈 블록 쓰기 동작이라 칭함)인 지의 여부를 판별할 것이다. 오픈 블록은 도 2에서 설명된 것과 실질적으로 동일한 조건에 따라 결정되며, 그것에 대한 설명은 그러므로 생략될 것이다. 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작이 아닌 것으로 판별되면, S220 단계에서, 메모리 제어기(200)는 오픈 블록이 아닌 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후, 절차는 종료될 것이다.
만약 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, S230 단계에서, 메모리 제어기(200)는 이전에 프로그램된 최상위 워드 라인에 인접한 워드 라인에 대한 프로그래밍을 생략할 것이다. 이후, 절차는 S240 단계로 진행하며, S240 단계에서는 메모리 제어기(200)는 오픈 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. S230 및 S240 단계들은 도 4 및 도 5에서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 종료될 것이다.
도 13은 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
S300 단계에서, 호스트(300)는 메모리 제어기(200)에 쓰기 동작을 요청할 것이다. S310 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별할 것이다. 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작이 아닌 것으로 판별되면, S320 단계에서, 메모리 제어기(200)는 오픈 블록이 아닌 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후, 절차는 종료될 것이다.
호스트(300)에 의해서 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 절차는 S330 단계로 진행할 것이다. S330 단계에서, 메모리 제어기(200)는 강제로 정교한 프로그램된 워드 라인에 인접한 워드 라인에 대해 정교한 프로그램 동작(예를 들면, 2-비트 정교한 프로그램 동작)을 수행하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 프로그램 순서에 따라 정교한 프로그램 동작 전에 또는 이후에 쓰기 요청된 데이터가 오픈 블록에 쓰여질 것이다. S330 단계는 도 6 및 도 7에서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 종료될 것이다.
도 14는 본 발명의 또 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 방법을 설명하기 위한 흐름도이다.
S400 단계에서, 호스트(300)는 메모리 제어기(200)에 쓰기 동작을 요청할 것이다. S410 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별할 것이다. 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작이 아닌 것으로 판별되면, S420 단계에서, 메모리 제어기(200)는 오픈 블록이 아닌 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후, 절차는 종료될 것이다.
호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 절차는 S430 단계로 진행할 것이다. S430 단계에서, 메모리 제어기(200)는 오픈 블록에 속한 거친 프로그램된 워드 라인에 인접한 워드 라인에 대한 거친 프로그램 동작 이전에 오픈 블록에 속한 거친 프로그램된 워드 라인의 메모리 셀들로부터 데이터를 읽도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 그렇게 읽혀진 데이터(즉, 거친 프로그램된 메모리 셀들로부터 읽혀진 데이터)의 에러들은 메모리 제어기(200)의 ECC 유니트(220)에 의해서 정정되며, 정정된 데이터는 메모리 제어기(200)의 버퍼 메모리(210)에 저장될 것이다. 버퍼 메모리(210)에 저장된 정정 데이터(즉, 거친 프로그램된 메모리 셀들로부터 읽혀진 데이터)는 프로그램 순서에 따라 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 결정될 때 멀티-비트 메모리 장치(100)로 로드될 것이다. 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작은 로드된 데이터에 의거하여 행해질 것이다. 쓰기 요청된 데이터는 프로그램 순서에 따라 읽기 동작 전에, 읽기 동작과 데이터 로드 동작 사이에, 또는 데이터 로드 동작 이후에 오픈 블록에 저장될 것이다. S430 단계는 도 8 내지 도 10에서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 종료될 것이다.
도 15는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 동작 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 동작 방법이 참조 도면들에 의거하여 설명될 것이다.
S500 단계에서, 호스트(300)는 메모리 제어기(200)에 쓰기 동작을 요청할 것이다. S510 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 랜덤 쓰기 동작인 지의 여부를 판별할 것이다. 만약 호스트(300)에 의해서 요청된 쓰기 동작이 랜덤 쓰기 동작이 아닌 것으로 판별되면, 절차는 S520 단계로 진행할 것이다. S520 단계에서, 메모리 제어기(200)는 동일한 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후 절차는 종료될 것이다. 만약 호스트(300)에 의해서 쓰기 동작이 랜덤 쓰기 동작인 것으로 판별되면, 절차는 S530 단계로 진행할 것이다. S530 단계에서, 메모리 제어기(200)는 결정된 정교한 프로그램 정책(예를 들면, 정교한 프로그램 종료/오픈 정책)에 의거하여 오픈 블록을 관리할 것이다. 오픈 블록의 관리는 도 4 및 도 5에서 설명된 것과 실질적으로 동일한 방식으로 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다. S530 단계는 선택적으로 행해질 것이다. 예를 들면, 메모리 제어기(200)가 정교한 프로그램 오픈 정책에 따라 동작하는 경우 그리고 이전의 쓰기 동작을 경험한 메모리 블록이 오픈 블록이 아닌 경우, S530 단계는 생략될 것이다.
S540 단계에서, 메모리 제어기(200)는 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별할 것이다. 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작이 아닌 것으로 판별되면, 절차는 S520 단계로 진행할 것이다. S520 단계에서, 메모리 제어기(200)는 오픈 블록이 아닌 메모리 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이후 절차는 종료될 것이다.
만약 호스트(300)에 의해서 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 절차는 S550 단계로 진행할 것이다. S550 단계에서, 메모리 제어기(200)는 결정된 정교한 프로그램 정책(예를 들면, 정교한 프로그램 종료/오픈 정책)에 따라 오픈 블록에 쓰기 요청된 데이터를 저장하도록 멀티-비트 메모리 장치(100)를 제어할 것이다. S550 단계는 결정된 정교한 프로그램 정책에 속한 오픈 블록 관리 방식(도 4 내지 도 10 참조)에 따라 행해질 것이다. 이후, 절차는 종료될 것이다.
본 발명의 예시적인 실시예에 있어서, 메모리 제어기(200)는 앞서 설명된 정교한 프로그램 정책들 중 어느 하나에 따라 동작하도록 구성될 수 있다. 하지만, 메모리 제어기(200)는 정교한 프로그램 정책들을 모두 사용하도록 구성될 수 있다. 이러한 경우, 정교한 프로그램 정책들을 이용하여 멀티-비트 메모리 장치(100)의 영역들(예를 들면, 메인 영역, 스페어 영역, 메타 영역, 등)을 독립적으로 관리하도록 메모리 제어기(200)를 구성할 수 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 멀티 비트 메모리 장치
200: 메모리 제어기
300: 호스트
1000: 데이터 저장 시스템

Claims (10)

  1. 멀티-비트 메모리 장치와 상기 멀티-비트 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하는 데이터 저장 시스템의 동작 방법에 있어서:
    외부로부터 요청된 쓰기 동작이 랜덤 쓰기 동작인 지의 여부를 판별하고,
    상기 요청된 쓰기 동작이 랜덤 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작 전에 쓰기 동작이 행해진 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작을 수행하고,
    상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 지의 여부를 판별하고,
    상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작인 것으로 판별되면, 상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 오픈 블록에 쓰기 요청된 데이터를 쓰는 것을 포함하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  2. 제 1 항에 있어서,
    상기 요청된 쓰기 동작 전에 쓰기 동작이 행해진 메모리 블록이 오픈 블록이 아닌 경우, 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작은 생략되는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  3. 제 1 항에 있어서,
    상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 오픈 블록에 쓰기 요청된 데이터를 쓰는 것은
    상기 오픈 블록에 속한 이전에 프로그램된 최상위 워드 라인에 인접한 워드 라인에 대한 프로그램 동작을 스킵하고,
    프로그램 순서에 따라 상기 오픈 블록에 상기 쓰기 요청된 데이터를 저장하는 것을 포함하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  4. 제 1 항에 있어서,
    상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 오픈 블록에 쓰기 요청된 데이터를 쓰는 것은
    상기 오픈 블록에 속한 강제로 정교한 프로그램된 워드 라인에 인접한 워드 라인에 대한 정교한 프로그램 동작을 수행하고,
    프로그램 순서에 따라 상기 쓰기 요청된 데이터를 상기 오픈 블록에 저장하는 것을 포함하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  5. 제 4 항에 있어서,
    상기 쓰기 요청된 데이터를 상기 오픈 블록에 저장하는 것은 상기 오픈 블록에 속한 강제로 정교한 프로그램된 워드 라인에 인접한 워드 라인에 대한 정교한 프로그램 동작을 수행하는 것 전에 또는 후에 행해지는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  6. 제 4 항에 있어서,
    상기 오픈 블록에 속한 강제로 정교한 프로그램된 워드 라인에 인접한 워드 라인에 대한 나머지 프로그램 동작들은 생략되는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  7. 제 1 항에 있어서,
    상기 요청된 쓰기 동작이 랜덤 쓰기 동작이 아닌 것으로 판별되거나 상기 요청된 쓰기 동작이 오픈 블록 쓰기 동작이 아닌 것으로 판별되면, 상기 요청된 쓰기 동작에 대응하는 상기 멀티-비트 메모리 장치의 메모리 블록에 쓰기 요청된 데이터를 쓰는 것을 더 포함하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  8. 복수의 메모리 블록들을 갖는 멀티-비트 메모리 장치와; 그리고
    상기 멀티-비트 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며,
    상기 메모리 제어기는 랜덤 쓰기 동작이 요청될 때 상기 멀티-비트 메모리 장치의 오픈 블록에 속한 거친 프로그램된 워드 라인에 대한 정교한 프로그램 동작이 수행되는 정교한 프로그램 종료 정책에 따라 상기 멀티-비트 메모리 장치의 오픈 블록을 관리하도록 구성되는 데이터 저장 시스템.
  9. 제 8 항에 있어서,
    외부로부터 요청된 쓰기 동작이 오픈 블록 쓰기 동작일 때, 상기 메모리 제어기는 상기 오픈 블록에 속한 이전에 프로그램된 최상위 워드 라인에 인접한 워드 라인에 대한 프로그램 동작을 스킵하도록 그리고 프로그램 순서에 따라 상기 오픈 블록에 쓰기 요청된 데이터를 저장하도록 상기 멀티-비트 메모리 장치를 제어하는 데이터 저장 시스템.
  10. 제 8 항에 있어서,
    외부로부터 요청된 쓰기 동작이 오픈 블록 쓰기 동작일 때, 상기 메모리 제어기는 상기 오픈 블록에 속한 강제로 정교한 프로그램된 워드 라인에 인접한 워드 라인에 대한 정교한 프로그램 동작을 수행하도록 그리고 프로그램 순서에 따라 상기 쓰기 요청된 데이터를 상기 오픈 블록에 저장하도록 상기 멀티-비트 메모리 장치를 제어하는 데이터 저장 시스템.
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