KR101830808B1 - 메모리 시스템 및 그것의 데이터 저장 방법 - Google Patents

메모리 시스템 및 그것의 데이터 저장 방법 Download PDF

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Abstract

여기에 개시되는 메모리 시스템은 제 1 및 제 2 메모리 블록들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치, 그리고 상기 제 1 메모리 블록으로부터 상기 불 휘발성 메모리 장치의 페이지 버퍼로 데이터를 읽도록 상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되, 상기 메모리 제어기는 상기 불 휘발성 메모리 장치로부터 전송된 상기 데이터의 에러 정정 동작을 수행하고, 상기 데이터의 에러 비트 수가 기준 값을 초과하지 않는 경우, 상기 메모리 제어기에서 상기 불 휘발성 메모리 장치로 상기 데이터의 전송은 생략되고, 상기 페이지 버퍼의 상기 데이터는 상기 제 2 메모리 블록으로 프로그램된다.

Description

메모리 시스템 및 그것의 데이터 저장 방법{MEMORY SYSTEM AND DATA STORING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 성능을 향상시킬 수 있는 메모리 시스템 및 그것의 데이터 저장 방법을 제공하는 것이다.
본 발명의 일 특징은 데이터 정보를 저장하는 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며, 상기 메모리 셀 어레이의 제 1 메모리 블록의 데이터가 상기 메모리 셀 어레이의 제 2 메모리 블록으로 옮겨지는 동작시, 상기 메모리 제어기는 상기 제 1 메모리 블록과 상기 제 2 메모리 블록 중 적어도 하나의 상태에 의거하여 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 결정하는 메모리 시스템을 제공하는 것이다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 1 메모리 블록의 프로그램-소거 사이클 수가 기준 프로그램-소거 사이클 수에 도달하였는 지의 여부에 따라 행해진다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 1 메모리 블록의 프로그램-소거 사이클 수 및 상기 제 2 메모리 블록의 프로그램-소거 사이클의 수의 조합이 기준 조건을 만족하는 지의 여부에 따라 행해진다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 1 메모리 블록의 마모율이 기준값에 도달하였는 지의 여부에 따라 행해진다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 1 메모리 블록의 마모율 및 상기 제 2 메모리 블록의 마모율의 조합이 기준 조건에 도달하였는 지의 여부에 따라 행해진다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 1 메모리 블록의 프로그램-소거 사이클 수 및 상기 제 2 메모리 블록의 마모율에 의거하여 결정된다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작은 상기 제 2 메모리 블록의 프로그램-소거 사이클 수 및 상기 제 1 메모리 블록의 마모율에 의거하여 결정된다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작이 결정되면, 상기 메모리 제어기는 상기 읽혀진 데이터 중 일부에 대한 에러 검출 및 정정 동작을 수행하고, 상기 에러 검출 및 정정 동작의 결과로서 상기 일부 데이터의 에러 비트 수가 기준값을 초과하는 지의 여부를 판별한다.
예시적인 실시예에 있어서, 상기 에러 검출 및 정정 동작의 결과로서 상기 일부 데이터의 에러 비트 수가 기준값을 초과하지 않는 것으로 판별되면, 상기 메모리 제어기는 상기 읽혀진 데이터의 나머지에 대한 에러 검출 및 정정 동작을 생략한다.
예시적인 실시예에 있어서, 상기 에러 검출 및 정정 동작의 결과로서 상기 일부 데이터의 에러 비트 수가 기준값을 초과하는 것으로 판별되면, 상기 메모리 제어기는 상기 읽혀진 데이터의 나머지에 대한 에러 검출 및 정정 동작을 수행한다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 상기 에러 정정 동작이 결정되면, 상기 메모리 제어기는 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행하고, 상기 에러 검출 및 정정 동작이 패스되었는 지의 여부를 판별한다.
예시적인 실시예에 있어서, 상기 에러 검출 및 정정 동작이 페일된 것으로 판별될 때, 상기 메모리 제어기는 상기 제 1 메모리 블록에 대한 데이터 리커버 읽기 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어하며, 상기 데이터 리커버 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작이 패스될 때 에러 정정된 데이터를 상기 불 휘발성 메모리 장치로 전송한다.
예시적인 실시예에 있어서, 상기 데이터 리커버 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작이 페일된 것으로 판별될 때, 상기 메모리 제어기는 제 1 메모리 블록에 대한 읽기 재시도 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어하며, 상기 읽기 재시도 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작이 패스될 때 에러 정정된 데이터를 상기 불 휘발성 메모리 장치로 전송한다.
예시적인 실시예에 있어서, 상기 제 1 메모리 블록의 메모리 셀들 각각은 단일-비트 데이터를 저장하고, 상기 제 2 메모리 블록의 메모리 셀들 각각은 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이의 제 1 메모리 블록의 데이터가 상기 메모리 셀 어레이의 제 2 메모리 블록으로 옮겨지는 동작은 온-칩 버퍼 프로그램 동작의 메인 프로그램 동작을 포함한다.
본 발명의 실시예들에 따르면, 메모리 시스템의 성능을 향상시킬 수 있을 뿐만 아니라, 전력 소모를 줄이는 거싱 가능하다.
도 1a는 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 설명하기 위한 도면이다.
도 1b는 각 메모리 셀이 당 3-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 메모리 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 6은 도 5에서 언급된 정정 생략 상태를 판별하기 위한 기준을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
도 12는 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 14은 도 13에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 15은 도 13에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 19는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 20은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 21은 도 20의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1a는 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 설명하기 위한 도면이다.
각 메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 멀티-비트(또는, 멀티-레벨) 데이터를 저장하는 메모리 장치(이하, 멀티-레벨 메모리 장치라 칭함)의 신뢰성을 확보하는 것이 점차적으로 어려워지고 있다. 신뢰성을 떨어뜨리는 요인들 중 대표적인 하나는 인접 메모리 셀들 사이의 커플링으로 인한 문턱 전압들의 변화일 것이다. 예를 들면, 이전에 프로그램된 메모리 셀의 문턱 전압은 프로그램된 메모리 셀에 인접한 메모리 셀이 프로그램될 때 생기는 커플링으로 인해 변화될 수 있다.
하나의 메모리 셀에 3-비트 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도시의 편의상, 도 1a에는 단지 4개의 워드 라인들(WL0∼WL3)이 도시되어 있다. 워드 라인들(WL0∼WL3) 각각에는 복수의 메모리 셀들(MC)이 연결될 것이다. 먼저, 하위 2-비트 데이터가 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 수행될 것이다. 즉, 1-스텝 프로그램 동작 동안, 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에는 2-페이지 데이터가 저장될 것이다. 이는 도 1a에서 ①로 표기되어 있다. 그 다음에, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대해서 1-스텝 프로그램 동작이 수행될 것이다. 이는 도 1a에서 ②로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행된 후, 두 번째 워드 라인(WL1)의 아래에 위치하고 하위 2-비트 데이터가 프로그램된 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 상위 1-비트 데이터가 저장되는 거친 프로그램 동작(coarse program operation)(또는, 두번째 스텝 프로그램(2-step programming)이라 불림)이 수행될 것이다. 이는 도 1a에서 ③로 표기되어 있다. 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대해서 거친 프로그램 동작이 수행된 후, 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 수행되고, 이는 도 1a에서 ④로 표기되어 있다. 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작 이후, 하위 2-비트 데이터가 프로그램된 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 상위 1-비트 데이터가 저장되는 거친 프로그램 동작이 수행될 것이다. 이는 도 1a에서 ⑤로 표기되어 있다. 그 후, 첫 번째 워드 라인(WL0)에 대한 정교한 프로그램 동작(fine program operation)이 수행될 것이다. 이는 도 1a에서 ⑥로 표기되어 있다. 이후, 1-스텝, 거친, 그리고 정교한 프로그램 동작들이 앞서 설명된 프로그램 순서(도 1a 참조)에 따라 순차적으로 수행될 것이다. 도 1a에서 설명된 프로그램 순서에 따라 워드 라인들이 선택되는 방식을 어드레스 스크램블 방식이라 칭한다. 어드레스 스크램블 방식이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
1-스텝 프로그램 동작과 거친 프로그램 동작이 완료되면, M-비트 데이터(M은 2 또는 그 보다 큰 정수)에 대응하는 문턱 전압 분포들(예를 들면, 2M개의 문턱 전압 분포들)이 모두 형성될 것이다. 비록 거친 프로그램 동작이 완료됨에 따라 모든 문턱 전압 분포들이 형성되더라도, 문턱 전압 분포들 사이의 마진은 문턱 전압 분포들을 명확하게 구분하기에 충분하지 않을 것이다. 문턱 전압 분포들을 명확하게 구분하기에 충분한 마진을 확보하기 위해서 정교한 프로그램 동작이 수행될 것이다. 정교한 프로그램 동작은 각 문턱 전압 분포의 폭을 좁히기 위해 행해지며, 거친 프로그램 동작에서 사용되는 문턱 전압 분포들의 검증 전압들보다 소정 전압만큼 각각 높은 검증 전압들을 사용하여 행해질 것이다. 이러한 프로그램 방식을 통해 인접한 메모리 셀들 사이의 커플링을 줄이는 것이 가능하다. 이러한 프로그램 방법/알고리즘은 재프로그램 방법/알고리즘(reprogram method/algorithm)이라 칭한다.
예시적인 실시예에 있어서, 3-비트 데이터를 위한 재프로그램 방법 즉, 1-스텝 프로그래밍, 거친 프로그래밍, 그리고 정교한 프로그래밍이 2-비트 데이터 및 4-비트 데이터의 재프로그램 방법에도 모두 적용됨은 잘 이해될 것이다.
이러한 재프로그램 방법에 의하면, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터를 유지할 필요가 있다. 예를 들면, 1-스텝 프로그램 동작은 메모리 제어기에서 멀티-비트 메모리 장치에 제공되는 데이터에 의거하여 행해지고, 거친 프로그램 동작은 1-스텝 프로그램 동작을 통해 저장된 데이터와 메모리 제어기에서 제공되는 데이터에 의거하여 행해질 것이다. 정교한 프로그램 동작은 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터에 의거하여 행해질 것이다. 하지만, 앞서 설명된 바와 같이, 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터를 정확하게 읽는 것은 어렵다. 이는 정교한 프로그램 동작에 필요한 데이터는 메모리 제어기에서 멀티-비트 메모리 장치로 제공되어야 함을 의미한다. 그러한 까닭에, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터가 메모리 제어기에 의해서 유지될 것이다. 이는 정교한 프로그램 동작에 필요한 데이터를 유지하기 위한 큰 용량의 버퍼 메모리가 메모리 제어기에 제공됨을 의미한다. 버퍼 메모리의 용량을 줄이기 위해서 이후 설명되는 온-칩 버퍼 프로그래밍(On-chip Buffered Programming: OBP) 기술이 메모리 시스템에 적용될 수 있다.
도 1b는 각 메모리 셀이 당 3-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다. 이하, 3-스텝 프로그램 방식에 따른 프로그램 방법이 참조 도면들에 의거하여 설명될 것이다.
먼저, 선택된 워드 라인(예를 들면, WL0, 도 1a 참조)의 메모리 셀들에는 2-페이지 데이터(즉, 제 1 및 제 2 페이지 데이터)가 동시에 저장될 것이다. 이때, 도 1b의 박스(31)에 도시된 바와 같이, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(Q1, Q2, Q3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.
앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 거친 프로그램 동작은 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들의 1-스텝 프로그램 동작 이후에 행해질 것이다. 이때, 도 1b의 박스(31)의 실선으로 표시된 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다.
그 다음에, 선택된 워드 라인(WL0)의 메모리 셀들에는 1-페이지 데이터가 저장될 것이다. 이때, 도 1b의 박스(32)에 도시된 바와 같이, 각 상태에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 대응하는 문턱 전압 산포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 예를 들면, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태(P1)에 대응하는 문턱 전압 분포에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q1)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P2, P3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q2)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P4, P5)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q3)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P6, P7)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.
앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 정교한 프로그램 동작은 인접한 워드 라인들(예를 들면, WL2, WL1)에 대한 1-스텝 프로그램 동작 및 거친 프로그램 동작 이후에 행해질 것이다. 이때, 도 1b의 박스(32)의 실선으로 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인들(예를 들면, WL2, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다. 이러한 이유로, 거친 프로그램된 메모리 셀들로부터 데이터를 정확하게 읽는 것이 어렵다.
워드 라인(WL0)에 속한 메모리 셀들이 도 1b의 박스(33)에 도시된 바와 같은 최종 문턱 전압 분포들(P1)), 을 갖도록 프로그램될 것이다. 이러한 동작은 정교한 프로그램 동작이라 불린다. 앞서 설명된 바와 같이, 정교한 프로그램 동작은 이전에 프로그램된 데이터(예를 들면, 제 1 내지 제 3 페이지 데이터)를 필요로 하며, 이는 워드 라인(WL0)에 속한 메모리 셀들로부터 이전에 프로그램된 데이터를 정확하게 읽는 것이 어렵기 때문에 메모리 제어기로부터 제공되는 데이터(또는, 메모리 장치에 의해서 유지되는 데이터)에 의거하여 행해질 것이다. 도 1b의 박스(33)의 실선으로 도시된 바와 같이, 정교한 프로그램된 메모리 셀들 역시 인접한 워드 라인들에 속한 메모리 셀들의 산포들은 프로그램될 때 생기는 커플링으로 인해 넓어질 수 있다.
이후, 각 워드 라인에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작이 도 1a에서 설명된 프로그램 순서에 따라 행해지며, 이는 도 1b에서 설명된 것과 동일한 방식으로 행해질 것이다.
도 2는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 데이터 저장 시스템(3000)은 불 휘발성 메모리 장치로서 멀티-비트 메모리 장치(3100), 메모리 제어기(3200), 그리고 호스트(3300)를 포함할 것이다. 멀티-비트 메모리 장치(3100)는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 멀티-비트 메모리 장치(3100)와 메모리 제어기(3200)는, 데이터 저장 장치 또는 메모리 시스템으로서, 메모리 카드, 반도체 디스크(Solid State Drive: SSD), 메모리 스틱, 또는 그와 같은 것을 구성할 것이다. 멀티-비트 메모리 장치(3100)는 복수의 메모리 블록들(섹터들/뱅크들)을 포함하며, 각 메모리 블록은 행들과 열들로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-비트(또는, 멀티-레벨) 데이터를 저장할 것이다. 메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원/수직 어레이 구조를 갖도록 배열될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제2008/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치(3100)의 메모리 블록들은 제 1 메모리 영역(3101)과 제 2 메모리 영역(3102)으로 구분될 것이다. 여기서, 제 1 및 제 2 메모리 영역들(3101, 3102)의 구분이 물리적인 것이 아니라 논리적으로 행해짐은 잘 이해될 것이다. 제 1 및 제 2 메모리 영역들(3101, 3102)의 구분은 논리적으로 가변 가능하다. 제 1 메모리 영역(3101)에 속한 메모리 블록들은 제 2 메모리 영역(3102)에 속한 메모리 블록들과 다른 방식으로 프로그램될 것이다. 예를 들면, 제 1 메모리 영역(3101)에 속한 메모리 블록들은 단일-비트 프로그램 방식(이하, SLC 프로그램 방식이 칭함)에 따라 프로그램되고, 제 2 메모리 영역(3102)에 속한 메모리 블록들은 멀티-비트 프로그램 방식(이하, MLC 프로그램 방식이라 칭함)에 따라 프로그램될 것이다. 다시 말해서, 제 1 메모리 영역(3101)에 속한 메모리 셀들 각각은 1-비트 데이터를 저장하고, 제 2 메모리 영역(3102)에 속한 메모리 셀들 각각은 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저장할 것이다. 결과적으로, 제 1 메모리 영역(3101)에 속한 메모리 셀들 각각은 제 2 메모리 영역(3102)에 속한 메모리 셀들 각각에 저장되는 M-비트 데이터보다 작은 수의 데이터 비트들을 저장할 것이다.
계속해서 도 2를 참조하면, 메모리 제어기(3200)는 호스트(3300)의 요청에 응답하여 멀티-비트 메모리 장치(3100)를 제어하도록 구성될 것이다. 메모리 제어기(3200)는 버퍼 메모리(3201)와 에러 검출 및 정정 회로(3202)를 포함할 것이다. 버퍼 메모리(3201)는 호스트(3300)로부터 전송된 데이터를 임시 저장하는 데 그리고 멀티-비트 메모리 장치(3100)로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 에러 검출 및 정정 회로(3202)는 멀티-비트 메모리 장치(3100)에 저장될 데이터를 부호화하도록 그리고 멀티-비트 메모리 장치(3100)로부터 읽혀진 데이터를 복호화하도록 구성된다. 부호화는 패리티 정보를 생성하는 동작을 포함하며, 패리티 정보는 필드 단위로 생성될 수 있다. 한 페이지의 데이터는 하나 또는 그 보다 많은 필드들로 구성될 수 있다. 복호화는 에러 검출 및 정정 동작을 포함할 것이다.
메모리 제어기(3200)는 정적 스케쥴링 방식(static scheduling manner)으로 메모리 장치(3100)의 프로그램 동작을 제어할 것이다. 예를 들면, 제 1 메모리 영역(3101)에 대한 최소 프로그램 단위의 데이터가 버퍼 메모리(3201)에 저장되면, 메모리 제어기(3200)는 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 저장되도록 멀티-비트 메모리 장치(3100)를 제어할 것이다. 이는 버퍼 프로그램 동작이라 칭한다. 제 2 메모리 영역(3102)에 대한 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모이면, 메모리 제어기(3200)는 제 2 메모리 영역(3102)에 대한 최소 프로그램 단위의 데이터가 제 2 메모리 영역(3102)에 저장되도록 멀티-비트 메모리 장치(3100)를 제어할 것이다. 이는 메인 프로그램 동작이라 칭한다. 버퍼 프로그램 동작과 메인 프로그램 동작은 온-칩 버퍼 프로그래밍 동작(On-chip Buffered Programming (OBP) operation)을 구성한다.
메인 프로로그램 동작은 제 2 메모리 영역(3102)에 대한 MLC 프로그래밍을 위해서 제 1 메모리 영역(3101)에 대한 2번 또는 그 보다 많은 SLC 읽기 동작들을 수반한다. 메모리 제어기(3200)는 각 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. 이는 제 1 메모리 영역(3101)에서 발생하는 에러 비트들이 메인 프로그램 동작을 통해 제 2 메모리 영역(3102)에 저장되는 것을 방지하기 위함이다. 특히, 본 발명의 메모리 제어기(3200)는 제 1 메모리 영역(3101) 그리고/또는 제 2 메모리 영역(3102)의 상태들에 따라 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 선택적으로 수행한다. 다시 말해서, 제 1 메모리 영역(3101) 그리고/또는 제 2 메모리 영역(3102)의 상태들에 따라 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이는 이후 상세히 설명될 것이다. 따라서, SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 선택적으로 생략함으로써 메모리 시스템(3100, 3200) (또는, 데이터 저장 시스템(3000))의 성능을 향상시키고, 데이터 입/출력 동작으로 인한 전력 소모를 줄일 수 있다.
실시예에 있어서, 제 1 메모리 영역(3101)에 대한 최소 프로그램 단위와 제 2 메모리 영역(3102)에 대한 최소 프로그램 단위는 프로그램 방식, 셀 당 비트 수, 등에 따라 다양하게 결정될 것이다. 제 1 메모리 영역(3101)에 대한 최소 프로그램 단위는 제 2 메모리 영역(3102)에 대한 최소 프로그램 단위와 다르다.
실시예에 있어서, 버퍼 프로그램 동작을 통해 제 1 메모리 영역(3101)에 데이터를 저장하고, 메인 프로그램 동작을 통해 제 2 메모리 영역(3102)에 데이터를 저장함으로써 메모리 제어기(3200)의 버퍼 메모리(3201)의 크기를 최소화시킬 수 있다. 다시 말해서, 버퍼 메모리(3201)에 정교한 프로그램 동작을 위한 데이터를 유지할 필요가 없다. 그러한 까닭에, 메모리 제어기(3200)의 버퍼 메모리(3201)의 크기를 최소화시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 메모리 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다. 도면에서, "BP"는 제 1 메모리 영역(3101)에 대한 버퍼 프로그래밍을 나타내며, "MP"는 제 2 메모리 영역(3102)에 대한 메인 프로그래밍을 나타낸다.
앞서 설명된 바와 같이, 멀티-비트 메모리 장치(3100)는 제 1 메모리 영역(3101)과 제 2 메모리 영역(3102)을 포함할 것이다. 여기서, 제 1 메모리 영역(3101)과 제 2 메모리 영역(3102)는 멀티-비트 메모리 장치(3100)의 메모리 셀 어레이를 구성할 것이다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이는 더 많은 영역들(예를 들면, 메타 영역, 예비 영역, 등)을 포함할 것이다. 메모리 셀 어레이의 메모리 영역들이 물리적으로 구분되는 것이 아니라 논리적으로 구분된다는 것은 잘 이해될 것이다. 이는 메모리 제어기(3200)의 어드레스 맵핑에 따라 영역들이 정의됨을 의미한다.
도 3a를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(3101)은 1-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 메모리 영역(3102)은 3-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다.
도 3b를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(3101)은 1-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 메모리 영역(3102)은 4-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다.
도 3c를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(3101)은 2-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 메모리 영역(3102)은 3-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.
도 3d를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 메모리 영역(3101)은 2-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 메모리 영역(3102)은 4-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.
실시예에 있어서, 도 3a 내지 도 3d에 도시된 제 1 및 제 2 메모리 영역들(3101, 3102)의 정의가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 데이터 저장 시스템에 포함되는 저장 매체가 복수의 멀티-비트 메모리 장치들로 구성되는 경우, 각 멀티-비트 메모리 장치에 제 1 및 제 2 메모리 영역들(3101, 3102)이 정의될 수 있다. 다른 예로서, 임의의 멀티-비트 메모리 장치에만 제 1 메모리 영역(101)이 정의될 수 있다. 또는, 임의의 멀티-비트 메모리 장치가 제 1 메모리 영역(3101)으로 정의될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 도면이다.
메인 프로그램 동작은 제 1 메모리 영역으로서 버퍼 영역(3101)에 저장된 데이터를 제 2 메모리 영역으로서 메인 영역(3102)에 저장하기 위해서 행해지며, 2번 또는 그 보다 많은 SLC 읽기 동작들 및 재프로그램 동작(또는, MLC 프로그램 동작)을 포함한다. SLC 읽기 동작시, 페이지 버퍼(3203)는 버퍼 영역(3101)의 선택된 페이지의 메모리 셀들로부터 데이터를 읽는다. 읽혀진 데이터는 메모리 제어기(3200)로 전송된다. 메모리 제어기(3200)는 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행하고, 정정된 데이터는 메모리 제어기(3200)의 제어하에 페이지 버퍼(3203)에 로드된다. 에러 검출 및 정정 동작은 메모리 제어기(3200)의 에러 검출 및 정정 회로(3202)에 의해서 행해질 것이다. SLC 읽기 동작 및 에러 검출 및 정정 동작은 재프로그램 동작에 필요한 페이지들의 수만큼 반복적으로 행해질 것이다. 일단 재프로그램 동작에 필요한 페이지 데이터가 페이지 버퍼(3103)에 준비되면, 메모리 제어기(3200)의 제어하에 재프로그램 동작이 행해질 것이다. 즉, 페이지 버퍼(3103)의 데이터(예를 들면, 2-페이지 데이터 또는 3-페이지 데이터)가 메인 영역(3102)에 프로그램될 것이다.
앞서 설명된 바와 같이, SLC 읽기 동작이 수행될 때마다 에러 검출 및 정정 동작이 수행되는 경우, 메모리 시스템의 성능 저하가 초래될 수 있다. 그러한 까닭에, 본 발명의 실시예에 따른 메모리 제어기(3200)는 버퍼 영역(3101) 그리고/또는 메인 영역(3102)의 상태를 고려하여 에러 검출 및 정정 동작을 선택적으로 수행할 것이다. 여기서, 버퍼 영역(3101) 그리고/또는 메인 영역(3102)의 상태는 버퍼 영역(3101)의 선택된 페이지를 포함하는 메모리 블록의 프로그램-소거 사이클 수, 메인 영역(3102)의 선택된 페이지를 포함하는 메모리 블록의 프로그램-소거 사이클 수, 버퍼 영역(3101)의 선택된 페이지(또는, 선택된 메모리 블록)의 마모율(wearing index), 메인 영역(3102)의 선택된 페이지(또는, 선택된 메모리 블록)의 마모율, 버퍼 영역(3101)의 선택된 페이지의 데이터 중 일부(예를 들면, 선택된 페이지에 속한 하나의 필드에 대응하는 데이터)의 에러 비트 수, 그리고/또는 그것들의 적어도 2개의 조합에 의거하여 결정될 것이다. 이는 이후 상세히 설명될 것이다. 마모율은 멀티-비트 메모리 장치(3100)에서 메모리 제어기(3200)로 제공되는 프로그램 루프 횟수, 소거 루프 횟수, 등을 포함할 것이다. 상술한 프로그램-소거 사이클 수, 마모율, 등과 같은 값들은 메모리 제어기(3200)에 의해서 관리될 것이다.
결과적으로, 버퍼 영역(3101) 그리고/또는 메인 영역(3102)의 상태를 고려하여 에러 검출 및 정정 동작을 선택적으로 수행함으로써 메모리 시스템의 성능을 향상시킬 수 있을 뿐만 아니라 메모리 시스템의 전력 소모를 줄일 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 5에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S100 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. S110 단계에서, 메모리 제어기(3200)는 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태(correction skip state)인 지의 여부를 판별할 것이다. 메모리 블록의 상태가 정정 생략 상태인 지의 여부는 다양한 기준들에 의거하여 결정될 수 있다.
실시예에 있어서, 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 제 1 프로그램-소거 사이클 수가 기준값에 도달하였는 지의 여부, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 제 2 프로그램-소거 사이클 수가 기준값에 도달하였는 지의 여부, 또는 제 1 및 제 2 프로그램-소거 사이클 수들의 조합이 기준 조건에 도달하였는 지의 여부에 의거하여 정정 생략 상태를 판별할 수 있다. 또는, 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 제 1 마모율이 기준값에 도달하였는 지의 여부, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 제 2 마모율이 기준값에 도달하였는 지의 여부, 또는 제 1 및 제 2 마모율들의 조합이 기준 조건에 도달하였는 지의 여부에 의거하여 정정 생략 상태를 판별할 수 있다. 또는, 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 프로그램-소거 사이클 수가 기준값에 도달하였는 지의 여부 및 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 마모율이 기준값에 도달하였는 지의 여부에 의거하여 정정 생략 상태를 판별할 수 있다. 또는, 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 마모율이 기준값에 도달하였는 지의 여부 및 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 프로그램-소거 사이클 수가 기준값에 도달하였는 지의 여부에 의거하여 정정 생략 상태를 판별할 수 있다.
만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 것으로 판별되면, 절차는 S140 단계로 진행할 것이다. 만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태가 아닌 것으로 판별되면, 절차는 S120 단계로 진행할 것이다. S120 단계에서는, 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. S130 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S140 단계에서는 전송된 데이터에 대한 셋업이 메인 영역(3102)의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다. 예를 들면, 전송된 데이터는 페이지 버퍼(3103)의 특정 래치들에 저장될 것이다.
실시예에 있어서, 앞서 설명된 동작들(S100~S140)은 재프로그램 동작에 필요한 모든 페이지들이 제 1 메모리 영역(3101)으로부터 읽혀질 때까지 반복될 것이다. 이후, 페이지 버퍼(3103)에 셋업된 데이터(예를 들면, 2 또는 그 보다 많은 페이지들)가 제 2 메모리 영역(3101)에 프로그램될 것이다.
도 5를 참조하여 설명된 바와 같이, SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작이 선택적으로 결정될 것이다. 에러 정정 동작이 생략되는 경우, 메모리 제어기(3200)로의 읽혀진 데이터 출력이 생략될 것이다. 이는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
도 6은 도 5에서 언급된 정정 생략 상태를 판별하기 위한 기준을 설명하기 위한 도면이다. 도 6에는 제 1 메모리 영역(3101)의 메모리 블록인 SLC 블록의 프로그램-소거 사이클 수와 제 2 메모리 영역(3102)의 메모리 블록인 MLC 블록의 프로그램-소거 사이클 수에 따라 에러 정정 동작이 결정되는 예가 도시되어 있다. 도 6에 도시된 바와 같이, SLC 블록의 프로그램-소거 사이클 수와 MLC 블록의 프로그램-소거 사이클 수에 따라 바이패스 영역과 에러 정정 영역이 결정될 것이다. 바이패스 영역에서는 에러 정정 동작이 생략되는 반면에, 에러 정정 영역에서는 에러 정정 동작이 행해질 것이다.
실시예에 있어서, SLC 블록의 프로그램-소거 사이클 수와 MLC 블록의 프로그램-소거 사이클 수에 따라 바이패스 영역과 에러 정정 영역이 결정되는 예가 설명되었지만, 본 발명이 그것에 제한되지 않음은 잘 이해될 것이다. 예를 들면, SLC 블록의 프로그램-소거 사이클 수에 따라 바이패스 영역과 에러 정정 영역이 결정될 수 있다. MLC 블록의 프로그램-소거 사이클 수에 따라 바이패스 영역과 에러 정정 영역이 결정될 수 있다. 비록 도면에는 도시되지 않았지만, SLC 블록의 마모율과 MLC 블록의 마모율의 조합, SLC 블록의 마모율, 또는, MLC 블록의 마모율에 따라 바이패스 영역과 에러 정정 영역이 결정될 수 있다. 또는, SLC 블록의 프로그램-소거 사이클 수와 MLC 블록의 마모율의 조합 또는 MLC 블록의 프로그램-소거 사이클 수와 SLC 블록의 마모율의 조합에 따라 바이패스 영역과 에러 정정 영역이 결정될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
앞서 언급된 바와 같이, 메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 7에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S200 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. 하나의 페이지는 적어도 2개의 필드들로 구성될 것이다. 앞서 언급된 바와 같이, 메모리 제어기(3200)의 에러 검출 및 정정 회로(3202)는 필드 단위로 부호화 및 복호화를 수행한다. S210 단계에서, 선택된 페이지에 포함된 필드들 중 하나의 샘플 필드에 대응하는 데이터가 메모리 제어기(3200)로 전송되고, 샘플 필드에 대응하는 데이터에 대한 에러 검출 및 정정 동작이 에러 검출 및 정정 회로(3202)에 의해서 행해질 것이다. S220 단계에서, 메모리 제어기(3200)는 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하는 지의 여부를 판별할 것이다. 만약 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하지 않는 것으로 판별되면, 절차는 S250 단계로 진행할 것이다.
만약 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하는 것으로 판별되면, 절차는 S230 단계로 진행할 것이다. S230 단계에서는 선택된 페이지의 나머지 필드들에 대응하는 데이터가 메모리 제어기(3200)로 전송되고, 전송된 데이터(나머지 필드들에 대응함)에 대한 에러 검출 및 정정 동작이 에러 검출 및 정정 회로(3202)에 의해서 행해질 것이다. S240 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S250 단계에서는 전송된 데이터에 대한 셋업이 메인 영역(3102)의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다.
실시예에 있어서, 앞서 설명된 동작들(S200~S250)은 재프로그램 동작에 필요한 모든 페이지들이 제 1 메모리 영역(3101)으로부터 읽혀질 때까지 반복될 것이다. 이후, 페이지 버퍼(3103)에 셋업된 데이터(예를 들면, 2 또는 그 보다 많은 페이지들)가 제 2 메모리 영역(3101)에 프로그램될 것이다.
도 7을 참조하여 설명된 바와 같이, SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작이 선택적으로 결정될 것이다. 에러 정정 동작이 생략되는 경우, 메모리 제어기(3200)로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
앞서 언급된 바와 같이, 메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 8에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S300 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. 하나의 페이지는 적어도 2개의 필드들로 구성될 것이다. 앞서 언급된 바와 같이, 메모리 제어기(3200)의 에러 검출 및 정정 회로(3202)는 필드 단위로 부호화 및 복호화를 수행한다. S310 단계에서, 메모리 제어기(3200)는 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 지의 여부를 판별할 것이다. 도 5 및 도 6에서 설명된 바와 같이, 메모리 블록의 상태가 정정 생략 상태인 지의 여부는 다양한 기준들에 의거하여 결정될 수 있다.
만약 메모리 블록의 상태가 정정 생략 상태인 것으로 판별되면, 절차는 S360 단계로 진행할 것이다. 만약 메모리 블록의 상태가 정정 생략 상태가 아닌 것으로 판별되면, 절차는 S320 단계로 진행할 것이다. S320 단계에서는 선택된 페이지에 포함된 필드들 중 하나의 샘플 필드에 대응하는 데이터가 메모리 제어기(3200)로 전송되고, 샘플 필드에 대응하는 데이터에 대한 에러 검출 및 정정 동작이 에러 검출 및 정정 회로(3202)에 의해서 행해질 것이다. S330 단계에서, 메모리 제어기(3200)는 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하는 지의 여부를 판별할 것이다. 만약 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하지 않는 것으로 판별되면, 절차는 S360 단계로 진행할 것이다.
만약 샘플 필드에 대응하는 데이터의 에러 비트 수가 기준값을 초과하는 것으로 판별되면, 절차는 S340 단계로 진행할 것이다. S340 단계에서는 선택된 페이지의 나머지 필드들에 대응하는 데이터가 메모리 제어기(3200)로 전송되고, 전송된 데이터(나머지 필드들에 대응함)에 대한 에러 검출 및 정정 동작이 에러 검출 및 정정 회로(3202)에 의해서 행해질 것이다. S350 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S360 단계에서는 전송된 데이터에 대한 셋업이 메인 영역(3102)의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다.
실시예에 있어서, 앞서 설명된 동작들(S300~S360)은 재프로그램 동작에 필요한 모든 페이지들이 제 1 메모리 영역(3101)으로부터 읽혀질 때까지 반복될 것이다. 이후, 페이지 버퍼(3103)에 셋업된 데이터(예를 들면, 2 또는 그 보다 많은 페이지들)가 제 2 메모리 영역(3101)에 프로그램될 것이다.
도 8을 참조하여 설명된 바와 같이, SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작이 선택적으로 결정될 것이다. 에러 정정 동작이 생략되는 경우, 메모리 제어기(3200)로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 9에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S400 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. S410 단계에서, 메모리 제어기(3200)는 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 지의 여부를 판별할 것이다. 메모리 블록의 상태가 정정 생략 상태인 지의 여부는, 도 5 및 도 6에서 설명된 바와 같이, 다양한 기준들에 의거하여 결정될 수 있다.
만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 것으로 판별되면, 절차는 S450 단계로 진행할 것이다. 만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태가 아닌 것으로 판별되면, 절차는 S420 단계로 진행할 것이다. S420 단계에서는, 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다.
S430 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S460 단계로 진행할 것이다. S460 단계에서, SLC 읽기 페일 플래그가 생성될 것이다. SLC 읽기 페일 플래그의 생성에 따른 절차는 다양하게 결정될 수 있다. 이후, 방법은 종료될 것이다. 만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S440 단계로 진행할 것이다. S440 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S450 단계에서는 전송된 데이터에 대한 셋업이 메인 영역(3102)의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다.
실시예에 있어서, 앞서 설명된 동작들(S400~S450)은 재프로그램 동작에 필요한 모든 페이지들이 제 1 메모리 영역(3101)으로부터 읽혀질 때까지 반복될 것이다. 이후, 페이지 버퍼(3103)에 셋업된 데이터(예를 들면, 2 또는 그 보다 많은 페이지들)가 제 2 메모리 영역(3101)에 프로그램될 것이다.
도 10은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 10에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S500 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. S510 단계에서, 메모리 제어기(3200)는 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 지의 여부를 판별할 것이다. 메모리 블록의 상태가 정정 생략 상태인 지의 여부는, 도 5 및 도 6에서 설명된 바와 같이, 다양한 기준들에 의거하여 결정될 수 있다.
만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 것으로 판별되면, 절차는 S550 단계로 진행할 것이다. 만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태가 아닌 것으로 판별되면, 절차는 S520 단계로 진행할 것이다. S520 단계에서는, 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다.
S530 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S560 단계로 진행할 것이다. 만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S540 단계로 진행할 것이다. S540 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S550 단계에서는 전송된 데이터에 대한 셋업이 메인 영역의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다.
S560 단계에서, SLC 데이터 리커버 읽기 동작이 수행된다. 데이터 리커버 읽기 동작시, 워드 라인 커플링으로 인해 생기는 읽기 에러를 줄이기 위해서 제 1 및 제 2 읽기 전압들을 이용하여 하나의 문턱 전압 산포(또는, 데이터 상태)(커플링을 받은 산포와 커플링을 받지 않은 산포로 구성됨)에 대해 2번의 읽기 동작들이 행해질 것이다. 제 1 읽기 전압을 이용한 읽기 동작은 커플링을 받지 않은 산포들에 속한 메모리 셀들을 구분하기 위해 행해지고, 제 2 읽기 전압을 이용한 읽기 동작은 커플링을 받은 산포들에 속한 메모리 셀들을 구분하기 위해 행해질 것이다. 제 1 읽기 전압을 이용하여 읽혀질 메모리 셀들과 제 2 읽기 전압을 이용하여 읽혀질 메모리 셀들은 상위 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 의거하여 구분된다. 결과적으로, 선택된 워드 라인의 메모리 셀들에 대한 읽기 동작들에 앞서 선택된 워드 라인의 상위 워드 라인(또는, 인접한 워드 라인)의 메모리 셀들에 대한 읽기 동작이 선행될 것이다. 상술한 일련의 읽기 동작들을 '데이터 리커버 읽기 동작'(data recover read operation)이라 칭한다. 데이터 리커버 읽기 동작을 통해 보다 정확하게 데이터를 읽는 것이 가능하다.
S570 단계에서, SLC 데이터 리커버 읽기 동작을 통해 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. S580 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S590 단계로 진행할 것이다. S590 단계에서, SLC 읽기 페일 플래그가 생성될 것이다. SLC 읽기 페일 플래그의 생성에 따른 절차는 다양하게 결정될 수 있다. 이후, 방법은 종료될 것이다. 만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S540 단계로 진행할 것이다.
실시예에 있어서, 앞서 설명된 동작들(S500~S580)은 재프로그램 동작에 필요한 모든 페이지들이 제 1 메모리 영역(3101)으로부터 읽혀질 때까지 반복될 것이다. 이후, 페이지 버퍼(3103)에 셋업된 데이터(예를 들면, 2 또는 그 보다 많은 페이지들)가 제 2 메모리 영역(3101)에 프로그램될 것이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메인 프로그램 동작을 개략적으로 설명하기 위한 흐름도이다.
메인 프로그램 동작은 제 2 메모리 영역(3102)의 최소 프로그램 단위의 데이터가 제 1 메모리 영역(3101)에 모아졌을 때 메모리 제어기(3200)의 제어하에 개시될 것이다. 앞서 설명된 바와 같이, 메인 프로그램 동작은 2번 또는 그 보다 많은 SLC 읽기 동작들과 재프로그램 동작을 포함할 것이다. 설명의 편의상, 도 11에는 한 번의 SLC 읽기 동작과 관련된 절차가 도시되어 있다.
S600 단계에서, 먼저, 페이지 버퍼(3103)를 통해 제 1 메모리 영역(3101)의 선택된 페이지로부터 데이터가 읽혀진다. S610 단계에서, 메모리 제어기(3200)는 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 지의 여부를 판별할 것이다. 메모리 블록의 상태가 정정 생략 상태인 지의 여부는, 도 5 및 도 6에서 설명된 바와 같이, 다양한 기준들에 의거하여 결정될 수 있다.
만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태인 것으로 판별되면, 절차는 S660 단계로 진행할 것이다. 만약 선택된 페이지를 포함하는 제 1 메모리 영역(3101)의 메모리 블록의 상태, 제 1 메모리 영역(3101)으로부터 읽혀진 데이터가 재 프로그램될 제 2 메모리 영역(3102)의 메모리 블록의 상태, 또는 제 1 및 제 2 메모리 영역들(3101, 3102)의 선택된 메모리 블록들의 상태들이 정정 생략 상태가 아닌 것으로 판별되면, 절차는 S520 단계로 진행할 것이다. S620 단계에서는, 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다.
S630 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S660 단계로 진행할 것이다. 만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S640 단계로 진행할 것이다. S640 단계에서, 정정된 데이터가 멀티-비트 메모리 장치(3100)로 전송될 것이다. S650 단계에서는 전송된 데이터에 대한 셋업이 메인 영역의 프로그래밍을 위해서 페이지 버퍼(3103) 내에서 행해질 것이다.
S660 단계에서, SLC 데이터 리커버 읽기 동작이 수행된다. 데이터 리커버 읽기 동작은 도 10에서 설명된 것과 동일하게 행해질 것이다. S670 단계에서,SLC 데이터 리커버 읽기 동작을 통해 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. S680 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다.
만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S640 단계로 진행할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S700 단계로 진행할 것이다. S700 단계에서, 메모리 제어기(3200)의 제어하에 제 1 메모리 영역(3101)의 읽기 레벨이 변경될 것이다. S710 단계에서, 변경된 읽기 레벨을 이용하여 SLC 읽기 동작이 행해질 것이다. S720 단계에서는, 변경된 읽기 레벨을 이용하여 제 1 메모리 영역(3101)로부터 읽혀진 데이터가 메모리 제어기(3200)로 전송되고, 메모리 제어기(3200)는 전송된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. S730 단계에서, 메모리 제어기(3200)는 에러 정정 동작이 패스되었는 지의 여부를 판별할 것이다. 만약 에러 정정 동작이 패스된 것으로 판별되면, 절차는 S640 단계로 진행할 것이다. 에러 정정 동작이 페일된 경우, 절차는 S740 단계로 진행할 것이다.
S740 단계에서, 읽기 시도 횟수(Read Retry Count: RRC)가 1만큼 증가될 것이다. S750 단계에서, 메모리 제어기(3200)는 읽기 시도 횟수(RRC)가 소정값을 초과하였는 지의 여부를 판별할 것이다. 만약 읽기 시도 횟수(RRC)가 소정값을 초과하지 않은 것으로 판별될 때, 절차는 S700 단계로 진행할 것이다. 만약 읽기 시도 횟수(RRC)가 소정값을 초과한 것으로 판별될 때, 절차는 S760 단계로 진행할 것이다. S760 단계에서, SLC 읽기 페일 플래그가 생성될 것이다. SLC 읽기 페일 플래그의 생성에 따른 절차는 다양하게 결정될 수 있다. 이후, 방법은 종료될 것이다.
도 12는 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
컴퓨팅 시스템은 마이크로프로세서(2101), 사용자 인터페이스(2201), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2301), 메모리 제어기(2401), 그리고 저장 매체로서 불 휘발성 메모리 장치(2501)를 포함한다. 메모리 제어기(2401)와 불 휘발성 메모리 장치(2501)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 메모리 제어기(2401)는 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 결정할 것이다. 에러 정정 동작이 생략되는 경우, 메모리 제어기(2401)로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 메모리 제어기(2401)와 불 휘발성 메모리 장치(2501)로 구성되는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다. 불 휘발성 메모리 장치(2501)에는 마이크로프로세서(2101)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2401)를 통해 저장될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2601)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.
도 13은 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리 및 제어기(4200)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 제어기(4200)는 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 결정할 것이다. 에러 정정 동작이 생략되는 경우, 제어기(4200)로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 제어기(4200)와 불 휘발성 메모리 장치들로 구성되는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
도 14은 도 13에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 15은 도 13에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 14에 도시된 바와 같이, 스토리지는 도 13에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 15에 도시된 바와 같이, 스토리지 서버는 도 13에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 실시예들에 따른 메모리 제어기 및 멀티-비트 메모리 장치들로 구성되는 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 16에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 17에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 18에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 19를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다. 제어기(9222)와 불 휘발성 메모리(9207)는 도 1에서 설명된 메모리 제어기와 불 휘발성 메모리 장치에 대응할 것이다. 즉, 제어기(9222)는 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 결정할 것이다. 에러 정정 동작이 생략되는 경우, 제어기(9222)로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 제어기(9222)와 불 휘발성 메모리(9207)로 구성되는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
도 20은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 20을 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 도 2에서 설명된 메모리 제어기 및 불 휘발성 메모리 장치를 포함할 것이다. 즉, 메모리 제어기는 SLC 읽기 동작을 통해 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 결정할 것이다. 에러 정정 동작이 생략되는 경우, 메모리 제어기로의 읽혀진 데이터의 출력이 생략될 것이다. 이는 메모리 제어기와 불 휘발성 메모리 장치로 구성되는 메모리 시스템의 성능이 향상됨을 그리고 메모리 시스템의 전력 소모가 감소됨을 의미한다.
메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 21은 도 20의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 21을 참조하면, 메모리 카드(9331)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC), 등에 사용될 수 있다.
본 발명의 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
3000: 데이터 저장 시스템
3100: 멀티-비트 메모리 장치
3200: 메모리 제어기
3300: 호스트

Claims (15)

  1. 제 1 및 제 2 메모리 블록들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치; 그리고
    상기 제 1 메모리 블록으로부터 상기 불 휘발성 메모리 장치의 페이지 버퍼로 데이터를 읽도록 상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되,
    상기 메모리 제어기는 상기 불 휘발성 메모리 장치로부터 전송된 상기 데이터의 에러 정정 동작을 수행하고,
    상기 데이터의 에러 비트 수가 기준 값을 초과하지 않는 경우, 상기 메모리 제어기에서 상기 불 휘발성 메모리 장치로 상기 데이터의 전송은 생략되고, 상기 페이지 버퍼의 상기 데이터는 상기 제 2 메모리 블록으로 프로그램되며,
    상기 에러 정정 동작은 상기 제 1 메모리 블록의 마모율 및 상기 제 2 메모리 블록의 마모율의 조합이 기준 조건에 도달하였는 지의 여부에 따라 행해지는 메모리 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 에러 정정 동작은 상기 제 1 메모리 블록의 프로그램-소거 사이클 수 및 상기 제 2 메모리 블록의 마모율에 따라서도 행해지는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 에러 정정 동작은 상기 제 1 메모리 블록의 마모율 및 상기 제 2 메모리 블록의 프로그램-소거 사이클 수에 따라서도 행해지는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 에러 정정 동작은 상기 제 1 메모리 블록으로부터 읽어진 상기 데이터의 에러 검출 및 정정을 수행하는 단계와 상기 에러 검출 및 정정이 패스되었는 지의 여부를 판별하는 단계를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 에러 검출 및 정정이 페일된 것으로 판별될 때, 상기 메모리 제어기는 상기 제 1 메모리 블록에 대한 데이터 리커버 읽기 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어하며, 그리고
    상기 데이터 리커버 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정이 패스될 때, 상기 메모리 제어기는 에러 정정된 데이터를 상기 불 휘발성 메모리 장치로 전송하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 데이터 리커버 읽기 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정이 페일된 것으로 판별될 때, 상기 메모리 제어기는 상기 제 1 메모리 블록에 대한 읽기 재시도 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어하며, 그리고
    상기 읽기 재시도 동작을 통해 읽혀진 데이터에 대한 에러 검출 및 정정이 패스될 때, 상기 메모리 제어기는 에러 정정된 데이터를 상기 불 휘발성 메모리 장치로 전송하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 제 1 메모리 블록의 메모리 셀들 각각은 단일-비트 데이터를 저장하고, 상기 제 2 메모리 블록의 메모리 셀들 각각은 멀티-비트 데이터를 저장하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 블록의 데이터는 온-칩 버퍼 프로그램 동작의 메인 프로그램 동작을 사용하여 상기 제 2 메모리 블록으로 옮겨지는 메모리 시스템.
  10. 제 1 및 제 2 메모리 블록들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치; 그리고
    상기 제 1 및 제 2 메모리 블록들 중 적어도 하나의 상태에 기초하여 상기 제 1 메모리 블록으로부터 읽혀진 데이터에 대한 에러 정정 동작을 선택적으로 수행하고, 그리고 상기 제 2 메모리 블록에 저장하도록 상기 불 휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되,
    상기 에러 정정 동작은 상기 읽혀진 데이터 중 일부 데이터에 대한 에러 검출 및 정정을 수행하는 단계와 상기 일부 데이터의 에러 비트 수가 기준 값을 초과하는 지의 여부를 판별하는 단계를 포함하고,
    상기 일부 데이터의 에러 비트 수가 기준값을 초과하지 않는 것으로 판별되면, 상기 메모리 제어기는 상기 읽혀진 데이터의 나머지에 대한 에러 검출 및 정정을 생략하며,
    상기 에러 정정 동작은 상기 제 1 메모리 블록의 마모율 및 상기 제 2 메모리 블록의 마모율의 조합이 기준 조건에 도달하였는 지의 여부에 따라 행해지는 메모리 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257175B2 (en) * 2013-09-26 2016-02-09 Intel Corporation Refresh of data stored in a cross-point non-volatile memory
US9442787B2 (en) * 2014-06-13 2016-09-13 Sandisk Technologies Llc Three dimensional (3D) memory including error detection circuitry
CN105702292B (zh) * 2014-11-25 2019-11-29 北京兆易创新科技股份有限公司 一种非易失存储器的数据恢复方法和装置
KR20160091587A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 반도체 장치
TWI544490B (zh) * 2015-02-05 2016-08-01 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
KR102456118B1 (ko) * 2016-02-24 2022-10-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102620820B1 (ko) 2016-09-23 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
KR102530641B1 (ko) * 2018-03-21 2023-05-10 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US7849381B2 (en) * 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
JP4489127B2 (ja) * 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
US8276043B2 (en) * 2008-03-01 2012-09-25 Kabushiki Kaisha Toshiba Memory system
TWI473117B (zh) 2008-06-04 2015-02-11 A Data Technology Co Ltd 具資料修正功能之快閃記憶體儲存裝置
KR20110036816A (ko) 2008-06-24 2011-04-11 샌디스크 아이엘 엘티디 고체 상태 메모리의 소거 횟수에 따라 에러를 정정하기 위한 방법과 장치
JP5192352B2 (ja) * 2008-10-30 2013-05-08 株式会社日立製作所 記憶装置及びデータ格納領域管理方法
JP5474522B2 (ja) 2009-01-14 2014-04-16 ギガフォトン株式会社 極端紫外光源システム
KR101039962B1 (ko) 2009-06-29 2011-06-09 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 프로그램 방법
JP2011029857A (ja) 2009-07-24 2011-02-10 Kyoto Software Research Inc フラッシュファイルシステムの誤り検出訂正機能
US8908431B2 (en) * 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8745318B2 (en) * 2011-06-28 2014-06-03 Seagate Technology Llc Parameter tracking for memory devices
US9158621B2 (en) * 2011-08-29 2015-10-13 Sandisk Technologies Inc. System and method of copying data

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