TW201407620A - 用於非揮發性記憶體的程式化方法、用於記憶體系統的資料管理方法、用於非揮發性記憶體的資料管理方法、記憶體系統以及用於記憶體系統的控制器 - Google Patents

用於非揮發性記憶體的程式化方法、用於記憶體系統的資料管理方法、用於非揮發性記憶體的資料管理方法、記憶體系統以及用於記憶體系統的控制器 Download PDF

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Abstract

非揮發性記體(NVM)包含配置在實體頁面中的多階記憶胞(MLC)的記憶胞陣列。用於NVM的程式化方法包含；接收第一資料且根據實體頁面之單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，將所述經分割的第一資料以單一位元資料的方式程式化至多個實體頁面，以及接收第二資料且將所述第二資料以多位元資料的方式程式化至所述多個實體頁面中的選定實體頁面，其中同時地將所述第二資料程式化至所述選定實體頁面的所述MLC。

Description

非揮發性記憶體元件及其程式化方法
本發明概念是有關於一種半導體記憶裝置及其程式化方法。更明確而言，本發明概念是有關於一種併有多階非揮發性記憶胞的半導體記憶裝置及其程式化方法。在某些實施例中，本發明概念是有關於一種具有非揮發性記憶胞之三維(3D)記憶胞陣列的半導體記憶裝置及其程式化方法。
根據半導體記憶體裝置的操作性質，半導體記憶體裝置通常可區分為揮發性的或非揮發性的。在沒有施加電力的情況下，揮發性半導體記憶體裝置失去所儲存的資料，而即使不再施加電力，非揮發性記憶體裝置仍能夠保留所儲存的資料。
非揮發性記憶體裝置有不同種類，包括例如遮罩唯讀記憶體(mask read-only memory，MROM)、可程式化唯讀記憶體(programmable read-only memory，PROM)、可抹除可程式化唯讀記憶體(erasable programmable read-only memory，EPROM)、 以及電性可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)。
快閃記憶體是EEPROM的一種特定類型，其已被採用在種類繁多的數位系統中使用，數位系統例如是電腦、行動電話(cellular phones)、PDA、數位相機、攝錄影機、錄音機、MP3播放器、掌上型電腦(handheld PC)、遊戲機、傳真機、掃描機、印表機等。造成快閃記憶體在當代電子裝置中廣泛使用的一個因素是其本身的高資料密度。資料密度可理解為每一單位面積(記憶體裝置或記憶體系統所佔據的面積)所能夠儲存的數位資料位元的數量。
近來對進一步增加例如快閃記憶裝置的非揮發性記憶體裝置的資料密度的嘗試已促使多階(或多位元)記憶胞(MLC)以及相關程式化技術的發展及使用。術語「多階記憶胞(multi-level memory cell)」或「MLC」通常已用以表示能夠儲存多於一個位元的二進制資料的非揮發性記憶胞類型。相反地，「單階記憶胞(single-level memory cell)」或「SLC」意指僅儲存單一位元的二進制資料(例如，「1」或「0」)。在大部分的應用中，MLC或SLC與記憶胞(或記憶胞群)的差別更多是與應用於記憶胞之特定程式化、抹除及/讀取技術有關，而不是記憶胞物理(physical)或材料結構。但是，提供MLC而不是SLC的非揮發性記憶胞已使得整體資料密度顯著增加。
近來對進一步增加例如快閃記憶裝置的非揮發性記憶體 裝置的資料密度的其他嘗試已促使三維(3D)記憶胞陣列的發展。以歷史觀點來看，記憶胞陣列是以平面(2D)佈置的記憶胞來實現。
本發明概念的實施例多方面地提供了記憶體裝置(memory device)、記憶體系統、控制器(controller)以及多個非揮發性記憶體程式化方法，該些方法使得資料可有效地儲存在多階非揮發性記憶胞中以提供增大的資料密度。即使可提供2N大小的主機資料(host data)，本發明概念的某些實施例仍可使得由奇數位元多階記憶胞提供的資料儲存容量被有效使用。本發明概念的某些實施例降低了必須由包含多階記憶胞的非揮發性記憶體裝置來執行的內務操作(housekeeping operation)(例如空間回收操作(garbage collection operation))的數量。本發明概念的某些實施例可有利地應用於包含三維記憶胞陣列的非揮發性記憶體裝置。
在一實施例中，本發明概念提供一種用於非揮發性記憶體的程式化方法，所述非揮發性記憶體包含配置在實體頁面中的多階記憶胞(multi-level memory cells，MLC)的記憶胞陣列，其中每個MLC能儲存多達N位元的資料，「N」為大於二的整數，而所述方法包括：接收第一資料且根據實體頁面的單一位元頁面容量(single-bit page capacity)來分割所述第一資料以產生經分割 的第一資料；將所述經分割的第一資料以單一位元資料的方式程式化至多個實體頁面；以及接收第二資料且將所述第二資料以多位元資料的方式程式化至多個實體頁面中的選定實體頁面，其中同時地將所述第二資料程式化至選定實體頁面的MLC。
在另一實施例中，本發明概念提供一種用於記憶體系統的資料管理方法，所述記憶體系統包含配置在實體頁面中的具有多階記憶胞(MLC)之記憶胞陣列的非揮發性記憶體，其中每個MLC能儲存多達N位元的資料，每個實體頁面以單一位元頁面容量(1bPC)來定義，總位元頁面容量(total-bit page capacity，TbPC)等於(N×1PC)，以及餘數位元頁面容量(remainder-bit page capacity，RbPC)等於(TbPC-1bPC)，而所述方法包括；執行第一程式化操作而儲存X位元的第一資料，所述第一程式化操作是藉由-判斷將第一資料以單一位元資料的方式儲存在第一選定實體頁面中所需要的第一選定實體頁面的數量Q，其中當有任何餘數時，Q=[(X÷1bPC)+1]，根據Q來分割所述第一資料以產生經分割的第一資料，及將所述經分割的第一資料以單一位元資料的方式程式化至所述第一選定實體頁面；且所述方法包括在執行所述第一程式化操作後，執行第二程式化操作，其儲存Y位元的第二資料，所述第二程式化操作是藉由-判斷將第二資料以(N-1)多位元資料的方式儲存在第二選定實體頁面中所需要之第一選定實體頁面中的第二選定實體頁面的數量R，其中當有任何餘數時，R=[(Y÷RbPC)+1]，根據R來劃分第二資料以產生經劃分的 第二資料，及將所述經劃分的第二資料以(N-1)多位元資料的方式程式化至所述第二選定實體頁面，其中同時地將所述經劃分的第二資料程式化至第二選定實體頁面的MLC，其中「N」為大於2的整數，「Q」為大於1的整數且「X」、「Y」及「R」中的每一者皆為正整數。
在另一實施例中，本發明概念提供一種用於非揮發性記憶體的資料管理方法，所述非揮發性記憶體包括配置在實體頁面中之多階記憶胞(MLC)的記憶胞陣列，而所述方法包括：在第一程式化操作期間，接收第一資料且根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，及將所述經分割的第一資料以單一位元資料的方式僅程式化至選定實體頁面中之MLC的第一邏輯頁面；以及在第一程式化操作後的第二程式化操作期間，接收第二資料且同時將所述第二資料以多位元資料的方式程式化至選定實體頁面的至少一者中之MLC的第二及第三邏輯頁面。
在另一實施例中，本發明概念提供一種記憶體系統，所述記憶體系統包括：非揮發性記憶體，其包括配置在實體頁面中之多階記憶胞(MLC)的記憶胞陣列，每個MLC能儲存多達N位元的資料；控制器，在第一程式化操作期間，所述控制器經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，以及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁 面，在第二程式化操作期間，所述控制器進一步經組態以接收來自主機的第二資料，以及將第二資料以多位元資料的方式程式化至第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至第二選定實體頁面的MLC。
在另一實施例中，本發明概念提供一種用於記憶體系統的控制器，所述記憶體系統包括非揮發性記憶體，其包含配置在實體頁面中之多階記憶胞(MLC)的記憶胞陣列，所述控制器在第一程式化操作期間經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁面，以及在第二程式化操作期間經組態以接收來自主機的第二資料，及以將第二資料以多位元資料的方式程式化至第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至所述第二選定實體頁面的MLC。
在另一實施例中，本發明概念提供一種記憶體系統，所述記憶體系統包括非揮發性記憶體，其包括配置在實體頁面中之多階記憶胞(MLC)的三維(3D)記憶胞陣列，每個MLC能儲存多達N位元的資料，且所述3D記憶胞陣列包括多個記憶胞串(cells string)，每個記憶胞串在第一方向上延伸、多個字元線，其在第二方向上延伸及多個位元線，其在第三方向上延伸，其中每個記憶胞串連接至多個位元線中的一者且包括串接在串選擇電晶體(string selection transistor，SST)與地選擇電晶體(ground selection transistor，GST)之間的多個MLC，多個MLC中的每一者分別受多個字元線中的一者控制，每個SST受串選擇線(string selection line)控制而每個GST受地選擇線(ground selection line)控制；控制器，在第一程式化操作期間，所述控制器經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，以及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁面；在第二程式化操作期間，所述控制器進一步經組態以接收來自主機的第二資料，以及將第二資料以多位元資料的方式程式化至第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至第二選定實體頁面的MLC。
100、4100、5230、6100、7610‧‧‧非揮發性記憶體裝置
110‧‧‧記憶胞陣列
111‧‧‧基板
112、112a‧‧‧絕緣材料
114‧‧‧通道膜
115‧‧‧內部材料
116‧‧‧資訊儲存膜
120‧‧‧位址解碼器
130、2221、3221‧‧‧頁面緩衝器
140‧‧‧控制邏輯
320‧‧‧汲極
1000‧‧‧主機系統
1100、2100、3100、5100‧‧‧主機
1200、2200、3200、4000、7600‧‧‧記憶體系統
1210、2210、3210、4200、6200、7620‧‧‧控制器
1220、2220、3220‧‧‧非揮發性記憶體/NVM
2000、3000、5000‧‧‧用戶裝置
2221a、2221b、2221c‧‧‧鎖存器
2222、2223、3222、3223‧‧‧實體頁面
5200‧‧‧SSD
5210‧‧‧SSD控制器
5220‧‧‧緩衝記憶體
6000‧‧‧記憶卡
7000‧‧‧計算系統
7100‧‧‧中央處理單元
7200‧‧‧RAM
7300‧‧‧用戶介面
7400‧‧‧數據機
7500‧‧‧系統匯流排
ADDR‧‧‧位址
BLK1、BLKz、BLKa1‧‧‧記憶體區塊
BL、BL1、BL2‧‧‧位元線
CH1、CH2、CHk‧‧‧通道
CM1、CM2、CM3、CM4、CM5、CM6、CM7、CM8‧‧‧導電材料
CMD‧‧‧指令
CS11、CS12、CS21、CS22‧‧‧記憶胞串
CSR‧‧‧共同源極區
CSL‧‧‧共同源極線
CTRL‧‧‧控制訊號
DATA‧‧‧資料
Data1‧‧‧第一資料
Data2‧‧‧第二資料
GSL‧‧‧地選擇線
GST‧‧‧地選擇電晶體
MC1、MC2、MC3、MC4、MC5、MC6‧‧‧記憶胞
PL‧‧‧支柱
S110、S120、S130、S140、S210、S220、S230、S240、S250‧‧‧步驟
SSL、SSL1、SSL2、SSL3‧‧‧串選擇線
SST‧‧‧串選擇電晶體
T‧‧‧時間
V‧‧‧電壓
VFY1、VFY2、VFY3、VFY4、VFY5、VFY6、VFY7‧‧‧驗證電壓
VPGM‧‧‧程式電壓
WL、WL1、WL2、WL3、WL4、WL5、WL6‧‧‧字元線
以下參照所附圖式描述本發明概念的某些實施例。
圖1是根據本發明概念之實施例說明非揮發性記憶體裝置的方塊圖。
圖2是根據本發明概念之實施例說明記憶體系統的方塊圖。
圖3是根據本發明概念之實施例進一步說明圖1之記憶胞陣列的一個可能實例的圖。
圖4是進一步說明圖3之3D記憶胞陣列的一個記憶體區塊的透視圖。
圖5是根據本發明概念之實施例之圖4的記憶體區塊的相關 部分的等效電路圖。
圖6是進一步說明用於圖4中之記憶體區塊的記憶胞之可能實體頁面定義的示意圖。
圖7是進一步說明用於圖4中之記憶體區塊的記憶胞之可能實體頁面定義的另一示意圖。
圖8是根據本發明概念之實施例說明在針對非揮發性記憶體裝置的程式化操作期間可被使用之電壓集合的相關部分的圖。
圖9是根據本發明概念之實施例概述用於非揮發性記憶體裝置的程式化方法的流程圖。
圖10是根據本發明概念之實施例額外詳細地概述用於非揮發性記憶體裝置的程式化方法的另一流程圖。
圖11是根據本發明概念之實施例示意性地說明記憶體系統操作的方塊圖。
圖12是進一步說明圖11之記憶體系統操作的示意圖。
圖13是表示在圖9至圖12之記憶體系統操作期間用於根據單階記憶胞(SLC)程式化技術來程式化記憶胞的邏輯狀態的示意圖。
圖14、圖15及圖16分別是進一步說明圖9至圖12之記憶體系統操作的方塊圖。
圖17是表示在圖9至圖12之記憶體系統操作期間用於根據多階記憶胞(MLC)程式化技術來程式化記憶胞的邏輯狀態的示意圖。
圖18是根據本發明概念之實施例示意性地說明記憶體系統操作的方塊圖。
圖19是根據本發明概念之另一實施例說明記憶體系統的方塊圖。
圖20是根據本發明概念之實施例說明固態硬碟(solid state drive，SDD)的方塊圖。
圖21是根據本發明概念之實施例說明記憶卡的圖。
圖22是根據本發明概念之實施例說明計算系統的方塊圖。
將參照所附圖式來額外詳細地描述本發明概念的某些實施例。然而，本發明概念可以許多不同的形式來實施，因此不應理解為僅限於所說明的實施例。事實上，這些實施例是作為實例而被提供，以使得本揭露更透徹且完整，以及更充分地傳達本發明概念的概念給所屬領域具有通常知識者。因此，就一些所說明的實施例而言，習知製程、元件及技術可能無法詳細地被描述。除非另有注明，所有圖式及書面說明中的相同元件符號及標記用以表示相同或相似元件。
須知雖然術語「第一」、「第二」、「第三」等等在此可用以描述各種元件、組件、區域、分層及/或區段，但是這些元件、組件、區域、分層及/或區段不應受限於這些術語。這些術語僅用以區分某一元件、組件、區域、分層或區段與另一元件、組件、 區域、分層或區段。因此，在不脫離本發明概念的教示的情況下，以下所述之第一元件、組件、區域、分層或區段能被稱為第二元件、組件、區域、分層或區段。
為了便於說明圖式中所繪示之某一元件或特徵與另一元件或特徵之間的關係，在此可能使用例如「在…之下」、「在…下面」、「較低的」、「在…下方」、「在…上面」、「較高的」等等之空間關係術語。須知除了圖示中所指的方位以外，這些空間關係術語意欲包含使用或操作中的裝置的不同方位。舉例而言，若翻轉圖示中的裝置，則原本描述為「在其他的元件或特徵下面」或「在其他的元件或特徵之下」或「在其他的元件或特徵下方」之元件將轉變成「在其他的元件或特徵上面」。因此，示範性術語「在…下面」及「在…下方」可包含上面及下面兩種方位。所述裝置也可指向不同方位(旋轉90度或其他的方位)，並且在此所使用的空間關係描述語將相對應地解釋。此外，也須知當一分層稱為「介於」兩分層之間時，其可能是此兩分層之間的唯一分層，或者也可能存在一層或多層中介分層。
在此所使用的術語只是為了說明特定的實施例，而非意欲限制本發明概念。當在此使用時，除非上下文清楚地指出，否則單數形式的「一」及「所述」也意欲包含複數形式。另外須知當在此說明書中使用術語「包括」(comprises及/或comprising)時，明確說明存在所述之特徵、整數、步驟、操作、元件及/或組件，但不排除存在或附加一個或多個其他的特徵、整數、步驟、 操作、元件、組件及/或其組合。當在此使用時，術語「及/或」包含相關的列舉項目當中一個或多個之任一個及所有的組合。再者，術語「示範性」意指所指稱者是一種實例或範例。
須知當一元件或分層稱為「位於」、「連接」、「耦接」或「鄰接」另一元件或分層時，其可能直接位於、連接、耦接或鄰接此另一元件或分層，或者可能存在中介的元件或分層。相對地，當一元件或分層稱為「直接位於」、「直接連接」、「直接耦接」或「直接鄰接」另一元件或分層時，不存在中介的元件或分層。
除非另有定義，否則在此所使用的所有術語(包含技術及科學術語)都具有如同本發明概念所屬技術領域中任何具有通常知識者所了解的一般意義。另外須知術語(例如通用字典所定義的術語)的意義解釋應該符合其依據相關技術領域及/或本說明書的意義，而將不以理想化或過於形式化的意義來解釋，除非在此特別如此定義。
圖1是根據本發明概念之實施例說明非揮發性記憶體裝置的方塊圖。請參照圖1，非揮發性記憶體裝置100包括記憶胞陣列110、位址解碼器120、頁面緩衝器130及控制邏輯(control logic)140。在本發明概念的某些實施例中，記憶胞陣列110可以3D記憶胞陣列來實現。
記憶胞陣列110經由字元線WL、串選擇線SSL及地選擇線GSL連接至位址解碼器120。記憶胞陣列110亦經由位元線BL連接至頁面緩衝器130。
在某些實施例中，假設提供3D記憶胞陣列，記憶胞陣列110可根據多個記憶區塊(memory block，BLK)而佈置，其中每個記憶區塊包含佈置在所定義的列方向、所定義的行方向及垂直於基板的方向上的記憶胞。這些三個「方向」可被任意地定義，但這些三個「方向」中的每一個卻要實質上正交於其他兩個，以便定義3D記憶胞陣列的結構。在記憶胞陣列110的某些實施例中，記憶胞串可在垂直於基板的方向上形成。
在此結構中，記憶胞陣列110的記憶胞可藉由對應的串選擇線SSL來選擇。
在以下實施例中，假設根據本發明概念之實施例之記憶胞陣列的記憶胞是多階記憶胞(MLC)，其能夠儲存兩個或多於兩個位元的資料。亦即，假設每個記憶胞皆以能使得兩個或多於兩個位元的資料同步地以單一MLC儲存及同步地自單一MLC擷取的技術來進行調整、程式化、抹除及讀取。在某些實施例中，每個記憶胞可為電荷捕獲快閃(charge trap flash，CTF)記憶胞，其能夠根據兩個或多於兩個對應的臨界電壓分佈來儲存兩個或多於兩個資料狀態，所述對應的臨界電壓分佈分別與置放在CTF記憶胞上的電荷量有關。在其他實施例中，每個記憶胞可為相變記憶胞(phase-change memory cell)(其中以不同材料相來表示兩個或多於兩個資料狀態)、磁性記憶胞(其中以不同磁性來表示兩個或多於兩個資料狀態)、電阻式記憶胞(其中以不同的電阻值來表示兩個或多於兩個資料狀態)或鐵電記憶胞(ferroelectric memory cell)(其中以不同的材料特性來表示兩個或多於兩個資料狀態)。
在控制邏輯140的控制下操作位址解碼器120。在一般操作下，位址解碼器120除了接收來自控制邏輯140的控制訊號外，還接收外部所提供的位址(ADDR)，且作為回應，位址解碼器120提供了特定控制電壓至記憶胞陣列110。舉例而言，取決於正在執行的特定操作(例如程式化、讀取或抹除)，位址解碼器120將依據經解碼的列位址(row address)提供字元線電壓、串選擇線電壓及/或地選擇線電壓至記憶胞陣列110。
此外，位址解碼器120可解碼行位址(column address)並轉移已解碼的行位址至頁面緩衝器130，所述行位址作為已接收的位址的一部分。因此，在圖1所說明的實施例中，假設位址解碼器120包含足以形成列解碼器、行解碼器、位址緩衝器及相關電路的構成(且習知)元件。
以類似的方式，在控制邏輯140的控制下操作頁面緩衝器130。在一般操作下，回應於自位址解碼器120接收到的已解碼的行位址，頁面緩衝器130可自多個位元線中選擇位元線BL。
在特定操作期間，頁面緩衝器130接收待程式化至記憶胞陣列110之外部所提供的資料(DATA)。在其他操作期間，頁面緩衝器130接收來自記憶胞陣列110之待輸出至外部裝置的讀取資料。在根據本發明概念之實施例的另一些操作期間，在將來自記憶胞陣列110之某一區域的讀取資料程式化至記憶胞陣列110的另一區域之前，頁面緩衝器130可儲存(鎖存)所述資料。
如習知地瞭解的，頁面緩衝器130可包含多個頁面緩衝器單元(page buffer unit)。頁面緩衝器單元可分別與一個或多個位元線BL連接。在程式化操作期間，每個頁面緩衝器單元可施加偏壓於經連接的位元線BL，且在讀取及程式化驗證操作期間，每個頁面緩衝器單元可感測出現於經連接的位元線BL上的電壓。
控制邏輯140經組態以控制非揮發性記憶體裝置100的整體操作。如習知地理解的，控制邏輯140操作以回應於一個或多個外部所提供的控制訊號CTRL及/或指令CMD。
在圖1所說明的實施例的內容中，本發明概念的某些實施例的特徵在於資料管理的方法，其合理地由「第二資料」指定「第一資料」。舉例而言，第一資料可為由第一次發生的程式化操作接收到的程式資料(program data)，而第二資料可為第二次(稍後)發生的程式化操作接收到的程式資料。然而，第一資料及第二資料的其他定義是可能的，只要如下文所述之本發明概念的規則一樣，兩個資料組(data set)充分不同到能夠產生不同的處理。
隨著此理解，假設在第一程式化操作期間，第一資料在控制邏輯140的控制下自外部裝置提供至頁面緩衝器130，並假設位址解碼器120同時接收與第一資料有關的第一位址。一旦接收到第一資料，控制邏輯可使用頁面緩衝器130來「分割」(即，劃分(divide)或分離(split))第一資料成多個較小組的「經分割的第一資料」。作為產生經分割的第一資料的一部分，控制邏輯140亦可使用位址解碼器120來操縱已接收的位址並產生適當分割的 位址，所述適當分割的位址可促使經分割的第一資料程式化至記憶胞陣列110。
具體而言，本發明概念的某些實施例根據記憶胞陣列110內記憶胞的一個(1)實體頁面的「單一位元頁面容量」來分割已接收的第一資料。所屬領域具有通常知識者將理解，任何記憶胞陣列皆可根據記憶胞陣列內記憶胞的特定連接而「實體地」配置。所述連接可被稱為記憶胞的「頁面」。在一實例中，記憶胞的實體頁面可包含共同連接至特定控制線或共同受特定控制線控制的記憶胞，所述特定控制線例如字元線、串選擇線或字元線與串選擇線的組合。或者或另外，記憶胞的實體頁面可包含在連接至單一字元線的記憶胞中，共同連接成指定列的記憶胞。因此，多個實體頁面可被連接至單一字元線。
術語「實體頁面」中的用語「實體」用以與記憶胞之其他指定特定群集的方法作區分，例如邏輯頁面。同樣地，所屬領域具有通常知識者理解實體頁面(例如，如以特定實體連接手段定義)與邏輯頁面(例如，如以特定定址或資料存取手段定義)之間的差異。因此，根據本發明概念之實施例的記憶胞陣列將包含實體頁面，每個所述實體頁面分別與記憶胞之指定的連接相關聯。舉例而言，第一實體頁面可為連接至第一字元線的記憶胞，第二實體頁面可為連接至第二字元線的記憶胞等等。
認識到每個實體頁面可由MLC的連接而形成，每個實體頁面可包含一些邏輯頁面。因此，實體頁面的術語「單一位元頁 面容量」(1bPC)代表實體頁面之記憶胞的數量(不論其具有多位元資料儲存能力)。從而，包含8K的MLC的實體頁面將具有8K的單一位元頁面容量。然而，假設使用能夠程式化以儲存多達3位元的資料的MLC，相同的實體頁面將具有24K的「總位元頁面容量」(TbPC)或是(每一記憶胞的3位元×實體頁面中之8K的MLC)。對於相同的實體頁面而言，「餘數位元頁面容量」(RbPC)可理解為總位元頁面容量減去單一位元頁面容量，或是(TbPC-1bPC=RbPC)。
然而，在根據本發明概念的記憶胞陣列中指定特定實體頁面，由頁面緩衝器130所接收的第一資料將被分割以產生經分割的第一資料，接著藉由使用單一位元程式化資料技術，使每個經分割的第一資料之所得的組(resulting set)分別以單一位元資料儲存在記憶胞陣列110內多個實體頁面中的一者中。前述內容指出藉由使用各種單一位元程式化技術及操作或各種多位元程式化技術及操作，可將已接收的資料以「單一位元資料」或「多位元資料」程式化至MLC。值得注意的是，與多位元程式化操作相比，單一位元程式化操作提供了較佳的資料保證(data surety)，然而多位元程式化操作每單位時間卻能夠儲存比單一位元程式化操作還要多的資料。
因此，藉由本發明概念的實施例，對應於每個經分割的第一資料的單一位元資料能被儲存橫跨多個實體頁面中的MLC。在某些實施例中，將每個經分割的第一資料以單一位元的最低有 效位元(least significant bit，LSB)資料程式化至多個實體頁面中的每個實體頁面(physical page，PP)中的一個邏輯頁面(logical page，LP)，所述多個實體頁面儲存經分割的第一資料。
在將第一資料處理及程式化而以經分割的第一資料橫跨多個實體頁面之後，於控制邏輯140的控制下，以頁面緩衝器130來接收第二資料。接著，控制邏輯140選擇多個實體頁面中的至少一者，以作為使用多位元程式化操作來以多位元資料儲存第二資料之用，所述多個實體頁面儲存經分割的第一資料。當第二資料的大小超過單一實體頁面的餘數位元容量時，第二資料可被劃分且橫跨用以儲存經分割的第一資料的多個實體頁面中之不只一個實體頁面中。可使用單一實體頁面的餘數位元容量來做出所述第二資料的劃分。
如果第二資料的大小不等於實體頁面之餘數位元頁面容量的整數倍，則多個實體頁面中的一個附加的(+1)實體頁面可用以儲存第二資料的「餘數」。在類似的情況中，如果第一資料的大小不等於單一位元頁面容量的整數倍，則一個附加的(+1)實體頁面可用以儲存第一資料的餘數。以此方式，不論非揮發性記憶體中主機所定義的輸入資料與記憶胞之位元結構及容量之間的潛在不匹配，本發明概念的實施例所提供的資料管理方法是能夠有效地處理任何具有合理大小及結構的第一資料及第二資料。
由前述內容可理解，在以下第一程式化操作的執行中，每個「第一選定實體頁面」的MLC將具有與以單一程式化操作程 式化的單一位元資料一致的二進制狀態(「1」或(「0」)。接著，控制邏輯140執行稍後發生的第二程式化操作以在至少一「第二選定實體頁面」的MLC中，以多位元資料另外儲存第二資料，所述第二選定實體頁面已由第一選定實體頁面中選擇。再者，根據本發明概念的實施例，使用多位元程式化技術來執行第二資料的第二程式化操作，藉以將第二資料的多重位元(multiple bits)同時程式化至每個第二選定實體頁面。
舉例而言，再次假設使用3位元MLC，第二資料可根據兩個邏輯頁面(例如，中間有效位元(central significant bit，CSB)資料及最高有效位元(most significant bit，MSB)資料)而程式化至第二選定實體頁面的MLC。在所述情況下，具有事先程式化至第一邏輯頁面之LSB資料的每個MLC將會具有同時以CSB資料及MSB資料進行程式化的第二及第三邏輯頁面。因此，在針對第二資料的第二程式化操作之後，儲存在每個MLC中的資料位元數量會增加一至三倍。此時應注意，當CSB資料及MSB資料指明為「同時程式化」時，這並非意謂CSB資料及MSB資料是使用依序程式化操作(或依序程式化子操作)(sequential programming(sub)-operation)來依序進行程式化。相反地，同時程式化多位元資料至MLC意謂在前述實例中，藉由單一程式化操作來同時程式化CSB資料及MSB資料。將參照圖9至圖17更充分地描述此差別。
前述實例假設使用用以儲存LSB資料、CSB資料及MSB 資料的3位元MLC。然而，本發明概念的範疇並非僅受此實例限制，並且可將能夠儲存四個或大於四個位元的資料的MLC併入本發明概念之某些實施例中。
值得注意的是，在對多個實體頁面使用單一位元程式化操作後，接著對這些實體頁面中的至少一者使用多位元程式化操作可固有地減少儲存第一資料及第二資料所需要的程式化操作數量。因此，得以改善整體程式化速度(或資料儲存速度)及降低功率的消耗。
另外值得注意的是，在考慮使用以奇數位元MLC(例如，3位元MLC)配置的記憶胞陣列的實體頁面尺寸的特定假設下，本發明概念的實施例可有效地管理由主機接收到的2N資料的程式化。將參照圖11至圖15額外詳細地描述本發明概念的實施例提供的所述資料相容性管理(或有效資料管理)方法。
圖2是根據本發明概念之實施例說明記憶體系統的方塊圖。請參照圖2，記憶體系統1200包括控制器1210及非揮發性記憶體(nonvolatile memory，NVM)1220。主機系統1000以記憶體系統1200來進行通訊(程式化及讀取)資料。NVM 1220可配置地像上文所描述之圖1的記憶體100一樣，且在某些實施例中，NVM 1220可併有3D記憶胞陣列。在某些操作期間，NVM 1220可經組態以接收來自控制器1210的控制訊號CTRL、指令CMD、位址ADDR及資料(DATA)，以及由於一些操作，NVM 1220可經組態以傳回資料(DATA)至控制器1210。
控制器1210可用以控制對NVM 1220之選定記憶胞所進行的讀取、程式化及抹除操作的執行，以及作為與主機1100的介面。因此，控制器1210可使得從主機1100所接收的資料被程式化至NVM 1220，以及可使得從NVM 122所讀取的資料被傳回至主機1100。
在本發明概念的某些實施例中，NVM 1220將依照實體頁面定義(即，實體頁面單元)執行程式化操作。因此，當控制器1210從主機1100接收到第一資料(即，與第一程式化操作相關聯的程式資料)時，控制器1210會根據實體頁面的單一位元頁面容量(例如，當實體頁面被定義在NVM 1220內時，根據一個實體頁面中所包含的MLC數量)來分割所述第一資料。一旦產生了所得的經分割的第一資料，控制器1210會以單一位元資料程式化經分割的第一資料且橫跨多個實體頁面。
因此，可將經分割的第一資料儲存在多個實體頁面中的每一個的LSB頁面中，其中每個LSB頁面的單一位元頁面容量等於實體記憶體中所包含的MLC數量。舉例而言，假設從主機1100接收了16KB的第一資料、NVM 1220的一個實體頁面包含具有8KB的單一位元頁面容量的LSB頁面以及實體頁面的總位元容量為24KB(3位元MLC×8KB)。有了這些假設，控制器1210分割第一資料成兩個經分割的第一資料部分(16KB/8KB=2)，且藉由控制器120來選擇兩個(2)實體頁面以單一位元資料的方式儲存經分割的第一資料。
之後，控制器1210發送經分割的第一資料至NVM 1220，且控制NVM 1220以單一位元資料方式將經分割資料儲存在兩個(2)選定實體頁面中(即，使用單一位元程式化操作以將LSB資料儲存至3位元MLC)。因此，經分割的第一資料被指明為以單一位元資料的方式儲存「橫跨(across)」多個(第一選定)實體頁面。在前述的假設下，將經分割的第一資料以LSB資料儲存橫跨多個實體頁面，其中所述多個實體頁面是關聯於指定給LSB資料之所定義的邏輯頁面。
一旦完成第一程式化操作，可在多個實體頁面之MLC的LSB頁面中保留、存取或修改經分割的第一資料。然而，在稍後的某個時間點，第二資料(可能與第二程式化操作相關聯)由控制器1210接收。按前述內容，現在可將第二資料以多位元資料程式化至多個實體頁面中的至少一者，並同時地程式化至對應的MLC。要做到這一點，控制器1210會將第二資料與第一選定實體頁面之每個實體頁面的餘數單一容量的大小相比較，以便判斷NVM 1220內第一選定實體頁面中的第二選定實體頁面的數量。舉例而言，再次假設NVM記憶體1220的MLC為3位元MLC，每個實體頁面將具有16KB的餘數位元頁面容量(或24KB的TbPC-8KB的1bPC)。進一步假設第二資料的大小為16KB，第一選定實體頁面中的一者將被指定為兩個(2)第一選定實體頁面中的第二選定實體頁面，以同時地將16KB的資料以2位元資料(例如，CSB及MSB邏輯頁面)儲存在第二選定實體頁面的MLC中。
進一步假設NVM 1220的每個MLC皆為CTF記憶胞，與浮置閘極記憶胞的類似程式化相比，顯著地降低字元線干擾(word line interference)。因此，儘管在第二程式化操作期間同時地程式化多位元資料，因字元線干擾而造成的程式化錯誤的可能性卻大大的降低。
因此，從前述實例可理解到，儘管由主機1100所提供之2N大小的資料與NVM 1220之3位元大小的MLC之間存在固有的不匹配，本發明概念的實施例仍提供對所有有用資料儲存容量的有效利用(即，MLC之每個實體頁面的資料儲存容量)。
與前述實例不同的是，現在假設第二資料的大小為32KB。因此，兩個(2)第一選定實體頁面皆被指定為第二選定實體頁面，且兩個(2)第一選定實體頁面中的每一者皆被用來儲存16KB的第二資料。控制器1210是根據第二選定實體頁面中的每一者的餘數位元容量來對第二資料進行分割。
再次強調，藉由使用依照本發明概念之實施例的程式化方法，得以顯著地改進提供2N個(第一及第二)資料的主機1100與包含3位元MLC(非2N個資料型的記憶胞(non-2N data based memory cell)的一個示例)之NVM 1220內的實體頁面定義之間的整體資料相容性。由於傳統主機裝置或傳統資料文件定義建立了2N的資料結構及資料轉移假設，所述2N的資料結構及資料轉移假設可能無法藉由目前非揮發性記憶體裝置的廠商來改變或修改，故上述特性特別的重要。
如先前所提及的，依照本發明概念之教示的某些非揮發性記憶體裝置將併有3D記憶胞陣列，以便達到顯著地增加記憶體裝置所提供的資料密度等優點。為了進一步說明實施例的廣泛類型，現在將說明涉及圖3、圖4及圖5的3D NAND快閃記憶胞陣列。然而，本發明概念的範疇並非僅以3D NAND快閃記憶胞陣列為限，而是延伸至各種併有其他類型之非揮發性記憶胞的其他3D記憶胞陣列。
圖3是根據本發明概念之實施例說明3D記憶胞陣列的示意圖，3D記憶胞陣列可用作圖1的記憶胞陣列110。請參照圖3，記憶胞陣列110包含多個記憶體區塊BLK1至BLKz，每個記憶體區塊BLK1至BLKz形成為三維結構(或是垂直結構或堆疊結構)。因此，每個記憶體區塊BLK1至BLKz包含在第一、第二及第三方向上延伸的記憶胞結構，所述第一、第二及第三方向彼此正交。雖然圖3中未繪示，每個記憶體區塊BLK1至BLKz可包含多個記憶胞串(例如在第二方向上延伸)，其中多個記憶胞串分別在第一及第三方向上彼此隔開。
如習知地瞭解的，記憶體區塊中的記憶胞串可不同地與多個位元線、多個串選擇線、多個字元線、一或多個地選擇線及共同源極線(common source line)連接。多個記憶體區塊BLK1至BLKz中的記憶胞串將根據各種連接手段共用多個位元線。舉例而言，多個位元線可在第二方向上延伸，以使得所述多個位元線被多個記憶體區塊BLK1至BLKz所共用。
回應於已接收的位址，可藉由操作位址解碼器120(圖1)來選擇各別的記憶體區塊BLK1至BLKz。接著，可執行對選定的記憶體區塊中的某些記憶胞進行的抹除、程式化及讀取操作。
圖4是進一步說明圖3中所繪示之多個記憶體區塊BLK1至BLKz中的一者的透視圖。與圖3中所繪示之三個佈局方向一致，圖4額外詳細地繪示3D記憶胞陣列結構的某些元件。
3D記憶胞陣列形成在一般的基板111上。在圖4所說明的實例中，假設基板111具有第一導電型(例如，P型)。舉例而言，基板111可為P井(P-well)，其由選自由III族元素中的一或多個元素(例如硼)所形成。在某些實施例中，基板111可為形成在N井(N-well)內的口袋P井(pocket P-well)。
在第一方向上延伸的多個共同源極區CSR(common source region)設置在基板111中。共同源極區CSR在第二方向上彼此隔開。當電性連接這些共同源極區CSR時會形成共同源極線(CSL)。假設共同源極區CSR具有與基板111之第一導電型不同的第二導電型(例如，N型)。
在相鄰的共同源極區CSR之間，絕緣材料112及112a在第三方向上依序地設置在基板111上(即，直立地垂直於基板111的方向)。絕緣材料112及112a之不同的沉積層在第三方向上隔開，且絕緣材料112及112a在第一及第二方向上以平面的方式延伸。在某些實施例中，絕緣材料112及112a將由一或多個半導體氧化物膜所形成，且直接與基板111接觸的絕緣材料112a的厚 度可小於其他絕緣材料112的厚度。
在共同源極區CSR的兩個相鄰的區域之間，多個支柱(pillar)PL在第一方向上依序地佈置，以便在第二方向上貫穿多個絕緣材料112及112a。舉例而言，支柱PL可穿過絕緣材料112及112a而與基板111接觸。
在圖4所說明的實施例中，在兩個相鄰的共同源極區CSR之間的支柱PL在第一方向上隔開，且配置在第一方向上延伸的直線上。支柱PL可以不同的材料形成。舉例而言，每個支柱PL可包含通道膜(channel film)114及配置在通道膜114內的內部材料(inner material)115。
每個通道膜114皆可由第一導電型的半導體材料(例如矽)形成。每個內部材料115皆可由絕緣材料形成，所述絕緣材料例如是氧化矽。或者，每個內部材料115皆可由空氣間隙(air gap)所形成。
在共同源極區CSR的兩個相鄰的區域之間，資訊儲存膜(information storage film)116設置在每個絕緣材料112及112a各自的主要表面上，且資訊儲存膜116的側邊緣因支柱PL而暴露出。資訊儲存膜116將會是能夠藉由選擇性地捕捉及放出電荷而儲存資訊的材料。
在兩個相鄰的共同源極區CSR之間以及在絕緣材料112及112a之間，分別設置導電材料(conductive material)CM1至CM8，使其與資訊儲存膜116電性接觸。因此，在圖4所說明的 實施例中，導電材料CM1至CM8在第一方向上延伸，使得在共同源極區CSR上的導電材料CM1至CM8可藉由字元線切口(word line cuts)而分離。共同源極區CSR可藉由字元線切口而暴露出，其中字元線切口也在第一方向上延伸。
導電材料CM1至CM8可由金屬性導電材料及/或非金屬性導電材料(例如多晶矽)形成。
將設置在絕緣材料112及112a中之置放在最上層的絕緣材料的上表面上的資訊儲存膜116移除。也就是說，將設置在絕緣材料112及112a之側邊中的與支柱PL相對的側邊上的資訊儲存膜116移除。
分別設置與多個支柱PL有關的多個汲極320。每個汲極320皆可由第二導電型的半導體材料(例如矽)所形成，且延伸到支柱PL之通道膜114的上側。
設置在第二方向上延伸的位元線BL，使其與汲極320電性接觸以及在第一方向上隔開。在圖4所說明的實施例中，汲極320及位元線BL經由接觸插塞(未繪示)而連接。位元線BL可由一或多個金屬性導電材料，及/或一或多個非金屬性導電材料(例如多晶矽)所形成。
如圖4中選定的實例所示，導電材料CM1至CM8實質上定義了基板111之上第一至第八各別的「高度」。當然，基板上各別垂直高度的指定是依相對的幾何關係所任意描述。本發明概念並不受上面/下面、垂直/水平、往上/往下等的特定方位限制。 這些相對的幾何描述術語僅用以清楚地教示本發明概念之某些實施例的性質、製造及使用。
多個支柱PL連同資訊儲存膜116及多個導電材料CM1至CM8可形成多個記憶胞串。每個支柱PL與資訊儲存膜116及相鄰的導電材料CM1至CM8可形成一記憶胞串。
支柱PL可沿著所定義的「列(row)」及「行(column)」方向而設置於基板111上。舉例而言，第八導電材料CM8可構成許多列，而與第八導電材料CM8連接的支柱可用以從許多列中選擇一個特定的列。位元線BL可構成行。因此，與相同位元線BL連接的支柱構成行。支柱PL連同資訊儲存膜116及多個導電材料CM1至CM8可構成多個串，所述多個串沿著列及行方向佈置。每個記憶胞串可包含多個記憶胞電晶體(cell transistor，CT)，所述多個記憶胞電晶體在垂直於基板111的方向上堆疊。
圖5是根據本發明概念之實施例進一步說明圖4的3D記憶胞陣列的等效電路圖。在此，記憶體區塊BLKa1包含記憶胞串CS11、CS12、CS21及CS22，每個記憶胞串CS11、CS12、CS21及CS22皆包含串選擇電晶體(string selection transistor，SST)、地選擇電晶體(ground selection transistor，GST)及記憶胞MC1至MC6。在每個記憶胞串中，記憶胞MC1至MC6在串選擇電晶體SST與地選擇電晶體GST之間連接。
記憶胞串CS11、CS12、CS21及CS22中之地選擇電晶體GST的控制閘極共同地連接到地選擇線GSL。地選擇電晶體GST 之各自的第一端與記憶胞MC1連接，而各自的第二端共同地與共同源極線CSL連接。
記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC1共同地與字元線WL1連接(即，成一組群而受字元線WL1電性控制)，記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC2共同地與字元線WL2連接，記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC3共同地與字元線WL3連接，記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC4共同地與字元線WL4連接，記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC5共同地與字元線WL5連接，以及記憶胞串CS11、CS12、CS21及CS22中之記憶胞MC6共同地與字元線WL6連接。
在記憶胞串CS11及CS12中，串選擇電晶體SST的控制閘極與串選擇線SSL1連接。在記憶胞串CS21及CS22中，串選擇電晶體SST的控制閘極與串選擇線SSL2連接。在記憶胞串CS11及CS21中，每個串選擇電晶體SST的一端與位元線BL1連接，而另一端與記憶胞MC6連接。在記憶胞串CS21及CS22中，串選擇電晶體SST的一端與位元線BL2連接，而另一端與記憶胞MC6連接。
如由此示範性結構可知，可在3D記憶胞陣列內定義與例如字元線、位元線等的連接元件有關的多個列、行及高度。因此，「列方向」可定義為串選擇線SSL1及SSL2所延伸的方向，以使得記憶胞串CS11及CS12佈置在列方向上而形成第一列以及記憶 胞串CS21及CS22佈置在列方向上而形成第二列。
「行方向」可定義為位元線BL1及BL2所延伸的方向。因此，記憶胞串CS11及CS21佈置在行方向上而形成第一行，而記憶胞串CS12及CS22佈置在行方向上而形成第二行。
各自的高度可定義為從地選擇電晶體GST及/或串選擇電晶體SST算起的特定距離。
因此，記憶胞MC1至MC6可依列及行方向以及高度而佈置在堆疊的3D結構中。舉例而言，在圖4及圖5所說明的實例中，同一高度處的記憶胞共同地與一字元線連接，而在不同高度處的記憶胞與不同的字元線連接。在同一列中的串選擇電晶體SST共同地與串選擇線SSL1或串選擇線SSL2中的一個連接，而在不同列中的串選擇電晶體SST與不同的串選擇線SSL1及SSL2連接。在同一行中的串選擇電晶體SST與同一位元線BL1或BL2連接，而在不同行中的串選擇電晶體SST與不同的位元線BL1及BL2連接。
在本發明概念的某些實施例中，每個記憶胞MC1至MC6皆將會是能夠根據所對應定義的臨界電壓分佈而儲存兩個或大於兩個位元資料的MLC。
圖4及圖5僅說明包含四個(4)記憶胞串CS11、CS12、CS21及CS22的單一記憶體區塊BLKa1，其中每個記憶胞串包含六個(6)記憶胞MC1至MC6。然而，本發明概念的範疇並非僅以此簡單實例為限。舉例而言，在列方向或行方向上，可設置有兩 個或大於兩個記憶胞串，或在同一高度處，記憶胞串中可設置有兩個或大於兩個記憶胞。以類似的脈絡，應注意，圖4說明了地選擇電晶體GST共同地連接至單一地選擇線的實例，然而並不需以此為限。在同一行中的串選擇電晶體SST、地選擇電晶體GST可共同地與一個地選擇線連接，而在不同行中的地選擇電晶體GST可與不同的地選擇線連接。
圖4所說明的實施例中，每個記憶胞串皆包含串選擇電晶體SST及地選擇電晶體GST。然而，每個記憶胞串皆可包含兩個或大於兩個串選擇電晶體及/或兩個或大於兩個地選擇電晶體。
另外，每個記憶胞串皆可包含一或多個虛擬記憶胞(dummy memory cell)。
圖6是說明一種定義記憶胞之實體頁面的方法的示意圖，所述記憶胞為圖4及圖5之示範性記憶體區塊中之敘述字元線的內容中所述的記憶胞。請參照圖4、圖5及圖6，假設每個記憶胞MC1至MC6皆為能夠根據各別的邏輯頁面(例如，LSB頁面、CSB頁面及MSB頁面)儲存單一位元LSB資料、CSB資料及MSB資料的3位元MLC。當圖6之第一、第二及第三記憶胞在圖4及圖5之3D記憶胞陣列中共同地與第一字元線(WL1)連接時，圖6之第一、第二及第三記憶胞是分別佈置在第一列、第二列及第三列中。因此，在3D記憶胞陣列內，MLC的多個列(而在本發明概念的某些實施例中對應於實體頁面)共同地連接至同一字元線。也就是說，舉例而言，與已給定的記憶胞陣列定義一 致，連接成同一列(共同連接至字元線的多個列中的一者)的記憶胞可視為具有特定總位元頁面容量及單一位元頁面容量的一個(1)實體頁面。
因此，在圖6所說明的實例中，第一、第二及第三記憶胞配置在各別的實體頁面中。每個實體頁面皆包含多個單一位元的邏輯頁面(例如，LSB頁面、CSB頁面及MSB頁面)。另外，共同連接至第一字元線的多個實體頁面可分別藉由使用串選擇線SSL1、SSL2及SSL3而選擇。圖7的示意圖額外詳細地描述此方法。
圖7說明在圖4及圖5之記憶胞陣列內的MLC的連接，所述MLC佈置在多個頁面中且共同地與串選擇線連接。請參照圖4、圖5及圖7，第一串選擇線SSL1與多個實體頁面連接，每個實體頁面皆連接至各別的字元線(例如，WL4、WL5及WL6)。在此，再次假設每個第一、第二及第三記憶胞皆為3位元MLC而能夠根據各別的邏輯頁面(例如，LSB頁面、CSB頁面及MSB頁面)儲存單一位元之LSB資料、CSB資料及MSB資料。
圖8是說明在針對圖1至圖7之3D非揮發性記憶體裝置中之MLC的程式化操作期間可以被使用的某些控制電壓的圖。在圖8中，橫軸可表示時間T，而縱軸表示施加電壓V的位準。
請參照圖8，可將程式電壓(program voltage)VPGM施加至選自字元線WL1至WL6中的一者。接著，可將驗證電壓(verification voltage)VFY1至VFY7依序地施加至選定的字元 線。驗證電壓VFY1至VFY7可為用以在同一時間下程式化多頁面資料的電壓。驗證電壓VFY1至VFY7可為用以判斷程式化記憶胞之臨界電壓是否達到目標位準的電壓。
凡偵測到程式化失敗的記憶胞，則在程式電壓VPGM增加了所定義的增量△V後，可再次將所述程式電壓VPGM施加至選定的字元線。之後，可將驗證電壓VFY1至VFY7依序地施加至選定的字元線。
程式電壓VPGM及驗證電壓VFY1至VFY7可重複地施加至選定的字元線的MLC，直到所有的記憶胞都通過(即，成功地程式化)的時候為止，其中程式電壓VPGM可在每一連續疊代(successive iteration)中增加△V。如將在常規理解，此類型的程式化操作一般稱為增量階躍脈衝程式化(incremental step pulse programming，ISPP)，且對於操作ISPP而言存在有許多不同的特定方法-圖8所說明的實例僅為其中的一種。
圖9是根據本發明概念之某些實施例概述可以被使用的一種程式化方法的流程圖。圖9中的方法是採用非揮發性記憶體的觀點來描述，而接著圖10的方法則是採用控制器的觀點來描述。
請參照圖2及圖9，記憶體系統1200經由控制器1210接收了來自外部源(例如主機1100)的第一資料(S110)。作為第一程式化操作的一部分，所述第一資料可能已被提供至記憶體系統1200，且為了此說明的目的，假設第一資料具有2N大小，此大小大於實體頁面之單一位元頁面容量，所述實體頁面定義在記憶 體系統1200之構件NVM 1220中。
一旦記憶體系統1200接收到第一資料，則所述第一資料可能已根據記憶體系統1200之NVM 1220中的實體頁面的單一位元頁面容量而被分割。因此，藉由使用單一位元程式化技術，可將經分割的第一資料儲存橫跨NVM 1220中的多個實體頁面(S120)。
舉例而言，每個實體頁面皆可包含一組記憶胞，所述一組記憶胞在連接至字元線的記憶胞中(及可能多個列中)共同地連接至一列。如上文所描述，每個實體頁面皆可包含多個邏輯頁面(例如，LSB頁面、CSB頁面及MSB頁面)。另外，如果採用3D記憶胞陣列，則記憶體系統1200可藉由選擇串選擇線SSL來由連接至字元線的多個實體頁面中進行選擇。因此，為了將經分割的第一資料以單一位元資料(每一LSB頁面或一些其他邏輯頁面)程式化而橫跨多個實體頁面之第一程式化操作的目的，所述實體頁面可稱為「第一選定實體頁面」。
接著，在稍後的某個時間點，在接收經分割的第一資料之後，記憶體系統1200經由控制器1210接收了來自外部源(例如主機1100)的第二資料(S130)。作為第二(稍後發生)程式化操作的一部分，所述第二資料可能已被提供至記憶體系統1200，且為了此說明的目的，假設第二資料具有2N大小，此大小雖然不同於第一資料的大小，卻仍大於實體頁面的單一位元頁面容量。
因此，第二資料將已根據第一選定實體頁面的餘數位元 容量而被劃分，以使得第一選定實體頁面中的至少一者(稱為「第二選定實體頁面」)藉由使用多位元程式化技術而用以儲存第二資料(S140)。應注意的是，多位元資料的第二程式化是藉由同時相應於儲存在每個第二選定實體頁面之MLC中的多個位元的多位元資料來執行。
因此，假設在工作實例中使用單一位元程式化技術，將經分割的第一資料程式化至3位元MLC。由此，第一選定實體頁面的每個MLC將被程式化至抹除狀態或程式化狀態(即，資料值「1」或「0」)(參見圖13)。接著，第二資料藉由使用多位元程式化技術而程式化至3位元MLC，在此舉之後，第二選定頁面的每個MLC將被程式化至八個(8)可能狀態中的一者，所述八個可能狀態分別對應於3位元資料值「111」、「110」、「101」、「011」、「100」、「010」、「001」及「000」(參見圖17)。第二選定實體頁面中之MLC的臨界電壓分佈的第二程式化過渡(second programming transition)(從單一位元資料值至三位元資料值)與每個MLC儲存三位元中的兩者同時地發生。換言之，第二程式化操作為所謂的「單觸發程式化操作(one-shot programming operation)」。
在工作實施中，首先程式化至第一選定實體頁面之MLC的單一位元資料可以是LSB資料，而其次程式化至第二選定實體頁面的多位元資料可以是CSB及MSB資料。
然而，關於MLC之3位元性質的前述假設並非用以限制本發明概念的範疇。若使用4位元MLC，則在僅針對第一有效位 元的第一程式化操作之後，第二程式化操作可能會同時地程式化MLC的第二至第四有效位元。同樣地，5位元及更高位元的MLC皆可以有本發明概念之實施例所提供的好處。
圖10是根據本發明概念之某些實施例以控制器1210的觀點概述圖9的程式化方法的流程圖。以下工作實例維持類似的假設。
因此，記憶體系統1200的控制器1201接收了來自主機1110的第一資料(S210)，且接著，根據定義在NVM 1220中之實體頁面的單一位元頁面容量來分割所述第一資料(S220)。之後，將經分割的第一資料以單一位元資料的方式儲存橫跨至多個第一選定實體頁面(S230)。
接著，在稍後的某個時間點，在接收經分割的第一資料之後，記憶體系統1200的控制器1201接收了來自主機1100的第二資料(S240)。控制器1210比較了第二資料與第一選定實體頁面之餘數位元頁面容量的大小，並判斷以多位元資料的方式來儲存第二資料所需要的第一選定實體頁面有多少(第二選定實體頁面)。接著，將第二資料以多位元資料的方式程式化至第二選定實體頁面，其中同時地將多位元資料中的至少兩位元程式化至第二選定實體頁面的MLC(S250)。
如先前所提及，儘管在2N大小的第一及第二資料與非揮發性記憶體裝置中之MLC的基數位元(例如3位元)資料儲存容量之間會有可能的不匹配，圖9及圖10所描述的程式化方法仍提 供對有用記憶體空間的非常有效的利用。因此，將需要較少的空間回收操作(garbage collection operation)，此避免非揮發性記憶體中可用資料儲存容量的浪費，從而改進記憶體系統的操作效率。較少的內務操作(housekeeping operation)而延長了非揮發性記憶胞的使用壽命，且降低整體功率消耗。
根據前述內容，所屬領域具有通常知識者可輕易地理解，第三程式化操作以及後續的程式化操作也可用類似的方式進行處理。若情況允許，可藉由使用具有可用的資料儲存容量的第一選定實體頁面來接著執行每個程式化操作。在第一選定實體頁面不具有可用的資料儲存容量的情況下，可如上文所解釋的產生「新的」第一選定實體頁面。因此，可有效地處理及程式化具有任何適當大小及結構定義的輸入程式資料。在沒有損失資料程式化及資料儲存效率的情況下，可採用傳統資料定義。
將參照圖11至圖17來描述根據本發明概念之實施例的某些程式化方法之另外的實例。
圖11是根據本發明概念之實施例說明用戶裝置(user device)2000的方塊圖。請參照圖11，用戶裝置2000一般包括主機2100及記憶體系統2200。記憶體系統2000包含控制器2210及非揮發性記憶體2220。非揮發性記憶體2220包含頁面緩衝器2221及記憶胞陣列，所述記憶胞陣列包含至少兩個或大於兩個的實體頁面2222及2223。
假設主機2100為數位裝置，所述數位裝置將資料以具有 2NKB大小的資料組(data set)的形式轉移至非揮發性記憶體，其中N為大於1的整數。
假設每個實體頁面2222及2223具有8KB的單一位元頁面容量，其中所述單一位元頁面容量指示為當實體頁面的每個記憶胞充當單層記憶胞(single level cell，SLC)時，用於實體頁面的資料容量。因此，每個實體頁面2222及2223的單一位元頁面容量將以實體頁面中所包含的記憶胞數量為基礎。因此，若每個實體頁面2222及2223包含8K的記憶胞，則每個實體頁面2222及2223的單一位元頁面容量將為8KB。在判斷單一位元頁面容量時，只考慮實體頁面中實際上用以儲存資料的記憶胞。因此，就此目的而言，虛擬記憶胞並不納入考慮。
假設每個實體頁面2222及2223中所包含的每個記憶胞為3位元MLC，則每個實體頁面2222及2223的總位元頁面容量將為MLC位元數量(例如3)與單一位元頁面容量的乘積。因此，假設每個實體頁面2222及2223具有24KB或(3×8KB)的總位元頁面資料容量。
如圖11中所繪示，假設在第一程式化操作期間，主機2100轉移資料大小為16KB的第一資料(Data1)至記憶體系統2200。作為回應，控制器2210根據實體頁面2222及2223的8KB的單一位元容量來分割16KB的第一資料。接著，將各別的經分割的第一資料(每個的大小為8KB)以單一位元資料的方式程式化至實體頁面2222及2223的MLC(第一選定實體頁面)。在所說明的實例 中，實體頁面具有相同的單一位元頁面容量，但並不需總以此為限。
在某些實施例中，藉由參照用來表徵非揮發性記憶體2200的元資訊(meta information)，控制器2210可判斷每個實體頁面2222及2223的單一位元頁面容量。
圖12是根據本發明概念之某些實施例進一步說明關於圖11所描述之程式化實例的圖。請參照圖12，再次假設每個實體頁面2222及2223是由多個邏輯頁面(例如，LSB頁面、CSB頁面及MSB頁面)所定義。
在第一程式化操作期間，藉由使用單一位元程式化操作，將經分割的第一資料透過頁面緩衝器2221分別儲存在第一及第二實體頁面2222及2223中。
因此，在第一程式化操作期間，將經分割的資料儲存在第一及第二實體頁面2222及2223之各自的LSB頁面中。由於第一及第二實體頁面2222及2223的每個LSB頁面皆具有8KB的資料容量，故具有8KB大小的兩組經分割的第一資料將完全地填滿第一及第二實體頁面2222及2223的LSB頁面。
圖13是進一步說明圖12之第一程式化操作的可能結果的示意圖。請參照圖13，在第一程式化操作之後，第一實體頁面及第二實體頁面中每個MLC的邏輯狀態將會是抹除狀態E0或程式化狀態P1。
圖14是延續圖11至圖13之程式化實例的敘述的圖。
在第一程式化操作之後的第二程式化操作期間，主機2100發送第二資料(Data2)至記憶體系統2200。在此，再次假設第二資料的大小為16KB。
一旦接收到第二資料，控制器2210會將第二資料的大小與指定為「第一選定實體頁面」之實體頁面(即，其中具有先前儲存的單一位元資料的實體頁面2222及2223)的餘數位元容量大小做比較。由於每個第一選定頁面(2222及2223)的餘數位元容量皆為16KB，故僅有一個第一選定實體頁面需作為第二選定實體頁面(例如，實體頁面2222)。
因此，在第二程式化操作期間，將整組的第二資料以多位元(例如2位元)資料儲存在第二選定實體頁面2222中。與前述內容一致，在第二程式化操作期間，將第二資料程式化在第一實體頁面2222的CSB及MSB頁面中，且在第一程式化操作與第二程式化操作之間，沒有必要對第一實體頁面2222的MLC執行在其間發生的抹除操作。照樣地，第二程式化操作的多位元資料將會同時地程式化至第一實體頁面2222的CSB及MSB頁面。
圖15及圖16是更進一步說明在本發明概念之某些實施例的內容中圖11至圖14之第二程式化操作的圖。
請參照圖15，根據第一程式化操作，第一實體頁面2222已經儲存了單一位元LSB頁面資料，然而CSB頁面及MSB頁面仍保持未使用或「空的(empty)」(例如，呈現抹除狀態)。在第二程式化操作期間，將第二資料由控制器2210轉移到頁面緩衝器 2221，其中假設頁面緩衝器2221包含多個鎖存器(latch)2221a、2221b及2221c，所述多個鎖存器2221a、2221b及2221c適於短暫地儲存輸入的程式資料。
頁面緩衝器2221可讀取儲存在第一實體頁面2222處的LSB頁面並儲存所述LSB頁面在LSB鎖存器2221c處，而第二資料(Data2)可分別地儲存在CSB鎖存器2221b及MSB鎖存器2221a處。
請參照圖16，在第二程式化操作期間，根據儲存在多個鎖存器2221a、2221b及2221c處的資料，現在頁面緩衝器2221可在第一實體頁面2222處程式化第二資料。在第二程式化操作期間，藉由使用儲存在頁面緩衝器2221中的3位元資料(LSB、CSB及MSB)，可將實體頁面2222的每個MLC程式化至八個可能的邏輯狀態中的一者，其中同時地將多個資料位元(於此，CSB及MSB資料位元)程式化。
在某些實施例中，第二程式化操作可藉由使用ISPP方法所定義的重複迴路(loop)來執行。
圖17是進一步說明在第二程式化操作期間在MLC之邏輯狀態之間的過渡的示意圖。請參照圖17，其繪示第一實體頁面2222中所包含之記憶胞的邏輯狀態的變化。
此時，在第一程式化操作之後，第一實體頁面2222的MLC可儲存第一資料中的一個位元(抹除狀態E0或程式化狀態P1)，其中抹除狀態E0可與LSB資料值「1」相關聯，而程式化 狀態P1與LSB資料值「0」相關聯。
在第二程式化操作期間，第二資料的二資料位元額外地儲存在MLC中。因此，MLC將會被程式化至八個可能的邏輯狀態E0、P1、P2、P3、P4、P5、P6及P7中的一者，所述八個可能的邏輯狀態E0、P1、P2、P3、P4、P5、P6及P7分別對應於3位元(LSB、CSB及MSB)資料值「111」、「110」、「101」、「011」、「100」、「010」、「001」及「000」。
在第二程式化操作期間，將第一實體頁面2222的MLC程式化至八個邏輯狀態E0、P1、P2、P3、P4、P5、P6及P7中的一者，以使得多個資料位元(例如，CSB及MSB位元)同時地被程式化至MLC。
圖18是更進一步說明在本發明概念之某些實施例的內容中圖11至圖14之第二程式化操作的另一實例的方塊圖。
請參照圖18，用戶裝置3000包括主機3100及記憶體系統3200。圖18的用戶裝置3000可如配置圖11的用戶裝置一樣地配置。
如上文所描述的，記憶體系統3200可分割由主機3100所提供的第一資料並程式化而橫跨經分割的第一資料至多個第一選定實體頁面3222及3223。在第一程式化操作之後，作為第二程式化操作的一部分，記憶體系統3200可接收來自主機3100的第二資料(Data2)。此時，然而，假設第二資料Data2具有32KB的大小。
因此，控制器3210藉由使用第一選定實體頁面的餘數位元頁面容量來劃分第二資料，以判斷第一選定實體頁面中的第二選定實體頁面的數量。如在圖11中，假設第一選定實體頁面3222及3223的總位元頁面容量是24KB。因此，考慮到8KB的單一位元頁面容量，假設第一選定實體頁面3222及3223的餘數位元頁面容量是16KB。
由於第二資料的大小是32KB，故將第一選定實體頁面3222及3223兩者皆指定為第二選定實體頁面，且每個第一選定實體頁面3222及3223皆用來儲存16KB的第二資料。在所說明的實例中，假設控制器3210將第二資料(Data2)劃分成兩組經劃分的第二資料。之後，頁面緩衝器3221可依序地或同時地程式化第二選定實體頁面3222及3223。
在某些實施例中，非揮發性記憶體3220可藉由使用串選擇線來選擇第二選定實體頁面。也就是說，第二選定實體頁面3222及3223可為由共同選擇線所連接的實體頁面。然而，在其他實施例中，第二選定實體頁面3222及3223可為連接至不同的串選擇線的實體頁面。
控制器3210控制非揮發性記憶體3220，以使得兩組16KB的第二資料分別地程式化至第二選定實體頁面3222及3223。在每個第二選定實體頁面3222及3223內，控制器3210將同時地在多個邏輯頁面中程式化多位元資料。
圖19是根據本發明概念之另一實施例說明記憶體系統的 方塊圖。請參照圖19，記憶體系統4000包括非揮發性記憶體裝置4100及控制器4200。非揮發性記憶體裝置4100包含多個非揮發性記憶體晶片，所述多個非揮發性記憶體晶片形成多個組群。每個組群中的非揮發性記憶體晶片可經組態以經由一個共同通道(common channel)而與控制器4200相通訊。在所說明的實施例中，多個非揮發性記憶體晶片經由多個通道CH1至CHk而與控制器4200相通訊。
每個非揮發性記憶體晶片可如配置根據本發明概念之實施例的非揮發性記憶體裝置100一樣地配置。也就是說，非揮發性記憶體裝置4100可包含(根據圖4)設置在基板111上的多個記憶胞串CS11、CS12、CS21及CS22，且每個記憶胞串CS11、CS12、CS21及CS22可包含多個記憶胞電晶體，所述多個記憶胞電晶體在垂直於基板111的方向上堆疊。
在圖19中，其描述了一種一個通道與多個非揮發性記憶體晶片連接的情況。然而，可修改記憶體系統4000以使得一個通道僅與一個非揮發性記憶體晶片連接。
除了控制器4200經由共同通道而與多個非揮發性記憶體晶片連接外，非揮發性記憶體裝置4100及控制器4200可實質上類似於圖2的非揮發性記憶體裝置及控制器。
圖20是根據本發明概念之實施例說明固態硬碟(solid state drive，SSD)的方塊圖。請參照圖20，用戶裝置5000包括主機5100及SSD 5200。SSD 5200包含SSD控制器5210、緩衝記 憶體5220及非揮發性記憶體裝置5230。
SSD控制器5210可提供主機5100與SSD 5200之間的實體互連(physical interconnection)。對應於主機5100的匯流排格式(bus format)，SSD控制器5210可提供與SSD 5200的介面。具體而言，SSD控制器5210可將由主機5100所提供的指令解碼，以基於解碼結果來存取(access)非揮發性記憶體裝置5230。
SSD控制器5210可與主機5100及非揮發性記憶體裝置5230連接。回應於來自主機5100的要求，SSD控制器5210可經組態以存取非揮發性記憶體裝置5230。SSD控制器5210可提供主機510與非揮發性記憶體裝置5230之間的介面。SSD控制器5210可經組態以驅動用於控制非揮發性記憶體裝置5230的韌體(firmware)。SSD控制器5210可經組態以提供控制訊號CTRL、指令CMD及位址ADDR至非揮發性記憶體裝置5230。
在第一程式化操作期間，SSD控制器5210可用以分割由主機5100所接收的第一資料，以將經分割的第一資料以單一位元資料儲存橫跨非揮發性記憶體裝置5230的多個第一選定實體頁面。此舉可實質上如執行第一程式化操作一樣地來執行，其中控制器3210(參照圖11)儲存經分割的第一資料。
在第一程式化操作之後，SSD控制器5210可接收來自主機5100的第二資料。在第二程式化操作期間，SSD控制器5210可控制非揮發性記憶體裝置5230，以在多個第一選定實體頁面的至少一者中，將第二資料以多位元資料進行程式化。第二程式化 操作可根據參照圖9所提供的敘述來執行。
主機5100的匯流排格式可包含通用串列匯流排(Universal Serial Bus，USB)、小型電腦系統介面(Small Computer System Interface，SCSI)、快速週邊零件互連(Peripheral Component Interconnect express，PCI express)、ATA、並列ATA(Parallel ATA，PATA)、串列ATA(Serial ATA，SATA)、串列附接SCSI(Serial Attached SCSI，SAS)及其類似物。
緩衝記憶體5220可暫時地儲存由主機5100所提供的寫入資料(write data)或從非揮發性記憶體裝置5230所讀取的資料。如果將存在非揮發性記憶體裝置5230中的資料快取(cache)，則在主機5100的讀取要求下，緩衝記憶體5220可支援快取功能以直接向主機5100提供快取資料。一般而言，主機5100之匯流排格式(例如SATA或SAS)的資料轉移速度可高於SSD 5200之記憶體通道的資料轉移速度。也就是說，如果主機5100的介面速度(interface speed)非常快，則藉由提供具有高儲存容量的緩衝記憶體5220，由速度差所造成的效能降低可能會減到最少。
緩衝記憶體5220可由同步DRAM(synchronous DRAM)所形成，以提供充分的緩衝至SSD 5200，所述SSD 5200用作輔助大量儲存裝置(auxiliary mass storage device)。然而，緩衝記憶體5220並不限於此揭露內容。
非揮發性記憶體裝置5230可用作SSD 5200的儲存媒體(storage medium)。舉例而言，非揮發性記憶體裝置5230可由具 有大量儲存容量的NAND快閃記憶體裝置形成。非揮發性記憶體裝置5230可由多個記憶體裝置形成。在此情況下，記憶體裝置可由通道單元分別地連接至SSD控制器5210。作為儲存媒體，非揮發性記憶體裝置5230可由NAND快閃記憶體形成。然而，非揮發性記憶體裝置5230並不以NAND快閃記憶體裝置為限。舉例而言，SSD 5200的儲存媒體可由PRAM、MRAM、ReRAM、FRAM、NOR快閃記憶體及其類似裝置組形成。另外，本發明概念可應用於同時使用不同類型記憶體裝置的記憶體系統。
非揮發性記憶體裝置5230可實質上如配置圖1及圖2之內容中所描述的非揮發性記憶體裝置一樣地配置。
圖21是根據本發明概念之實施例說明記憶卡的圖。請參照圖21，記憶卡6000包括非揮發性記憶體裝置6100、控制器6200及連接器(connector)6300。
根據本發明概念的某些實施例，非揮發性記憶體裝置6100可如配置圖1的非揮發性記憶體裝置100一樣地配置。也就是說，非揮發性記憶體裝置6100可包含(根據圖4及圖5)設置在基板111上的多個記憶胞串CS11、CS12、CS21及CS22，且每個記憶胞串CS11、CS12、CS21及CS22可包含多個記憶胞電晶體，所述多個記憶胞電晶體在垂直於基板111的方向上堆疊。
控制器6200可與非揮發性記憶體裝置6100連接。控制器6200可經組態以存取非揮發性記憶體裝置6100。控制器6200可經組態以對非揮發性記憶體裝置6100提供介面。控制器6200 可經組態以對非揮發性記憶體裝置6100提供控制訊號CTRL、指令CMD及位址ADDR。
連接器6300可電性連接記憶卡6000與主機。
在第一程式化操作期間，控制器6200可用以透過連接器6300來分割由主機所接收的第一資料並儲存而橫跨經分割的第一資料至非揮發性記憶體裝置6100的多個實體頁面。此舉可實質上如由圖11之控制器3210執行第一程式化操作一樣地執行
在第一程式化操作之後，控制器6200可接收來自主機的第二資料。在第二程式化操作期間，控制器6200可控制非揮發性記憶體裝置6100，以使得第二資料在多個實體頁面的至少一者中程式化，其中將第一資料在所述多個實體頁面中程式化。可如參照圖9所述來執行第二程式化操作。
記憶卡6000可由例如是PC(PCMCIA)卡、CF卡、SM(或SMC)卡、記憶條(memory stick)、多媒體卡(multimedia card,MMC,RS-MMC,MMCmicro)、數位安全卡(security card,SD,miniSD,microSD,SDHC)、通用快閃儲存(universal flash storage，UFS)裝置等等的記憶卡所形成。
圖22是根據本發明概念之實施例說明計算系統的方塊圖。請參照圖22，計算系統7000包括中央處理單元(central processing unit)7100、RAM 7200、用戶介面(user interface)7300、數據機(modem)7400、系統匯流排(system bus)7500及記憶體系統7600。
記憶體系統7600可經由系統匯流排7500與元件7100至7400電性連接。由用戶介面7300提供或由中央處理單元7100處理的資料可儲存在記憶體系統7600中。
記憶體系統7600可包含非揮發性記憶體裝置7610及控制器7620。記憶體系統7600可為根據本發明概念之實施例的記憶體系統1000至4000、記憶卡600及固態硬碟500中的一者。
雖然已參照示範性實施例來描述本發明概念，但在不脫離以下專利申請範圍的範疇的情況下，可進行各種更動及修改，對所屬領域具有通常知識者而言是顯而易知的。因此，應理解上述實施例並不具有限制力，而只是說明性的。
S110~S140‧‧‧步驟

Claims (37)

  1. 一種用於非揮發性記憶體的程式化方法，所述非揮發性記憶體包含配置在實體頁面中的多階記憶胞的記憶胞陣列，其中每個多階記憶胞能儲存多達N位元的資料，「N」為大於二的整數，而所述用於非揮發性記憶體的程式化方法包括：接收第一資料且根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料；將所述經分割的第一資料以單一位元資料的方式程式化至多個實體頁面；以及接收第二資料且將所述第二資料以多位元資料的方式程式化至所述多個實體頁面中的選定實體頁面，其中同時地將所述第二資料程式化至所述選定實體頁面的所述多階記憶胞。
  2. 如申請專利範圍第1項所述的用於非揮發性記憶體的程式化方法，其中N為3，且將所述經分割的第一資料以最低有效位元資料的方式儲存在所述多個實體頁面的第一邏輯頁面中。
  3. 如申請專利範圍第2項所述的用於非揮發性記憶體的程式化方法，其中同時地將所述第二資料以中間有效位元資料的方式程式化至所述選定實體頁面的第二邏輯頁面以及以最高有效位元資料的方式程式化至所述選定實體頁面的第三邏輯頁面。
  4. 如申請專利範圍第1項所述的用於非揮發性記憶體的程式化方法，其中所述記憶胞陣列為三維記憶胞陣列而包括：多個記憶胞串，每個記憶胞串在第一方向上延伸； 多個字元線，在第二方向上延伸；以及多個位元線，在第三方向上延伸。
  5. 如申請專利範圍第4項所述的用於非揮發性記憶體的程式化方法，其中所述多個實體頁面中的每一者的所述多階記憶胞受所述多個字元線中的一者共同控制，且共同配置在所述三維記憶胞陣列內的同一高度處。
  6. 如申請專利範圍第4項所述的用於非揮發性記憶體的程式化方法，其中每個記憶胞串連接至所述多個位元線中的一者，且包括串列配置在串選擇電晶體及地選擇電晶體之間的多個多階記憶胞，其中所述多個多階記憶胞中的每一者分別地受所述多個字元線中的一者控制，每個串選擇電晶體受串選擇線控制而每個地選擇電晶體受地選擇線控制。
  7. 如申請專利範圍第6項所述的用於非揮發性記憶體的程式化方法，其中藉由一個所述串選擇線來選擇所述多個實體頁面中的每一者。
  8. 如申請專利範圍第4項所述的用於非揮發性記憶體的程式化方法，其中每個所述多階記憶胞為電荷捕獲快閃記憶胞。
  9. 如申請專利範圍第1項所述的用於非揮發性記憶體的程式化方法，其中將所述第二資料以多位元資料的方式程式化至所述選定實體頁面使用了增量階躍脈衝程式化。
  10. 如申請專利範圍第1項所述的用於非揮發性記憶體的程 式化方法，其中在所述選定實體頁面上執行中介抹除操作之前，在將所述經分割的第一資料程式化至所述選定實體頁面之後，將所述第二資料以多位元資料的方式程式化至所述選定實體頁面。
  11. 一種用於記憶體系統的資料管理方法，所述記憶體系統包含配置在實體頁面中的具有多階記憶胞之記憶胞陣列的非揮發性記憶體，其中每個多階記憶胞能儲存多達N位元的資料，每個實體頁面以單一位元頁面容量(1bPC)來定義，總位元頁面容量(TbPC)等於(N×1PC)，以及餘數位元頁面容量(RbPC)等於(TbPC-1bPC)，而所述用於記憶體系統的資料管理方法包括：執行第一程式化操作而儲存X位元的第一資料，所述第一程式化操作藉由以下步驟而執行：判斷將所述第一資料以單一位元資料的方式儲存在第一選定實體頁面中所需要的所述第一選定實體頁面的數量Q，其中當有任何餘數時，Q=[(X÷1bPC)+1]；根據Q來分割所述第一資料以產生經分割的第一資料；以及將所述經分割的第一資料以單一位元資料的方式程式化至所述第一選定實體頁面；以及在執行所述第一程式化操作後，執行第二程式化操作，其儲存Y位元的第二資料，所述第二程式化操作藉由以下步驟而執行：判斷將所述第二資料以(N-1)多位元資料的方式儲存在第二選定實體頁面中所需要之所述第一選定實體頁面中的所述第二 選定實體頁面的數量R，其中當有任何餘數時，R=[(Y÷RbPC)+1]；根據R來劃分所述第二資料以產生經劃分的第二資料；以及將所述經劃分的第二資料以(N-1)多位元資料的方式程式化至所述第二選定實體頁面，其中同時地將所述經劃分的第二資料程式化至所述第二選定實體頁面的多階記憶胞，其中「N」為大於2的整數，「Q」為大於1的整數，且「X」、「Y」及「R」中的每一者皆為正整數。
  12. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中在所述第二程式化操作期間，將所有所述第二選定實體頁面一起程式化。
  13. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中R大於1，且在所述第二程式化操作期間，依序地將所述第二選定實體頁面中的每一者程式化。
  14. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中N為3，且將所述經分割的第一資料以最低有效位元資料的方式儲存至所述第一選定實體頁面的第一邏輯頁面中。
  15. 如申請專利範圍第14項所述的用於記憶體系統的資料管理方法，其中針對所述第二選定實體頁面中的每一者，同時地將所述經劃分的第二資料以中間有效位元資料的方式式化至第二邏輯頁面以及以最高有效位元資料的方式程式化至第三邏輯頁面。
  16. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中所述第一程式化操作及所述第二程式化操作中的至少一者使用增量階躍脈衝程式化。
  17. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中所述記憶體系統包括記憶體控制器，所述記憶體控制器在所述第一程式化操作期間接收並分割所述第一資料，且在所述第二程式化操作期間接收並劃分所述第二資料。
  18. 如申請專利範圍第11項所述的用於記憶體系統的資料管理方法，其中所述記憶胞陣列為三維記憶胞陣列。
  19. 如申請專利範圍第18項所述的用於記憶體系統的資料管理方法，其中多個實體頁面的所述多階記憶胞共同地受橫越所述三維記憶胞陣列之多個字元線中的一者控制以及共同地配置在所述三維記憶胞陣列內的同一高度處。
  20. 如申請專利範圍第19項所述的用於記憶體系統的資料管理方法，其中每個實體頁面可藉由使用橫越所述三維記憶胞陣列之串選擇線來從所述多個實體頁面中選擇。
  21. 一種用於非揮發性記憶體的資料管理方法，所述非揮發性記憶體包含配置在實體頁面中之多階記憶胞的記憶胞陣列，所述用於非揮發性記憶體的資料管理方法包括：在第一程式化操作期間，接收第一資料且根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，及將所述經分割的第一資料以單一位元資料的方式僅程式化至選 定實體頁面中之所述多階記憶胞的第一邏輯頁面；以及在所述第一程式化操作後的第二程式化操作期間，接收第二資料且同時地將所述第二資料以多位元資料的方式程式化至所述選定實體頁面的至少一者中之所述多階記憶胞的第二及第三邏輯頁面。
  22. 如申請專利範圍第21項所述的用於非揮發性記憶體的資料管理方法，其中在所述第一程式化操作期間，藉由使用抹除臨界電壓分佈及第一臨界電壓分佈中的一者來程式化所述單一位元資料至所述多階記憶胞的所述第一邏輯頁面，其中所述抹除臨界電壓分佈指示抹除狀態，所述第一臨界電壓分佈指示第一程式化狀態。
  23. 如申請專利範圍第22項所述的用於非揮發性記憶體的資料管理方法，其中在所述第二程式化操作期間，同時地將所述多位元資料程式化至所述多階記憶胞的所述第一邏輯頁面、所述第二邏輯頁面及所述第三邏輯頁面，所述程式化藉由以下步驟執行：(a)保持所述抹除臨界電壓分佈；(b)從所述抹除臨界電壓分佈變成第二、第三及第四臨界電壓分佈中的一者，所述第二、第三及第四臨界電壓分佈分別指示第二、第三及第四程式化狀態；(c)保持所述第一臨界電壓分佈；以及(d)從所述第一臨界電壓分佈變成第五、第六及第七臨界電壓分佈中的一者，所述第五、第六及第七臨界電壓分佈分別指示 第五、第六及第七程式化狀態。
  24. 一種記憶體系統，包括：非揮發性記憶體，包括配置在實體頁面中之多階記憶胞的記憶胞陣列，每個多階記憶胞能儲存多達N位元的資料；控制器，在第一程式化操作期間，所述控制器經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，以及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁面；其中在第二程式化操作期間，所述控制器進一步經組態以接收來自所述主機的第二資料，以及將所述第二資料以多位元資料的方式程式化至所述第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至所述第二選定實體頁面的所述多階記憶胞。
  25. 如申請專利範圍第24項所述的記憶體系統，其中所述非揮發性記憶體更包括：頁面緩衝器，包括第一鎖存器、第二鎖存器及第三鎖存器，其中在將所述經分割的第一資料程式化至所述第一選定實體頁面之前，將所述經分割的第一資料儲存至所述第一鎖存器中，以及在將所述第二資料程式化至所述第二選定實體頁面之前，將所述第二資料儲存至所述第二鎖存器及所述第三鎖存器中。
  26. 如申請專利範圍第25項所述的記憶體系統，其中所述經分割的第一資料為最低有效位元資料，儲存在所述第二鎖存器之 所述第二資料為中間有效位元資料，以及儲存在所述第三鎖存器之所述第二資料為最高有效位元資料。
  27. 如申請專利範圍第26項所述的記憶體系統，其中所述控制器經組態以同時地程式化所述中間有效位元資料及所述最高有效位元資料至所述第二選定實體頁面的所述多階記憶胞。
  28. 如申請專利範圍第27項所述的記憶體系統，其中在所述第二程式化操作期間，所述控制器進一步經組態以在將所述中間有效位元資料及所述最高有效位元資料程式化至所述第二選定實體頁面之前，將所述最低有效位元資料複製回存至所述第一鎖存器，並且之後，在單觸發程式化操作中，同時地將分別儲存在所述第一鎖存器、所述第二鎖存器及所述第三鎖存器中的所述最低有效位元資料、所述中間有效位元資料及所述最高有效位元資料程式化至所述第二選定實體頁面的所述多階記憶胞。
  29. 如申請專利範圍第24項所述的記憶體系統，其中所述記憶胞陣列為三維記憶胞陣列，其包括：多個記憶胞串，每個記憶胞串在第一方向上延伸；多個字元線，在第二方向上延伸；以及多個位元線，在第三方向上延伸。
  30. 如申請專利範圍第29項所述的記憶體系統，其中每個記憶胞串連接至所述多個位元線中的一者，且包括串接在串選擇電晶體及地選擇電晶體之間的多個多階記憶胞，其中所述多個多階記憶胞中的每一者分別地受所述多個字元 線中的一者控制，每個串選擇電晶體受串選擇線控制而每個地選擇電晶體受地選擇線控制。
  31. 如申請專利範圍第29項所述的記憶體系統，其中每個串選擇線及每個地選擇線在所述第二方向上延伸。
  32. 如申請專利範圍第24項所述的記憶體系統，更包括：緩衝記憶體，經組態以緩衝在所述控制器及所述非揮發系記憶體之間轉移的資料。
  33. 如申請專利範圍第32項所述的記憶體系統，其中所述控制器、所述緩衝記憶體及所述非揮發性記憶體經配置成用於操作的固態硬碟。
  34. 如申請專利範圍第24項所述的方法系統，其中所述控制器及所述非揮發性記憶體經配置成記憶卡。
  35. 一種用於記憶體系統的控制器，所述記憶體系統包含非揮發性記憶體，所述非揮發性記憶體包含配置在實體頁面中之多階記憶胞的記憶胞陣列，所述控制器在第一程式化操作期間經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁面，以及在第二程式化操作期間經組態以接收來自所述主機的第二資料，及將所述第二資料以多位元資料的方式程式化至所述第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至所述第二選定實體頁面的所述多階記憶胞。
  36. 如申請專利範圍第35項所述的用於記憶體系統的控制器，其中所述記憶胞陣列為三維記憶胞陣列。
  37. 一種記憶體系統，包括：非揮發性記憶體，包括配置在實體頁面中之多階記憶胞的三維記憶胞陣列，每個多階記憶胞能儲存多達N位元的資料，且所述三維記憶胞陣列包括多個記憶胞串、多個字元線及多個位元線，每個記憶胞串在第一方向上延伸，所述多個字元線在第二方向上延伸，所述多個位元線在第三方向上延伸，其中每個記憶胞串連接至所述多個位元線中的一者且包括串接在串選擇電晶體與地選擇電晶體之間的多個多階記憶胞，所述多個多階記憶胞中的每一者分別受所述多個字元線中的一者控制，每個串選擇電晶體受串選擇線控制，而每個地選擇電晶體受地選擇線控制；控制器，在第一程式化操作期間，所述控制器經組態以接收來自主機的第一資料，根據實體頁面的單一位元頁面容量來分割所述第一資料以產生經分割的第一資料，以及將所述經分割的第一資料以單一位元資料的方式程式化至第一選定實體頁面；其中在第二程式化操作期間，所述控制器進一步經組態以接收來自所述主機的第二資料，以及將所述第二資料以多位元資料的方式程式化至所述第一選定實體頁面中的第二選定實體頁面，其中同時地將所述多位元資料程式化至所述第二選定實體頁面的所述多階記憶胞。
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