JP2008276733A - メモリシステム - Google Patents

Abstract

【課題】 高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供する。
【解決手段】 半導体メモリ６は、それぞれが複数の記憶素子の組からなる複数の記憶領域を有し、複数の記憶素子のそれぞれによって１または２以上のビットのデータを記憶する機能を有し、複数の記憶素子のそれぞれにｎ（ｎは自然数）ビットのデータを記憶させる第１書き込みモードまたは複数の記憶素子のそれぞれにｎ＋１以上のビットのデータを記憶させる第２書き込みモードを複数の記憶領域ごとに選択する機能を有する。コントローラ７は、所定の範囲に属する複数の論理アドレスからなる複数論理アドレス群のそれぞれについて、論理アドレス群内の論理アドレスを付されたデータの一部を第１個数の複数の記憶領域に第１書き込みモードで書き込み、別の一部を第２個数の複数の記憶領域に第２書き込みモードで書き込むことにより記憶するように半導体メモリに指示する。
【選択図】 図５

Description

本発明は、メモリシステムに関し、例えば、ＮＡＮＤ型フラッシュメモリとこのメモリを制御するコントローラを有するメモリシステムに関する。

現在、音楽データや映像データの記録メディアとして、フラッシュメモリ等の不揮発性半導体メモリを用いた、メモリカード等のメモリシステムが使われている。メモリシステムに使用されるフラッシュメモリの代表例としては、ＮＡＮＤ型フラッシュメモリが挙げられる。ＮＡＮＤ型フラッシュメモリでは、複数のビットからなるページと呼ばれる単位で書き込みが行われる。そして、複数のページからなる物理ブロック（消去ブロック）と呼ばれる単位でしか消去を行えない。

メモリカードの中でも、スピードクラス規格が定義されているものがある。スピードクラスは、あるスピードクラスに属するカードが、ある一定の範囲の論理アドレスのデータを、クラスに応じて決定されている速度での書き込むことが可能であることを保証することを意味する。スピードクラスの定義に用いられる、一定範囲の論理アドレス群は、例えばＡＵ（allocation unit）と称される。ある規格に沿ったＡＵの大きさは例えば４ＭＢである。

ある規格に従えば、クラス２に属するメモリカードは、ＡＵごとの書き込み速度は、２ＭＢ／ｓ以上である必要がある。同様に、クラス４のメモリカードのＡＵごとの書き込み速度は４ＭＢ／ｓ以上であることが保証される必要があり、クラス６のメモリカードのＡＵごとの書き込み速度は６ＭＢ／ｓ以上であることが保証される必要がある。

メモリカードを構成するためのＮＡＮＤ型フラッシュメモリとして、いわゆる多値型のＮＡＮＤフラッシュメモリ（以下、多値型メモリと称する）が用いられることがある。多値型メモリは、１つのメモリセルが２値、または４値、またはそれ以上のデータを記憶できるように構成されている。２値を用いてデータが書き込まれるか、４値（またはそれ以上）を用いてデータが書き込まれるかは、通常、物理ブロックごとに選択することが可能である。

ある物理ブロックに４値でデータを書き込めば、２値の場合よりもメモリセル当たりの記憶容量は大きいが、２値での書き込みよりも書き込み速度が遅い。４値モードでの書き込みは、２値モードでの書き込みよりも制御が複雑かつ繊細だからである。逆に、２値モードでの書き込みは、４値モードよりも高速で完了することができるが、メモリセル当たりの容量が小さい。具体的には、例えば、ある多値型メモリでは、物理ブロックに対して４値モードで書き込むと、容量が５１２ｋＢと大きいが、書き込み速度（ある数の複数の物理ブロックのそれぞれにおける平均値のうちの最悪の値、以下同じ）が５ＭＢ／ｓと低い。一方、２値モードで書き込むと、容量は２５６ｋＢと小さいが、書き込み速度は１６ＭＢ／ｓと高い。この書き込み速度は、ＮＡＮＤ型フラッシュメモリの性能に依存し、固有、かつ不変である。

このような特性を有し、かつ４ｋ個の物理ブロックが、データの記憶のために用いられることが可能である多値型メモリを用いてメモリカードを構成する場合を考える。この使用可能な物理ブロックの全てに対して２値モードで書き込むとすると、このメモリカードは、クラス２が要求する書き込み速度を達成できるが、１ＧＢの記憶容量しか実現できない。一方、より大きな記憶容量を達成するために全ての使用可能な物理ブロックに対して４値モードで書き込むとすると、２ＧＢの記憶容量が実現できるが、クラス６が要求する書き込み速度に達せず、クラス４に分類される。

このように、ある固有の性能を有する多値型メモリを用いてメモリカードを構成する際、高い記憶容量と高い書き込み速度の両立ができなかった。

この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平11-176178号公報

本発明は、高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供しようとするものである。

本発明の一態様によるメモリシステムは、（１）それぞれが複数の記憶素子の組からなる複数の記憶領域を有し、前記複数の記憶素子のそれぞれによって１または２以上のビットのデータを記憶する機能を有し、前記複数の記憶素子のそれぞれにｎ（ｎは自然数）ビットのデータを記憶させる第１書き込みモードまたは前記複数の記憶素子のそれぞれにｎ＋１以上のビットのデータを記憶させる第２書き込みモードを前記複数の記憶領域ごとに選択する機能を有する不揮発性半導体メモリと、（２）所定の範囲に属する複数の論理アドレスからなる複数の論理アドレス群のそれぞれについて、前記論理アドレス群に含まれる前記論理アドレスを付されたデータの一部を予め設定された第１個数の前記複数の記憶領域に第１書き込みモードで書き込み、別の一部を予め設定された第２個数の前記複数の記憶領域に第２書き込みモードで書き込むことにより記憶するように前記不揮発性半導体メモリに指示するコントローラと、を具備することを特徴とする。

本発明の一態様によるメモリシステムは、（１）それぞれが複数の記憶素子の組からなる複数の記憶領域を有し、前記複数の記憶素子のそれぞれによって１または２以上のビットのデータを記憶する機能を有し、前記複数の記憶素子のそれぞれにｎ（ｎは自然数）ビットのデータを記憶させる第１書き込みモードまたは前記複数の記憶素子のそれぞれにｎ＋１以上のビットのデータを記憶させる第２書き込みモードを前記複数の記憶領域ごとに選択する機能を有する不揮発性半導体メモリと、（２）所定の範囲に属する複数の論理アドレスからなる複数の論理アドレス群のそれぞれについて、前記論理アドレス群に含まれる前記論理アドレスを付されたデータの一部を予め設定された第１個数の前記複数の記憶領域に前記第１書き込みモードで書き込み、別の一部を予め設定された第２個数の前記複数の記憶領域に前記第２書き込みモードで書き込むことにより記憶するように前記不揮発性半導体メモリに指示するコントローラとを具備し、第１記憶容量の第１論理領域と、第２記憶容量の第２論理領域がそれぞれ設定され、前記第１論理領域の前記論理アドレス群と前記第２論理領域の前記論理アドレス群に対し、前記第１個数または前記第２個数がそれぞれ異なって、前記複数の記憶領域が割り付けられる、ことを特徴とする。

本発明によれば、高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

［Ａ］第１の実施形態
［１］構成
［１−１］全体の構成
図１は、本発明の一実施形態に係るメモリシステムおよびホスト装置の主要部を概略的に示す機能ブロック図である。各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も本発明の範疇に含まれるものである。

図１において、ホスト装置（以下、ホストと称する）１は、挿入されるメモリカード２に対してアクセスを行うためのハードウェアおよびソフトウェアを備えている。ホスト１は、アプリケーション、オペレーティングシステム等のソフトウェアを備えている。ソフトウェア３は、ユーザから、メモリカード２へのデータの書き込み、メモリカード２からのデータの読み出しを指示される。ソフトウェア３は、書き込みおよび読み出しをファイルシステム４に指示する。

ファイルシステム４は、管理対象の記憶媒体に記録されているファイル（データ）を管理するための仕組みであり、記憶媒体の記憶領域内に管理情報を記録し、この管理情報を用いてファイルを管理する。ファイルシステム４では、記憶媒体におけるファイルやフォルダなどのディレクトリ情報の作成方法、ファイルやフォルダなどの移動方法や削除方法、データの記録方式、管理情報が記録されている領域の場所や利用方法などが定められている。

ホスト１は、ＳＤインターフェース５を有する。ＳＤインターフェース５は、ホスト１とメモリカード２（コントローラ７）との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。ホスト１は、ＳＤインターフェース５を介してメモリカード２と通信を行う。ＳＤインターフェース５は、ホスト１とメモリカード２とが通信するのに必要な様々な取り決めを規定し、後述のメモリカード２のＳＤインターフェース１１と相互に認識可能な各種のコマンドの組を備えている。また、ＳＤインターフェース５は、メモリカード２のＳＤインターフェース１１と接続可能なハードウェア上の構成（ピンの配置、数等）も含む。

メモリカード２は、ホスト１に接続されたとき、およびオフ状態のホスト１に挿入された状態でホスト１がオンされたときに電源供給を受けて初期化動作を行った後、ホスト１からのアクセスに応じた処理を行う。メモリカード２は、ＮＡＮＤ型フラッシュメモリ６、メモリ６を制御するためのコントローラ７を有する。

メモリ６は、データを不揮発に記憶し、複数のメモリセルからなるページと呼ばれる単位でデータの書き込みおよび読み出しを行う。ページには、各ページに固有の物理アドレスが割り当てられている。また、メモリ６は、複数のページからなる物理ブロックと呼ばれる単位でデータの消去を行う。なお、物理ブロック単位で物理アドレスが割り当てられていることもある。

コントローラ７は、メモリ６によるデータの記憶状態を管理する。記憶状態の管理とは、どの物理アドレスのページ（または物理ブロック）が、ホスト１により割り当てられたどの論理アドレスのデータを保持しているかの関係、およびどの物理アドレスのページ（または物理ブロック）が消去状態（何も書き込まれていない、または無効なデータを保持している状態）であるかを管理することを含んでいる。

コントローラ７は、ＳＤインターフェース１１、ＭＰＵ（micro processing unit）１２、ＲＯＭ（read only memory）１３、ＲＡＭ（read only memory）１４、ＮＡＮＤインターフェース１５を含んでいる。

ＳＤインターフェース１１は、ホスト１とコントローラ７との間のインターフェース処理を行うのに必要なハードウェア、ソフトウェアからなる。メモリカード２（コントローラ６）は、ＳＤインターフェース１１を介してとホスト１と通信を行う。ＳＤインターフェース１１は、ＳＤインターフェース５と同様に、両者の通信を可能とする取り決めを規定し、各種のコマンドの組を備え、ハードウェア上の構成（ピンの配置、数等）も含む。

ＭＰＵ１２は、メモリカード２全体の動作を司る。ＭＰＵ１２は、例えば、メモリカード２が電源供給を受けた際に、ＲＯＭ１３内に格納されているファームウェア（制御プログラム）をＲＡＭ１４上に読み出して所定の処理を実行する。ＭＰＵ１２は、制御プログラムに従って、各種のテーブル（後述）をＲＡＭ１４上で作成したり、ホスト１から書き込みコマンド、読み出しコマンド、消去コマンドを受けてメモリ６に対する所定の処理を実行したりする。

ＲＯＭ１３は、ＭＰＵ１２により制御される制御プログラムなどを格納する。ＲＡＭ１４は、ＭＰＵ１２の作業エリアとして使用され、制御プログラムや各種のテーブルを一時的に記憶する。このようなテーブルとして、ファイルシステム４によってデータに割り当てられた論理アドレスを有するデータを実際に記憶しているページの物理アドレスの変換テーブル（論物テーブル）が含まれる。ＮＡＮＤインターフェース１５は、コントローラ７とメモリ６とのインターフェース処理を行う。

メモリ６内の記憶領域は、保存されるデータの種類に応じて、機能の観点から複数の領域に区分けされている。この複数の領域は、例えばシステムデータ領域、機密データ領域、保護データ領域、ユーザデータ領域等を含む。

システムデータ領域は、コントローラ７が、その動作に必要なデータを保存するためにメモリ６内で確保しておく領域である。機密データ領域は、暗号化に用いる鍵情報や認証時に使用する機密データを保存しており、ホスト１はアクセスできない。保護データ領域は、重要なデータ、セキュアなデータを格納する。

ユーザデータ領域は、ホスト１が自由にアクセスおよび使用することが可能で、例えばＡＶコンテンツファイルや画像データ等のユーザデータを格納する。以下の説明で、メモリ６は、このユーザデータ領域を指すものとする。なお、コントローラ７は、ユーザデータ領域の一部を確保し、自身の動作に必要な制御データ（論物テーブル等）を保存する。

［１−２］メモリの構成
次に、図２、図３を用いて、メモリの構成について説明する。

［１−２−１］メモリ空間およびメモリの物理的な構成
まず、図２を用いて、メモリ６のメモリ空間の構成について説明する。図２は、メモリ６のメモリ空間の構成を示す図である。

図２に示すように、メモリ６は、通常のメモリ領域３１とページバッファ３２とを有する。

メモリ領域３１は、複数の物理ブロックＢＬＫを含んでいる。各物理ブロックＢＬＫは、複数のページＰＧから構成される。各ページＰＧは、直列接続された複数のメモリセルトランジスタを含んでいる。

各メモリセルは、いわゆるスタックゲート構造型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。スタックゲート構造のＭＯＳトランジスタは、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極、ソース／ドレイン拡散層を含む。各メモリセルトランジスタは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。メモリセルトランジスタは、２つ以上の閾値電圧の異なる状態を取り得、いわゆる多値（多ビット）を記憶可能な構成を有する。そして、メモリ６のセンスアンプ、電位発生回路等を含む制御回路は、メモリセルトランジスタに多ビットのデータを書き込み、多ビットのデータを読み出すことが可能な構成を有している。

同じ行に属するメモリセルトランジスタの制御ゲート電極は、同じワード線と接続される。同じ列に属し且つ直列接続されたメモリセルトランジスタの両端には選択ゲートトランジスタが設けられる。一方の選択ゲートトランジスタは、ビット線と接続される。この法則に則って、メモリセルトランジスタ、選択ゲートトランジスタ、ワード線、ビット線が設けられる。データの書き込みおよび読み出しは複数のメモリセルトランジスタの集合毎に行われ、このメモリセルトランジスタの集合からなる記憶領域が１つのページに対応する。

図２の例の場合、各ページＰＧは、２１１２Ｂ（５１２Ｂ分のデータ記憶部×４＋１０Ｂ分の冗長部×４＋２４Ｂ分の管理データ記憶部）を有しており、各物理ブロックＢＬＫは例えば１２８ページからなる。

ページバッファ３２は、メモリ６へのデータ入出力を行い、データを一時的に保持する。ページバッファ３２が保持可能なデータサイズは、例えば、ページＰＧのサイズと同じく２１１２Ｂ（２０４８Ｂ＋６４Ｂ）である。データ書き込みなどの際、ページバッファ３２は、メモリ６に対するデータ入出力処理を、自身の記憶容量に相当する１ページ分の単位で実行する。データの消去は物理ブロックＢＬＫ単位で行われる。

また、メモリ６は、１つのメモリセルトランジスタに１ビットのデータを書き込むことができるモードと、多ビットのデータ、すなわち２ⁿ（ｎは自然数）値のデータを書き込むモードとを有する。メモリ６が１つのメモリセルトランジスタに１ビットのデータを書き込むモードを２値モードと称し、多ビットのデータを書き込むモードを多値モード（または具体的に４値モード、８値モード）と称する。

［１−２−２］メモリの書き込みモード
次に、図３を用いて、２値モードおよび多値モードについて説明する。図３は、２値モードと多値モードとの違いを示す図である。上記のように、メモリ６の各メモリセルトランジスタは、２以上のビットのデータを記憶できる。すなわち、２ⁿ（ｎは自然数）値の値を記憶する。しかしながら、以下の説明では、多値モードの一例として、４値モードについて説明する。図３においては、横軸は閾値電圧Ｖthを示し、縦軸はメモリセルの存在確率を示している。

まず４値モードについて説明する。図３に示すように、メモリセルトランジスタは、閾値電圧Ｖthの大きさに応じて、閾値電圧の低い順に例えば“１１”、“０１”、“１０”、“００”の４つのデータのいずれかを記憶できる。“１１”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、Ｖth＜０である。“０１”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、０＜Ｖth＜Ｖth１である。“１０”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、Ｖth１＜Ｖth＜Ｖth２である。“００”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、Ｖth２＜Ｖth＜Ｖth３である。

次に２値モードについて説明する。図３に示すように、メモリセルトランジスタは、閾値電圧Ｖthの大きさに応じて、閾値電圧の低い順に“１”、“０”の２つのデータのいずれかを記憶できる。“１”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、Ｖth＜０である。“０”データを記憶しているメモリセルトランジスタの閾値電圧Ｖth［Ｖ］は、Ｖth１＜Ｖth＜Ｖth２である。

“１”データは４値モードにおける“１１”データに等しく、“０”データは４値モードにおける“１０”データに等しい閾値電圧を有する。すなわち、２値モードとは、４値モードにおける２ビットデータのうち、低位ビットのみを用いた動作モードと言うことができる。メモリ６が、メモリセルトランジスタに対して２値モードでデータを書き込むか、または４値モードでデータを書き込むかは、コントローラ７の指示に従う。具体的には、２ビットデータの低位ビットには低位ページアドレスが割り当てられ、上位ビットには上位ページアドレスが割り当てられる。メモリセルトランジスタに対して２値モードでデータを書き込む場合、コントローラ７は、これらのページアドレスのうち低位ページアドレスのみを使用してメモリ６にデータを書き込む。メモリセルトランジスタに対して多値モードでデータを書き込む場合、コントローラ７は、上位ページアドレスと低位ページアドレスの両方を使用してメモリ６にデータを書き込む。

データの書き込みは、まず低位ビットから行われる。消去状態を“１１”とすると、まず低位ビットに“０”または“１”が書き込まれることにより、メモリセルトランジスタは“１１”（“−１”）、または“１０”（“−０”）を保持する状態になる。ここで、“−”は不定を意味する。２値モードの場合、以上で書き込みは終了する。

一方、４値モードで書き込まれる場合には、続けて上位ビットに“０”または“１”が書き込まれる。その結果、“１１”（“−１”）を保持していたメモリセルトランジスタは、“１１”または“０１”を保持する状態になり、“１０”（“−０”）を保持していたメモリセルトランジスタは“１０”または“００”を保持する状態になる。その他の８値モード、１６値モード等について、同様である。

多値モードでは、１メモリセル当たりのデータ記憶量が大きいが、書き込みが遅い。一方、２値モードでは、１メモリセル当たりのデータの記憶量が小さいが、書き込みが速く、書き換え頻度に対する耐性も高い。

メモリ６は、物理ブロックごとに、２値モードでの書き込みまたは多値モードでの書き込みを選択することができる。

なお、４値のみでなく８値（１メモリセル当たり３ビット）や１６値（１メモリセル当たり４ビット）といった拡張も考えられる。いずれも１メモリセル当たりのビット数が少ないほど、書き込みが速く、書き換え頻度に対する耐性も高い。

［２］動作
次に、図４を参照してメモリカード２の書き込み動作について説明する。図４は、物理ブロックと、各物理ブロックに設定された書き込み方式（書き込みモード）との対応を例示している。

図４に示すように、ファイルシステム４によって書き込みデータは所定の大きさのデータに分割されて管理されている。ファイルシステム４が、ＦＡＴファイルシステムの場合、この所定の大きさのデータは、クラスタと称され、クラスタの大きさは、例えば１６ｋバイトである。各クラスタには、固有の論理アドレスが付されている。

さらに、所定数の複数の論理アドレスからなるＡＵという単位が定義されている。ＡＵは、メモリカードのスピードクラスを決定するために用いられる論理アドレス群である。あるスピードクラスに属するメモリカードは、１つのＡＵのデータを書き込む速度が、ある所定の値以上を有していることが要求される。ある規格に従えば、ＡＵは、４ＭＢ分のデータに相当する連続する論理アドレスに相当する。以下、４ＭＢのＡＵを例に取り説明する。なお、以下の記載において用いられる書き込み速度は、適当数の、各ＡＵにおける書き込み速度の平均値の最悪の値が用いられる。

メモリカード２は、ホスト１からデータの書き込みの要求を受けると、１つのＡＵに対して、この１つのＡＵの大きさのデータを記憶可能な数の未使用（データの消去済みの）の物理ブロックを割り当てる。この割り当ての際、１つのＡＵに割り当てられる物理ブロックの数は、以下に述べる法則に従って、予め決定されている。

本実施形態では、各ＡＵのデータを記憶するために割り当てられる複数の物理ブロックに対する書き込みの際、少なくとも２つの書き込みモードが用いられる。一方の書き込みモードは、大きな記憶容量を実現できるが書き込み速度が遅い。他方の書き込みモードは、記憶容量は小さいが書き込み速度が速い。そして、これらの書き込みモードの混合比が、１つのＡＵのデータの記憶に要する記憶容量以上の大きさを達成する範囲内で、１ＡＵのデータの書き込みの平均速度が、求められる速度を達成しつつなるべく少ない物理ブロックで１ＡＵのデータを賄えるように予め設定されている。より具体的には、以下の通りである。

まず、メモリ６は、物理ブロックごとに少なくとも第１書き込みモードまたは第２書き込みモードのいずれかで書き込みが可能であるとする。第１書き込みモードは速度ＷＰ１での書き込みが可能なモードであり、第２書き込みモードは速度ＷＰ２での書き込みが可能なモードである。速度ＷＰ１＞速度ＷＰ２である。

第１書き込みモードで書き込まれた物理ブロックの記憶容量はＣ１であり、第２書き込みモードで書き込まれた物理ブロックの記憶容量はＣ２である。容量Ｃ１＜容量Ｃ２である。また、１つのＡＵのデータを記憶するのに要する記憶容量を、ＣＡＵとする。

コントローラ７は、１つのＡＵに割り当てられる複数の物理ブロックの一部には第１モードで書き込み、残りを第２モードで書き込む。以下、第１、第２書き込みモードで書き込まれる物理ブロックを、それぞれ第１書き込みモードブロック、第２書き込みモードブロックと称する。第１書き込みモードブロックの数Ｂ１、第２書き込みモードブロックの数Ｂ２は、第１、第２書き込みモードブロックによって、１ＡＵの容量のデータ以上の容量を賄える値であることが必要である。すなわち、以下の式１が満たすことが必要である。

Ｃ１×Ｂ１＋Ｃ２×Ｂ２≧ＣＡＵ ・・・(式１）
ただし
Ｃ１：第１書き込みモードブロックの記憶容量
Ｃ２：第２書き込みモードブロックの記憶容量
ＣＡＵ：１つのＡＵのデータを記憶するのに要する記憶容量
Ｂ１：第１書き込みモードブロック数
Ｂ２：第２書き込みモードブロック数
そして、式１を満たす範囲で、第２書き込みモードブロックの数を大きくすれば、１ＡＵのデータの記憶に要する物理ブロックの数を減ずることができる。しかし、一方で、第２書き込みモードのブロックが増えるほど、１ＡＵのデータの書き込み速度は低下する。

第１、第２書き込みモードブロックの数を適切に設定することによって、ある所望のスピードクラスが要求する書き込み速度を達成しつつ、メモリ６の記憶容量を大きくすることができる。以下、この手法について説明する。なお、以下の説明では、明示はしないが、式１が満たされていることが前提である。

まず、所望のスピードクラスが要求する書き込み速度を達成するための条件について説明する。１つのＡＵに属するデータをメモリ６に書き込むのに要する目標の平均速度が、速度ＷＰ３であるとする。そして、第１、第２書き込みモードの併用による平均速度が、速度ＷＰ３以上であることが求められる。すなわち、以下の式２が満たされていることが必要である。

ＣＡＵ／｛（Ｃ１／ＷＰ１）×Ｂ１＋（Ｃ２／ＷＰ２）×Ｂ２｝≧ＷＰ３ ・・・(式２）
ただし、
ＷＰ１：第１書き込みモードでの書き込み速度
ＷＰ２：第２書き込みモードでの書き込み速度
式２は、式３のようにも表現できる。

（Ｃ１／ＷＰ１）×Ｂ１＋（Ｃ２／ＷＰ２）×Ｂ２≦Ｈ ・・・(式３）
ここでＨは、メモリシステム２が、ある目標のスピードクラスに属するために要求される、ある大きさの１つのＡＵのデータを書き込むのに要する時間であり、Ｈ＝ＣＡＵ／ＷＰ３である。すなわち、第１、第２書き込みモードブロック数Ｂ１、Ｂ２の場合に１ＡＵのデータの書き込みに要する時間が、目標のスピードクラスが要求する速度で１ＡＵのデータの書き込みに要する時間より短いことが求められる。

式２（または式３）が満たされるように、第１、第２書き込みモードブロック数Ｂ１、Ｂ２を決定することによって、目標の書き込み速度が達成される。

式２が満たされる範囲で、第１書き込みモードブロック数Ｂ１を大きくすれば、目標の書き込み速度を達成しつつ、メモリ６の記憶容量を大きくできる。

次に、図５を参照して本実施形態の実施例を示す。図５は、物理ブロックに設定される書き込みモードとの対応の具体例を示す図である。第１書き込みモードとして２値モードが用いられ、第２書き込みモードとして２値モードが用いられる。本実施例に係るメモリの各パラメータの例は以下の通りである。

Ｃ１＝２５６［ｋＢ］
Ｃ２＝５１２［ｋＢ］
ＣＡＵ＝４［ＭＢ］
ＷＰ１＝１６［ＭＢ／ｓ］
ＷＰ２＝５［ＭＢ／ｓ］
このメモリを用いたメモリシステムにおいては、クラス６を実現、すなわち書き込み速度が６ＭＢ／ｓを超えることが求められているとする。この例では、第１書き込みモードブロック（２値モードブロック）の数が４個とされ、第２書き込みモードブロック（４値モードブロック）の数が６個とされている。まず、４個の２値モードブロックと６個の４値モードブロックとによって１ＡＵの大きさに等しい４ＭＢのデータを記憶できる。そして、書き込み速度については、１ＡＵのデータを書き込むのに要する時間は、
（２５６［ｋＢ］／１６［ＭＢ／ｓ］）×４＋（５１２［ｋＢ］／５［ＭＢ／ｓ］）×６
＝０．６６４［ｓ］
である。よって、書き込み速度は、４ＭＢ／０．６６４［ｓ］＝６．０２４［ＭＢ／ｓ］となり、クラス６が要求する書き込み速度６［ＭＢ／ｓ］を上回っている。すなわち、このメモリシステムは、クラス６に分類されることが可能である。

一方、メモリシステムの容量を見てみる。まず、ユーザデータの書き込みに使用可能な物理ブロックの数が４ｋ個であるとすると、全物理ブロックに２値モードで書き込む場合のメモリシステムの記憶容量は、式４の通り、１ＧＢである。

２５６ｋ×４ｋ＝１ＧＢ ・・・（式４）
一方、本実施例のメモリシステムの記憶容量は、全物理ブロックの４割が２値モードブロックであり、６割が４値モードブロックであることから、式５の通りである。

２５６ｋ×（４／１０）＋５１２ｋ×（６／１０）＝１．６ＧＢ ・・・（式５）
このように、容量は、全物理ブロックに２値モードで書き込んだ場合の１．６倍である。

以上の法則に従って、各ＡＵについて、１つのＡＵのデータの記憶のために固定数の第１書き込みモードブロックおよび第２書き込みモードブロックが割り当てられる。

例示の物理ブロック数（４ｋ個）および書き込み速度（１６［ＭＢ／ｓ］、５Ｍ［ＭＢ／ｓ］）を有するメモリ６を用いて、実施形態に係るメモリシステム２を構成すると、このメモリシステム２の記憶容量は１．６ＧＢと中途半端な容量となる。このような値が、例えば商品の流通上、好ましくない場合、物理ブロック数を増やすことによって、６［ＭＢ／ｓ］の書き込み速度を達成しつつ、きりの良い記憶容量、例えば２ＧＢへと調節することも可能である。具体的には、物理ブロック数を、４ｋ個に２ＧＢ／１．６ＧＢ＝１．２５を乗じた値とすればよい。

また、メモリシステム２を、ホスト１からのコマンドによって、メモリシステムのスピードクラスを変更できるように構成することもできる。メモリシステム２は、外部からのコマンドに応じて、１つのＡＵに割り当てられる２値モードブロックと４値モードブロックの個数の構成（以下、物理ブロック構成と称する）を変更するように構成されている。そして、この構成を変更することによって、メモリシステム２は、複数のスピードクラスの何れかに対応できるように構成されている。

図６は、メモリシステムのスピードクラスを設定するための構成を示す図である。図６に示すように、ＳＤインターフェース５には、クラス選択肢確認コマンドが設けられている。クラス選択肢確認コマンドは、ホスト１から供給され、ＳＤインターフェース７を介してメモリシステム２によって受け取られる。コントローラ７は、このコマンドを受け取ると、自身が設定されることが可能なスピードクラスについてのデータをレスポンスとしてホスト１に送信する。

メモリシステム２に設定可能なクラスとして、図４で第１書き込みモードでの速度ＷＰ１＝１０［ＭＢ／ｓ］、第２書き込みモードでの速度ＷＰ２＝３．５［ＭＢ／ｓ］となるようなメモリ６を用いた場合、以下のクラスおよび記憶容量の組み合わせが考えられる。

設定１：スピードクラス＝クラス２、記憶容量＝２ＧＢ
設定２：スピードクラス＝クラス４、記憶容量＝１．６ＧＢ
設定３：スピードクラス＝クラス６、記憶容量＝１ＧＢ
設定１、２、３でのＡＵごとの書き込み速度は、それぞれ３．５［ＭＢ／ｓ］、４．１８［ＭＢ／ｓ］、１０［ＭＢ／ｓ］である。設定１は、全ての物理ブロックを４値モードブロックとして用いることにより実現できる。設定３は、全ての物理ブロックを２値モードブロックとして用いることにより実現できる。設定２は、図５に示す比率で４値モードブロックと２値モードブロックを配分することにより実現できる。

また、ＳＤインターフェース５には、クラス設定コマンドが設けられている。ホスト１は、クラス選択肢確認コマンドを用いて知得した設定の選択肢（実現可能なスピードクラスと実現可能な容量の組み合わせの選択肢）の中から、希望の１つを決定する。そして、クラス設定コマンドが、ホスト１から供給され、ＳＤインターフェース７を介してメモリシステム２によって受け取られる。クラス設定コマンドの引数には、ホスト１が要求する設定の識別番号が示されている。

コントローラ７は、クラス設定コマンド内の引数を、例えばシステムデータ領域に記憶する。また、コントローラ７は、自身の設定を、指定された設定でＡＵに対してユーザデータ領域内の物理ブロックの割り当て、書き込み方法へと変更する。そして、設定変更が成功すると、メモリシステム２は、設定変更成功の旨が表示されたレスポンスをホスト２に供給する。以降、メモリシステム２は、設定されたクラスでデータを書き込む。現在メモリシステムに設定されているクラスは、例えば、初期化時に、専用のコマンドによって、メモリシステム２からホスト１に読み出される。

なお、本発明は、以上の説明において例示したスピードクラスの定義に限定されない。同様の理論に従って、所定範囲の論理アドレスに対して、ある離散値の書き込み速度によってスピードクラスが定義されるメモリシステムにも等しく適用される。

本発明の第１の実施形態に係るメモリシステムによれば、メモリシステム２の物理ブロックの一部には書き込み速度が高いが記憶容量が小さい第１書き込みモードで書き込まれ、別の一部には書き込み速度が低いが記憶容量が大きい第２書き込みモードで書き込まれる。そして、第１書き込みモードで書き込まれる物理ブロックと第２書き込みモードで書き込まれる物理ブロックの割合は、求められる書き込み速度を達成しつつ、なるべく大きな容量を実現できるように各ＡＵに対して共通に設定される。このため、高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供できる。

［Ｂ］第２の実施形態
［１］メモリ空間の構成
図７を参照して、本発明の第２の実施形態のメモリ空間について説明する。図７は、本発明の第２の実施形態に係る物理ブロックと、論理アドレス空間との対応を例示している。

図７に示すように、１つの論理アドレス空間ＬＡＳはメモリ領域３１と対応しており、複数の論理アドレス群（ＡＵ）から構成される。本実施形態において、この論理アドレス空間が複数のパーティション（論理領域）Ｐ１，Ｐ２に分割され、そのパーティションＰ１，Ｐ２毎に、所定範囲の記憶容量がそれぞれ設定される。また、パーティションＰ１，Ｐ２には、それぞれ異なるスピードクラスが定義される。そして、各パーティションＰ１，Ｐ２のスピードクラスが要求する書き込み速度を達成しつつ設定された記憶容量が満たされるように、各パーティションのＡＵについて、式２（または式３）に基づき、第１または第２書き込みモードブロックの物理ブロックがそれぞれ割り付けられる。そのため、より効率的に、高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供できる。

本実施形態のように、複数のパーティションを設定するにあたり、各パーティションの開始アドレス及び終了アドレスは、論理領域情報として、例えば、メモリカード２内のフラッシュメモリ６のシステムデータ領域に記憶される。この論理領域情報は、例えば、専用の書き込みコマンドによって書き込まれ、通常の読み出しコマンドによって読み出される。

また、１つのメモリカード（メモリシステム）内に複数のスピードクラスが混在する場合には、図１に示されるメモリカード２が有するコントローラ７は、そのＳＤインターフェース１１内に、複数個のクラススペックを保持するためのレジスタ（図示せず）を含んでいる。これによって、ホスト１が、パーティションＰ１，Ｐ２毎のクラススペックを読み出すことができ、本発明の第２の実施形態のメモリシステムを提供できる。

［２］動作
本発明の第２の実施形態に係るメモリカード２のパーティションの認識動作の一例について、図１を参照して、説明する。

はじめに、メモリカード２が、ＳＤインターフェース５，１１を介して、ホスト１と接続されると、各種初期化コマンドが発行されて、メモリカード１の初期化が行われる。そして、ＭＰＵ１２がフラッシュメモリ６内のシステムデータ領域から論理領域情報を読み出し、この論理領域情報を、インターフェース５，１１を介して、ホスト１に通知する。

これによって、メモリカード２に設定された各パーティションＰ１，Ｐ２の開始・終了アドレス、記憶容量及びスピードクラスが、ホスト１に知得される。

続いて、図８を参照して、本実施形態のメモリカード２の書き込み動作について、より具体的な説明する。図８は、２つのパーティションＰ１，Ｐ２に分割された論理アドレス空間において、物理ブロックに設定される書き込みモードとの対応の具体例を示す図である。本実施形態においても、第１書き込みモードとして２値モードが用いられ、第２書き込みモードとして４値モードが用いられる。また、本実施形態に係るメモリシステムの各パラメータＣ１，Ｃ２、ＷＰ１，ＷＰ２は、第１の実施形態と同様とする。

本実施形態のメモリシステムにおいて、１つの論理アドレス空間ＬＡＳ内に２つのパーティションＰ１，Ｐ２が設けられ、一方のパーティション（第１論理領域）Ｐ１の記憶容量は５１２ＭＢに設定され、他方のパーティション（第２論理領域）Ｐ２の記憶容量は１４０８ＭＢに設定される。そして、パーティションＰ１は、クラス６を実現、すなわち書き込み速度が６［ＭＢ／ｓ］を超えることが求められ、他方のパーティションＰ２は、クラス４を実現、すなわち書き込み速度が４［ＭＢ／ｓ］を超えることが求められているとする。

なお、ホスト１及びメモリカード２との通信がＳＤインターフェース５，１１で規定される場合、１ＡＵの容量はカード容量で決まる。本実施形態のように、論理アドレス空間が複数のパーティションに分割される場合では、パーティション容量で１ＡＵの容量が決まるものとする。本実施形態においては、説明の簡単化のため、記憶容量が１ＧＢ以上のパーティションに関しては、１ＡＵの記憶容量は４ＭＢとし、１ＧＢより小さいパーティションに関しては、１ＡＵの記憶容量は２ＭＢとする。よって、図８に示す例では、パーティションＰ１の１ＡＵの記憶容量は２ＭＢ、パーティションＰ２の１ＡＵの記憶容量は４ＭＢとなる。また、以下の説明では、第１の実施形態と同様に、各パーティションの１つのＡＵに対して、式１が満たされていることが前提である。

このメモリシステムのパーティションＰ１においては、書き込み速度が６ＭＢ／ｓを超えることが求められているので、式１に基づくと、この例では、２値モードブロックの数が２個とされ、４値モードブロックの数が３個とされる。これによって、パーティションＰ１の１ＡＵの大きさにほぼ等しい２ＭＢのデータを記憶できる。そして、書き込み速度について、式２（または式３）に基づくと、１ＡＵのデータを書き込むのに要する時間は、
（２５６［ｋＢ］／１６［ＭＢ／ｓ］）×２＋（５１２［ｋＢ］／５［ＭＢ／ｓ］）×３
＝０．３３２［ｓ］
である。よって、書き込み速度は、２ＭＢ／０．３３２ｓ＝６．０２４［ＭＢ／ｓ］となり、クラス６が要求する書き込み速度６［ＭＢ／ｓ］を上回っている。

一方、パーティションＰ２においては、書き込み速度が４ＭＢ／ｓを超えることが求められているので、この例では、４値モードブロックの数が８個とされている。これによって、パーティションＰ２の１ＡＵの大きさに等しい４ＭＢのデータを記憶できる。そして、書き込み速度について、１ＡＵのデータを書き込むのに要する時間は、
（５１２［ｋＢ］／５［ＭＢ／ｓ］）×８
＝０．８１９［ｓ］
である。よって、書き込み速度は、４ＭＢ／０．８１９ｓ＝４．８８［ＭＢ／ｓ］となり、クラス４が要求する書き込み速度４［ＭＢ／ｓ］を上回っている。

すなわち、このメモリシステムにおいて、パーテョションＰ１はクラス６に分類され、パーティションＰ２はクラス４に分類されることが可能である。なお、図８に示す例において、パーティションＰ１のブロック数は５個×２５６ＡＵ＝１２８０個、パーティションＰ２のブロック数は８個×３５２ＡＵ＝３５２＝２８１６個となり、メモリカード２の合計ブロック数は４０９６個となる。

このように、１つの論理アドレス空間内に、異なるスピードクラスが定義される複数のパーティションを設けることで、より効率的に高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供できる。例えば、記憶容量が大きく書き込み速度が低く設定されたパーティションは、低いビットレートでの長時間の映像データの記録に適用し、記憶容量が小さく書き込み速度が高く設定されたパーティションは、ビットレートが高い映像または画像データの記録に適用する。あるいは、記憶容量が小さく書き込み速度が低く設定されたパーティションは、文書ファイル等のファイルサイズの小さいデータの記録に適用し、記憶容量が大きく書き込み速度が高く設定されたパーティションは、音声ファイル等のファイルサイズの大きいデータの記録に適用してもよい。

また、メモリカード２を、ホスト１からのコマンドによって、各パーティションに設定されるスピードクラス及び記憶容量を変更できるように構成することもできる。メモリカード２は、外部からのコマンドに応じて、各パーティションにおいて、１つのＡＵに割り当てられる物理ブロック構成を変更し、また、１つのパーティションに割り当てられるＡＵの個数の構成を変更するように構成されている。これによって、メモリシステム２は、複数のスピードクラス及び複数のパーティションの設定に対応できる。

以下では、本実施形態のメモリシステムにおける、各パーティションのスピードクラス及び記憶容量を設定するための構成について、図６を用いて説明する。

本実施形態において、第１の実施形態のクラス選択肢確認コマンドの代わりに、ＳＤインターフェース５には容量／クラス選択肢確認コマンドが設けられる。コントローラ７は、ホスト１から共有されるこのコマンドを受け取る。そして、自身が設定可能な各パーティションのスピードクラス及び記憶容量についてのデータをレスポンスとしてホスト１に送信する。

メモリカード２に設定可能なクラスとして、例えば、第１書き込みモードでの速度ＷＰ１＝１０［ＭＢ／ｓ］、第２書き込みモードでの速度ＷＰ２＝３．５［ＭＢ／ｓ］となるようなメモリ６を用いた場合、以下のクラスおよび記憶容量の組み合わせが考えられる。

設定１：パーティション数＝１、スピードクラス＝クラス４、記憶容量＝２ＧＢ
設定２：パーティション数＝１、スピードクラス＝クラス６、記憶容量＝１．６ＧＢ
設定３：パーティション数＝２、
パーティション１・・・スピードクラス＝クラス６、記憶容量＝１ＧＢ
パーティション２・・・スピードクラス＝クラス４、記憶容量＝７６８ＭＢ
設定４：パーティション数＝２、
パーティション１・・・スピードクラス＝クラス６、記憶容量＝５１２ＭＢ
パーティション２・・・スピードクラス＝クラス４、記憶容量＝１４０８ＭＢ
設定５：パーティション数＝２、
パーティション１・・・スピードクラス＝クラス６、記憶容量＝２５６ＭＢ
パーティション２・・・スピードクラス＝クラス４、記憶容量＝１７２８ＭＢ
設定１でのＡＵごとの書き込み速度は、４．０８［ＭＢ／ｓ］である。設定１は、図５に示す比率で４値モードブロックと２値モードブロックを配分することにより実現できる。設定２でのＡＵごとの書き込み速度は、６．６８［ＭＢ／ｓ］であり、物理ブロックを、２個の４値モードブロックと１２個の２値ブロックモードとに配分することにより実現できる。

設定３でのパーティション１のＡＵ（４ＭＢ）ごとの書き込み速度は、６．６６［ＭＢ／ｓ］であり、物理ブロックを、２個の４値モードブロックと１２個の２値ブロックモードとに配分することにより実現できる。また、パーティション２のＡＵ（２ＭＢ）ごとの書き込み速度は、５．０６［ＭＢ／ｓ］である。パーティション２の各ＡＵについては、物理ブロックを、３個の４値モードブロックと２個の２値ブロックモードとに配分することにより実現できる。

設定４、５でのパーティション１のＡＵ（２ＭＢ）ごとの書き込み速度は、６．６６［ＭＢ／ｓ］であり、パーティション２のＡＵ（４ＭＢ）ごとの書き込み速度は、４．０８［ＭＢ／ｓ］である。設定４、５は、パーティション１のＡＵについて、物理ブロックを、１個の４値モードブロックと６個の２値ブロックモードとに配分することにより実現できる。また、パーティション２のＡＵについては、物理ブロックを、６個の４値モードブロックと４個の２値ブロックモードとに配分することにより実現できる。

また、本実施形態においては、第１の実施形態で述べたクラス設定コマンドの代わりに、ＳＤインターフェース５には、容量／クラス設定コマンドが設けられている。ホスト１は、容量／クラス選択肢確認コマンドを用いて知得した設定の選択肢の中から、希望の１つを決定する。そして、容量／クラス設定コマンドが、ホスト１から供給され、ＳＤインターフェース７を介してメモリシステム２によって受け取られる。容量／クラス設定コマンドの引数には、ホスト１が要求する設定の識別番号が示されている。

コントローラ７は、その引数を、例えばシステムデータ領域に記憶し、自身の設定を、指定された設定でＡＵに対してユーザデータ領域内の物理ブロックの割り当て、指定されたパーティション数、その記憶容量および書き込み方法へと変更する。設定変更ののち、メモリカード２は、設定変更成功の旨が表示されたレスポンスをホスト１に供給する。以降、メモリカード２は、設定されたクラスでデータを、設定されたパーティションのＡＵに対応するブロックへと書き込む。現在メモリシステムに設定されているパーティション及びクラスは、例えば、初期化時に、専用のコマンドによって、メモリカード２からホスト１に読み出される。

なお、本発明は、以上の説明において例示したパーティション数及びパーティションの記憶容量等に限定されない。例えば、本実施形態においては、２値モードブロックと４値モードブロックとを混在させる例を示したが、各パーティションに定義されたスピードクラスが満たされていればよく、６値モードブロックや８値モードブロックなどをさらに混在させて、ＡＵに割り当ててもよい。或いは、あるパーティションのＡＵには、すべて２値モードブロックを割り当て、他のパーティションのＡＵには、すべて４値モードブロックを割り当ててもよい。

また、本発明は、以上の説明において例示したスピードクラスの定義に限定されない。同様の理論に従って、所定範囲の論理アドレスに対して、ある離散値の書き込み速度によってスピードクラスが定義されるメモリシステムにも等しく適用される。

本発明の第２の実施形態に係るメモリシステムによれば、１つの論理アドレス空間内には複数のパーティションが設定され、それぞれ異なるスピードクラスが定義される。また、メモリカード２の物理ブロックの一部には、書き込み速度が高いが記憶容量が小さい第１書き込みモードでデータが書き込まれ、別の一部には書き込み速度は低いが記憶容量が大きい第２書き込みモードでデータが書き込まれる。そして、定義されたスピードクラスが満たされるように、各パーティションのＡＵに対して、物理ブロックの割合がそれぞれ異なって割り付けられる。このため、より効率的に高い記憶容量と高い書き込み速度の両立が可能なメモリシステムを提供できる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

実施形態に係るメモリシステムおよびホスト装置の機能ブロック図。 メモリのメモリ空間の構成を示す図。 ２値モードと多値モードとの違いを示す図。 物理ブロックに設定される書き込みモードとの対応を示す図。 物理ブロックに設定される書き込みモードとの対応の具体例を示す図。 メモリシステムのクラスを設定するための構成を示す図。 パーティションと物理ブロックに設定される書き込みモードとの対応を示す図。 パーティションと物理ブロックに設定される書き込みモードとの対応の具体例を示す図。

符号の説明

１…ホスト装置、２…メモリカード、３…ソフトウェアアプリケーション、４…ファイルシステム、５、１１…ＳＤインターフェース、６…メモリ、７…コントローラ、１２…ＭＰＵ、１３…ＲＯＭ、１４…ＲＡＭ、１５…ＮＡＮＤインターフェース。

Claims (5)

1. それぞれが複数の記憶素子の組からなる複数の記憶領域を有し、前記複数の記憶素子のそれぞれによって１または２以上のビットのデータを記憶する機能を有し、前記複数の記憶素子のそれぞれにｎ（ｎは自然数）ビットのデータを記憶させる第１書き込みモードまたは前記複数の記憶素子のそれぞれにｎ＋１以上のビットのデータを記憶させる第２書き込みモードを前記複数の記憶領域ごとに選択する機能を有する不揮発性半導体メモリと、
   所定の範囲に属する複数の論理アドレスからなる複数の論理アドレス群のそれぞれについて、前記論理アドレス群に含まれる前記論理アドレスを付されたデータの一部を予め設定された第１個数の前記複数の記憶領域に第１書き込みモードで書き込み、別の一部を予め設定された第２個数の前記複数の記憶領域に第２書き込みモードで書き込むことにより記憶するように前記不揮発性半導体メモリに指示するコントローラと、
   を具備することを特徴とするメモリシステム。
2. 前記第１個数と前記第２個数の第１組み合わせでの第１動作、または前記第１個数と前記第２個数の第２組み合わせでの第２動作と行う機能をさらに有し、
   前記第１動作による性能と第２動作による性能とを示す情報を外部に出力する機能をさらに有し、
   外部からの制御により、第１動作または第２動作を切り替える機能をさらに有する、
   ことを特徴とする請求項１に記載のメモリシステム。
3. それぞれが複数の記憶素子の組からなる複数の記憶領域を有し、前記複数の記憶素子のそれぞれによって１または２以上のビットのデータを記憶する機能を有し、前記複数の記憶素子のそれぞれにｎ（ｎは自然数）ビットのデータを記憶させる第１書き込みモードまたは前記複数の記憶素子のそれぞれにｎ＋１以上のビットのデータを記憶させる第２書き込みモードを前記複数の記憶領域ごとに選択する機能を有する不揮発性半導体メモリと、
   所定の範囲に属する複数の論理アドレスからなる複数の論理アドレス群のそれぞれについて、前記論理アドレス群に含まれる前記論理アドレスを付されたデータの一部を予め設定された第１個数の前記複数の記憶領域に前記第１書き込みモードで書き込み、別の一部を予め設定された第２個数の前記複数の記憶領域に前記第２書き込みモードで書き込むことにより記憶するように前記不揮発性半導体メモリに指示するコントローラとを具備し、
   第１記憶容量の第１論理領域と、第２記憶容量の第２論理領域がそれぞれ設定され、
   前記第１論理領域の前記論理アドレス群と前記第２論理領域の前記論理アドレス群に対し、前記第１個数または前記第２個数がそれぞれ異なって、前記複数の記憶領域が割り付けられる、ことを特徴とするメモリシステム。
4. 前記第１個数と前記第２個数の第１組み合わせでの第１動作と、または前記第１個数と前記第２個数の第２組み合わせでの第２動作とを行う機能をさらに有し、
   前記第１記憶容量と、前記第２記憶容量とを設定する機能をさらに有し、
   前記第１論理領域に対して前記第１または第２動作のうちいずれか一方を定義し、前記第２論理領域に対して前記第１または第２動作のうち他方を定義する機能をさらに有し、
   前記第１記憶容量と前記第２記憶容量とを示す情報と、前記第１論領域に対して定義された動作による性能と前記第２論理領域に対して定義された動作による性能とを示す情報を外部に出力する機能とをさらに有し、
   外部からの制御により、前記第１記憶容量または前記第２記憶容量を変更する機能をさらに有し、
   前記第１論領域に対して定義された動作による性能と前記第２論理領域に対して定義された動作を切り替える機能をさらに有する、
   ことを特徴とする請求項３に記載のメモリシステム。
5. 前記第１個数と前記第２個数が、
   前記第１書き込みモードで書き込まれた前記複数の前記記憶領域の容量と前記第２書き込みモードで書き込まれた前記複数の前記記憶領域の容量とが前記論理アドレス群に含まれる前記論理アドレスを付されたデータの容量以上となり、且つ
   前記論理アドレス群に含まれる前記論理アドレスを付されたデータの書き込みに要する平均の書き込み時間が所定の設定書き込み時間を下回る、ように設定される、
   ことを特徴とする請求項１乃至４のうちいずれか一項に記載のメモリシステム。

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