JP2022081399A

JP2022081399A - 半導体メモリ及び不揮発性メモリ

Info

Publication number: JP2022081399A
Application number: JP2021138120A
Authority: JP
Inventors: 徳正原; Norimasa Hara; 昇柴田; Noboru Shibata
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-11-19
Filing date: 2021-08-26
Publication date: 2022-05-31
Also published as: TW202324422A; TW202234408A; TWI795819B; TWI833575B

Abstract

【課題】チップ面積の増加を抑制できる。【解決手段】実施形態によれば、半導体メモリ１００は、３つ以上の複数ステートにて複数ビットのデータを保持可能な複数のメモリセルＭＣを含むメモリグループＭＧと、複数のメモリセルに接続されたワード線ＷＬと、外部コントローラ２００から受信した１つの外部アドレスを複数の内部アドレスに変換する第１回路１２１と、を含む。メモリグループが保持可能なページデータの第１ページサイズは、外部アドレスに対応する入力データの第２ページサイズよりも小さい。【選択図】図８

Description

本発明の実施形態は、半導体メモリ及び不揮発性メモリに関する。

メモリシステムに搭載されるメモリチップとして、ＮＡＮＤ型フラッシュメモリを用いた半導体メモリが知られている。

特開２０１５－１９５０７１号公報

チップ面積の増加を抑制できる半導体メモリを提供できる。

実施形態に係る半導体メモリは、３つ以上の複数ステートにて複数ビットのデータを保持可能な複数のメモリセルを含むメモリグループと、複数のメモリセルに接続されたワード線と、外部コントローラから受信した１つの外部アドレスを複数の内部アドレスに変換する第１回路と、を含む。メモリグループが保持可能なページデータの第１ページサイズは、外部アドレスに対応する入力データの第２ページサイズよりも小さい。

図１は、第１実施形態に係る半導体メモリを含むメモリシステムのブロック図である。図２は、第１実施形態に係る半導体メモリのブロック図である。図３は、第１実施形態に係る半導体メモリに含まれるメモリセルアレイの回路図である。図４は、第１実施形態に係る半導体メモリに含まれるメモリセルアレイの断面図である。図５は、第１実施形態に係る半導体メモリに含まれるセンスアンプ及びページバッファのブロック図である。図６は、第１実施形態に係る半導体メモリの斜視図である。図７は、第１実施形態に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布とデータの割り付けの関係を示す図である。図８は、第１実施形態に係る半導体メモリにおける論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図９は、第１実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図１０は、第１実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図１１は、第１実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図１２は、第１実施形態に係る半導体メモリにおいて、論理第１ページの読み出し動作における選択ワード線の電圧を示すタイミングチャートである。図１３は、第１実施形態に係る半導体メモリにおいて、論理第２ページの読み出し動作における選択ワード線の電圧を示すタイミングチャートである。図１４は、第１実施形態に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図１５は、第１実施形態に係る半導体メモリにおける論理第２ページの読み出し動作のコマンドシーケンスである。図１６は、第１実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図１７は、第１実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図１８は、第１実施形態に係る半導体メモリにおけるフルシーケンス書き込み動作のコマンドシーケンスである。図１９は、第２実施形態の第１例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２０は、第２実施形態の第２例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２１は、第２実施形態の第３例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２２は、第２実施形態の第４例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２３は、第２実施形態の第５例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２４は、第２実施形態の第６例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２５は、第２実施形態の第７例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図２６は、第３実施形態の第１例に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図２７は、第３実施形態の第１例に係る半導体メモリにおける論理第２ページの読み出し動作のコマンドシーケンスである。図２８は、第３実施形態の第２例に係る半導体メモリにおけるシーケンシャル読み出し動作のコマンドシーケンスである。図２９は、第４実施形態に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布とデータの割り付けの関係を示す図である。図３０は、第４実施形態に係る半導体メモリにおける論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図３１は、第４実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図３２は、第４実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図３３は、第４実施形態に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図３４は、第４実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図３５は、第４実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図３６は、第４実施形態に係る半導体メモリにおけるフルシーケンス書き込み動作のコマンドシーケンスである。図３７は、第５実施形態に係る半導体メモリに含まれるセンスアンプ及びページバッファのブロック図である。図３８は、第５実施形態に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布とデータの割り付けの関係を示す図である。図３９は、第５実施形態に係る半導体メモリにおいて、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図４０は、第５実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図４１は、第５実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図４２は、第５実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図４３は、第５実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図４４は、第５実施形態に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図４５は、第５実施形態に係る半導体メモリにおける論理第２ページの読み出し動作のコマンドシーケンスである。図４６は、第５実施形態に係る半導体メモリにおける論理第３ページの読み出し動作のコマンドシーケンスである。図４７は、第５実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図４８は、第５実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図４９は、第５実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図５０は、第５実施形態に係る半導体メモリにおけるフルシーケンス書き込み動作のコマンドシーケンスである。図５１は、第６実施形態の第１例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５２は、第６実施形態の第２例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５３は、第６実施形態の第３例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５４は、第６実施形態の第４例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５５は、第６実施形態の第５例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５６は、第６実施形態の第６例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５７は、第６実施形態の第７例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５８は、第６実施形態の第８例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図５９は、第６実施形態の第９例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図６０は、第６実施形態の第１０例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図６１は、第６実施形態の第１１例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図６２は、第６実施形態の第１２例に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図６３は、第７実施形態の第１例に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図６４は、第７実施形態の第１例に係る半導体メモリにおける論理第２ページの読み出し動作のコマンドシーケンスである。図６５は、第７実施形態の第１例に係る半導体メモリにおける論理第３ページの読み出し動作のコマンドシーケンスである。図６６は、第７実施形態の第２例に係る半導体メモリにおけるシーケンシャル読み出し動作のコマンドシーケンスである。図６７は、第８実施形態に係る半導体メモリにおける論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図６８は、第８実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図６９は、第９実施形態の第１例に係る半導体メモリに含まれるセンスアンプ及びページバッファのブロック図である。図７０は、第９実施形態の第２例に係る半導体メモリに含まれるセンスアンプ及びページバッファのブロック図である。図７１は、第９実施形態の第３例に係る半導体メモリに含まれるセンスアンプ及びページバッファのブロック図である。図７２は、第１０実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図７３は、第１０実施形態に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図７４は、第１１実施形態の第１例に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図７５は、第１１実施形態の第２例に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布とデータの割り付けの関係を示す図である。図７６は、第１１実施形態の第２例に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図７７は、第１１実施形態の第３例に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布とデータの割り付けの関係を示す図である。図７８は、第１１実施形態の第３例に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図７９は、第１２実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図８０は、第１２実施形態に係る半導体メモリにおける各ステートへのデータの割り付けを示すテーブルである。図８１は、第１３実施形態に係る半導体メモリにおけるメモリセルトランジスタの閾値電圧分布図である。図８２は、第１３実施形態に係る半導体メモリにおける２つのメモリセルトランジスタによるデータの割り付けを示すテーブルである。図８３は、第１３実施形態に係る半導体メモリにおけるＡセル及びＢセルへのデータの割り付けと、セクションのビット値との関係を示す図である。図８４は、第１３実施形態に係る半導体メモリにおける論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図８５は、第１３実施形態に係る半導体メモリにおける物理ページに対する論理ページデータの割り付けを示す図である。図８６は、第１３実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図８７は、第１３実施形態に係る半導体メモリにおける読み出し動作のフローチャートである。図８８は、第１３実施形態に係る半導体メモリにおける論理第１ページの読み出し動作のコマンドシーケンスである。図８９は、第１３実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図９０は、第１３実施形態に係る半導体メモリにおける書き込み動作のフローチャートである。図９１は、第１３実施形態に係る半導体メモリにおけるフルシーケンス書き込み動作のコマンドシーケンスである。図９２は、変形例に係る半導体メモリにおける書き込み動作とメモリセルトランジスタの閾値電圧分布との関係を示す図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、メモリシステムに含まれる半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１構成
１．１．１メモリシステムの全体構成
まず、本実施形態に係る半導体メモリを備えるメモリシステムの全体構成について、図１を用いて説明する。図１は、メモリシステムの全体構成の一例を示すブロック図である。なお、図１に示すメモリコントローラの構成は一例であり、内部バスが分割構造や階層構造になる、あるいは付加的な機能ブロックが接続されるなど、他にも様々な派生的な形態をとり得る。メモリシステム１は、ホストデバイス２と通信し、ホストデバイス２からの指示（命令）に基づいて、ホストデバイス２からのデータを保持し、また、ホストデバイス２にデータを出力する。ホストデバイス２は、例えば、サーバコンピュータまたはパーソナルコンピュータなどであり、情報処理を実行し、メモリシステム１を用いてデータを記憶する。メモリシステム１は、情報処理装置として機能するホストデバイス２のストレージとして機能し得る。メモリシステム１は、ホストデバイス２に内蔵されてもよいし、ホストデバイス２にケーブルまたはネットワークを介して接続されてもよい。また、メモリシステム１とホストデバイス２とを備えた情報処理システムが構成されてもよい。

図１に示すように、メモリシステム１は、半導体メモリとして用いられるＮＡＮＤ型フラッシュメモリ１００（以下、単に「メモリ１００」とも表記する）と、メモリコントローラ（「外部コントローラ」とも表記する）２００とを備えている。メモリコントローラ２００とメモリ１００とは、例えばそれらの組み合わせにより１つの半導体記憶装置を構成してもよく、その例としてはＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

メモリ１００は、複数のメモリセルトランジスタ（以下、「メモリセル」または単に「セル」とも表記する）を備え、データを不揮発に記憶するように構成される不揮発性メモリである。なお、メモリ１００は、複数のＮＡＮＤ型フラッシュメモリにより構成されていてもよい。この場合、メモリ１００内の複数のＮＡＮＤ型フラッシュメモリと、メモリコントローラ２００とは、貫通ビア（ＴＳＶ：Through Silicon Via）を介して接続されてもよい。また、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリであってもよいし、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリであってもよい。

メモリ１００は、メモリバスによってメモリコントローラ２００と接続され、メモリコントローラ２００からの命令に基づいて動作する。より具体的には、メモリ１００は、メモリコントローラ２００と、例えば８ビットの信号ＤＱ［７：０］並びにクロック信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱ［７：０］は、例えばデータ、アドレス、及びコマンドである。クロック信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの入出力の際に用いられるクロック信号であり、クロック信号ＤＱＳｎは、クロック信号ＤＱＳの反転信号である。

また、メモリ１００は、メモリコントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、メモリ１００は、メモリコントローラ２００に、レディ／ビジー信号ＲＢｎを送信する。

チップイネーブル信号ＣＥｎは、メモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。

アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。

ライトイネーブル信号ＷＥｎは、受信した信号をメモリ１００内へ取り込むための信号であり、メモリコントローラ２００よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、信号ＤＱがメモリ１００に取り込まれる。

リードイネーブル信号ＲＥｎは、メモリコントローラ２００が、メモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。

レディ／ビジー信号ＲＢｎは、メモリ１００がメモリコントローラ２００から信号ＤＱを受信不可能な状態か可能な状態かを示す信号であり、例えばメモリ１００がビジー状態の際に“Ｌ”レベルとされる。

メモリコントローラ２００は、ホストデバイス２からの要求（命令）に応答して、メモリ１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ２００は、メモリ１００のメモリ空間（メモリ領域）を管理する。

メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ；Random Access Memory）２２０、プロセッサ２３０、バッファメモリ２４０、メモリインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。なお、メモリコントローラ２００の各機能は専用回路で実現されてもよいし、プロセッサがファームウェアを実行することにより実現されてもよい。

ホストインターフェイス回路２１０は、ホストバスを介してホストデバイス２と接続され、ホストデバイス２との通信を司る。ホストインターフェイス回路２１０は、プロセッサ２３０及びバッファメモリ２４０に、ホストデバイス２から受信した要求及びデータを転送する。以下では、ホストデバイス２から受信したデータを「ユーザデータ」と表記する。ホストインターフェイス回路２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のユーザデータをホストデバイス２へ転送する。

ＲＡＭ２２０は、例えばＤＲＡＭ等の揮発性メモリであり、プロセッサ２３０の作業領域として使用される。ＲＡＭ２２０は、メモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、ＲＡＭ２２０は、後述するルックアップテーブルを一時的に記憶する。

プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、プロセッサは、ＣＰＵ（Central Processing Unit）またはＭＰＵ（Micro Processing Unit）である。プロセッサ２３０は、ホストデバイス２から要求を受けた場合に、その要求に従った制御を行う。例えば、プロセッサ２３０は、ホストデバイス２から書き込み要求（コマンド、論理アドレス、及びユーザデータを含む）を受信した際には、メモリインターフェイス回路２５０を介して、メモリ１００に書き込み動作を実行させる。また、プロセッサ２３０は、ホストデバイス２からの読み出し要求（コマンド及び論理アドレスを含む）を受信した際には、メモリインターフェイス回路２５０を介して、メモリ１００に読み出し動作を実行させる。

プロセッサ２３０は、ウェアレベリング等、メモリ１００を管理するための様々な処理を実行する。更に、プロセッサ２３０は、各種の演算を実行する。例えば、プロセッサ２３０は、データの暗号化処理やランダマイズ処理等を実行する。

また、プロセッサ２３０は、ホストデバイス２から受信した論理アドレス及びユーザデータに対してメモリ１００における格納領域（メモリ領域）を決定する。

より具体的には、例えば、プロセッサ２３０は、ホストデバイス２から書き込み要求を受信した場合、メモリ１００から、論理アドレスと論理ページアドレス（外部アドレスとも表記する）とを関連付けたデータ（以下、「ルックアップテーブル」と呼ぶ）を読み出す。論理アドレスは、ホストデバイス２からのアクセス要求に付される。論理ページは、プロセッサ２３０がメモリ１００における書き込み動作及び読み出し動作等を制御する際に、メモリ１００に送信される１つのアドレスに付されるデータ（メモリ１００への入力データ）の単位である。論理ページのページサイズ（「データ長」、「データ量」とも表記する）は、１つの論理アドレスに付されたユーザデータのサイズに対応する。以下、論理ページが付されるアドレスを「論理ページアドレス」と表記する（あるいは、メモリ１００においては外部から入力されるアドレスなので「外部アドレス」とも表記する）。本実施形態では、論理ページは、メモリ１００において一括して書き込まれるページ（以下、「物理ページ」と表記する）の単位とは異なる。論理ページと物理ページとの関係については、後述する。論理ページアドレスは、１つの論理ページに対応し、メモリ１００のメモリ領域のある一部を指定する。従って、複数の論理ページにより構成される論理メモリ領域のサイズは、物理ページにより構成されるメモリ１００のメモリ領域のサイズと同じである。

プロセッサ２３０は、ホストデバイス２から書き込み要求を受信すると、メモリコントローラ２００内のルックアップテーブルを更新して、１つの論理アドレスに対して、１つの論理ページアドレスを割り付ける。論理ページアドレスを新規に割り付けた後、プロセッサ２３０は、メモリ１００に書き込み動作を実行させる。また、プロセッサ２３０は、任意のタイミングでメモリ１００内のルックアップテーブルを更新する。

また、プロセッサ２３０は、例えば、ホストデバイス２から読み出し要求を受信すると、ルックアップテーブルを用いて、論理アドレスを論理ページアドレスに変換した後、メモリ１００に読み出し動作を実行させる。

バッファメモリ２４０は、ホストデバイス２から受信したユーザデータ及びメモリコントローラ２００がメモリ１００から受信した読み出しデータ等を一時的に記憶する。

メモリインターフェイス回路２５０は、メモリバスを介してメモリ１００と接続され、メモリ１００との通信を司る。メモリインターフェイス回路２５０は、プロセッサ２３０の制御に基づいて、メモリ１００における書き込み動作、読み出し動作、及び消去動作等を制御する。

ＥＣＣ回路２６０は、ユーザデータを符号化して、符号語を生成する。ユーザデータは、符号化された符号語としてメモリ１００に格納される。また、ＥＣＣ回路２６０は、メモリ１００から読み出された符号語を復号する。

なお、メモリコントローラ２００は、ユーザデータを符号化しなくてもよい。メモリコントローラ２００が符号化を行わない場合、メモリ１００に書き込むデータは、ユーザデータと一致する。また、ＥＣＣ回路２６０は、１つの論理ページに対応するユーザデータに基づいて１つの符号語を生成してもよいし、ユーザデータが分割された分割データに基づいて１つの符号語を生成してもよい。更に、ＥＣＣ回路２６０は、複数の論理ページに対応するユーザデータを用いて１つの符号語を生成してもよい。

更に、ＥＣＣ回路２６０は、メモリインターフェイス回路２５０に内蔵されていてもよいし、メモリ１００に内蔵されていてもよい。

１．１．２ＮＡＮＤ型フラッシュメモリの構成
次に、メモリ１００の構成について、図２を用いて説明する。図２は、本実施形態のメモリ１００の内部構成の一例を示すブロック図である。なお、図２では、各ブロック間の接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。

図２に示すように、メモリ１００は、入出力回路１１０、制御部１２０、メモリセルアレイ１３０、ロウデコーダ１３１、センスアンプ１３２、及びページバッファ１３３を含む。メモリ１００は、例えば、半導体基板（シリコン基板）上に形成されてチップ化される。

入出力回路１１０は、メモリコントローラ２００との信号の入出力を制御する。より具体的には、入出力回路１１０は、例えば制御部１２０に、メモリコントローラ２００から受信した信号ＤＱ（データＤＡＴ、論理ページアドレス、コマンドＣＭＤ）、並びに各種制御信号（信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎ）を送信する。また、入出力回路１１０は、メモリコントローラ２００に、制御部１２０から受信したデータＤＡＴを送信する。

制御部１２０は、入出力回路１１０経由でメモリコントローラ２００から受信したコマンドＣＭＤ等に基づいて、メモリ１００の動作を制御する。具体的には、制御部１２０は、書き込み命令を受信した場合、受信した書き込みデータＤＡＴをメモリセルアレイ１３０の物理ページに書き込むよう制御する。また、制御部１２０は、読み出し命令を受信した場合、メモリセルアレイ１３０からデータＤＡＴを読み出して、入出力回路１１０経由でメモリコントローラ２００へ出力するよう制御する。

制御部１２０は、コマンドユーザインターフェイス回路１２１、発振器１２２、シーケンサ１２３、電圧発生回路１２４、カラムカウンタ１２５、及びシリアルアクセスコントローラ１２６を含む。

コマンドユーザインターフェイス回路１２１は、入出力回路１１０からコマンドＣＭＤ及び論理ページアドレスを受信する。コマンドユーザインターフェイス回路１２１は、受信したコマンドＣＭＤをシーケンサ１２３に送信する。また、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレスを、物理ページに対応したアドレスＡＤＤ（以下、「物理ページアドレス」または「内部アドレス」とも表記する）に変換して、シーケンサ１２３に送信する。本実施形態では、論理ページのページサイズが物理ページのページサイズよりも大きいため、１ページの論理ページのデータに対して、複数の物理ページが割り付けられている。このため、コマンドユーザインターフェイス回路１２１は、１つの論理ページアドレスを対応する複数の物理ページアドレスＡＤＤに変換し、シーケンサ１２３に送信する。なお、シーケンサ１２３が、論理ページアドレスを物理ページアドレスＡＤＤに変換してもよい。

発振器１２２は、クロック信号を生成する回路である。発振器１２２によって生成されたクロック信号は、シーケンサ１２３を含む各構成要素に供給される。シーケンサ１２３は、発振器１２２から供給されるクロック信号によって駆動されるステートマシンである。

シーケンサ１２３は、メモリ１００の全体の動作を制御する。例えば、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１、発振器１２２、電圧発生回路１２４、カラムカウンタ１２５、及びシリアルアクセスコントローラ１２６、並びにロウデコーダ１３１、センスアンプ１３２、及びページバッファ１３３を制御する。シーケンサ１２３は、メモリセルアレイ１３０へのアクセス（書き込み動作、読み出し動作、及び消去動作等）を制御する。シーケンサ１２３は、例えば、コマンドユーザインターフェイス回路１２１から受信したコマンドＣＭＤに応じて、電圧発生回路１２４及びカラムカウンタ１２５に、動作タイミング等を制御するための制御信号を送信する。また、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１から受信した物理ページアドレスＡＤＤに含まれるロウアドレスＲＡをロウデコーダ１３１に供給する。ロウアドレスＲＡは、メモリセルアレイ１３０においてロウ方向に配列された配線（ワード線等）を選択するためのアドレスである。更に、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１から受信した物理ページアドレスＡＤＤに含まれるカラムアドレスＣＡをカラムカウンタ１２５に供給する。カラムアドレスＣＡは、メモリセルアレイ１３０においてカラム方向に配列された配線（ビット線等）を選択するためのアドレスである。

電圧発生回路１２４は、シーケンサ１２３の制御に基づいて電圧を生成し、ロウデコーダ１３１及びセンスアンプ１３２等に供給する。

カラムカウンタ１２５は、書き込み動作または読み出し動作の際に、カラムアドレスＣＡをページバッファ１３３に送信する。カラムカウンタ１２５は、シーケンサ１２３から供給されたカラムアドレスＣＡを先頭として、シリアルアクセスコントローラ１２６から供給される制御信号に従ってカラムアドレスＣＡを順次進める（カウントアップする）。

シリアルアクセスコントローラ１２６は、ページバッファ１３３とのデータＤＡＴの送受信を制御する。より具体的には、シリアルアクセスコントローラ１２６は、データバスを介してページバッファ１３３に接続されている。シリアルアクセスコントローラ１２６は、書き込み動作の際には、入出力回路１１０から受信したデータＤＡＴ（例えば８ビットの信号ＤＱに対応した８ビットのシリアルデータ）をページバッファ１３３に送信する。また、シリアルアクセスコントローラ１２６は、読み出し動作の際にはページバッファ１３３から受信したデータＤＡＴ（シリアルデータ）を入出力回路１１０に送信する。

メモリセルアレイ１３０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵを含む。図２の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、メモリセルアレイ１３０内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意に設計可能である。メモリセルアレイ１３０の詳細については後述する。

ロウデコーダ１３１は、各ブロックＢＬＫにおいて、ロウ方向に沿って配置された配線（例えば、ワード線及び選択ゲート線）に接続される。ロウデコーダ１３１は、書き込み動作、読み出し動作、及び消去動作の際に、ロウアドレスＲＡをデコードして、選択したブロックＢＬＫの配線に電圧を印加する。

センスアンプ１３２は、書きこみ動作の際には、ページバッファ１３３に格納されたデータをメモリセルトランジスタに転送する。また、センスアンプ１３２は、読み出し動作の際には、メモリセルアレイ１３０から読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ１３２は、得られたデータを、ページバッファ１３３に転送する。ページバッファ１３３に格納されたデータは、シリアルアクセスコントローラ１２６及び入出力回路１１０を介してメモリコントローラ２００に出力される。

ページバッファ１３３は、メモリコントローラ２００から受信したデータＤＡＴを一時的に記憶したり、メモリセルアレイ１３０から読み出したデータを一時的に記憶したりするバッファである。ページバッファ１３３ページは、複数のラッチ回路を含む。ページバッファ１３３は、書き込み動作の際に、シリアルアクセスコントローラ１２６から受信したデータＤＡＴを、カラムカウンタ１２５から受信したカラムアドレスＣＡに対応するラッチ回路に順次格納する。また、ページバッファ１３３は、読み出し動作の際には、カラムカウンタ１２５から受信したカラムアドレスＣＡに対応するラッチ回路に格納されているデータを順次、シリアルアクセスコントローラ１２６に送信する。

以下では、メモリセルアレイ１３０以外の回路（制御部１２０、ロウデコーダ１３１、センスアンプ１３２、及びページバッファ１３３等）をまとめて「周辺回路」とも表記する。

１．１．３メモリセルアレイの回路構成
次に、メモリセルアレイ１３０の回路構成の一例について、図３を用いて説明する。図３の例は、メモリセルアレイ１３０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。

図３に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。

複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬ（ｋ－１）（ｋは２以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、ビット線ＢＬ０～ＢＬ（ｋ－１）のいずれかを限定しない場合は、単にビット線ＢＬと表記する。メモリセルトランジスタＭＣ０～ＭＣ７のいずれかを限定しない場合は、単にメモリセルトランジスタＭＣと表記する。

メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（Floating Gate）型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３は、ロウデコーダ１３１に接続される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＳは、ロウデコーダ１３１に接続される。

ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。

以下では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合を、「メモリグループＭＧ」と表記する。１つのメモリグループＭＧに含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ０～ＢＬ（ｋ－１）にそれぞれ関連付けられる。従って、１つのメモリグループＭＧに含まれるメモリセルトランジスタＭＣの個数は、ｋ個である。例えば、それぞれが１ビットデータを記憶するｋ個のメモリセルトランジスタＭＣを含むメモリグループＭＧの記憶容量が、物理ページにおける１ページデータ（ページサイズ）として定義される。メモリグループＭＧは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、物理ページにおける２ページデータ以上の記憶容量を有し得る。以下、本実施形態では、メモリセルトランジスタＭＣが、３ビットのデータを記憶可能な場合、すなわち、メモリグループＭＧが、物理ページにおける３ページデータの記憶容量を有している場合について説明する。

なお、メモリセルアレイ１３０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

１．１．４メモリセルアレイの断面構成
次に、メモリセルアレイ１３０の断面構成について、図４を用いて説明する。図４の例は、１つのＮＡＮＤストリングＮＳの断面を示している。なお、図４の例では、説明を簡略化するために、半導体基板３０上に、センスアンプ１３２に用いられる１つのトランジスタが示されている。また、図４の例では、一部の層間絶縁膜が省略されている。

図４に示すように、半導体基板３０上に、センスアンプ１３２に用いられるトランジスタが設けられている。すなわち、半導体基板３０とメモリセルアレイ１３０との間に、センスアンプ１３２が設けられている。なお、半導体基板３０とメモリセルアレイ１３０との間に、ロウデコーダ１３１またはページバッファ１３３等の他の周辺回路が設けられていてもよい。メモリセルアレイ１３０の下方に周辺回路が設けられている構成を、ＣＵＡ（CMOS Under Allay）構造とも表記する。本実施形態では、ＣＵＡ構造において、半導体基板３０とメモリセルアレイ１３０との間に、センスアンプ１３２とページバッファ１３３とが設けられている場合について説明する。なお、メモリ１００は、メモリセルアレイ１３０が設けられたアレイチップと、周辺回路が設けられた回路チップとを貼り合わせた構造であってもよい。

まず、メモリセルアレイ１３０の構成について説明する。半導体基板３０にほぼ平行なＸ方向、及びＸ方向に交差するＹ方向にそれぞれ延伸し、ソース線ＳＬとして機能する配線層３２が形成されている。配線層３２は導電材料により構成され、例えば不純物を添加された半導体材料、または金属材料が用いられる。

配線層３２の上方には、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能し、Ｘ方向に延伸する例えば１０層の配線層３３が、それぞれ図示せぬ層間絶縁膜を介して、半導体基板３０にほぼ垂直なＺ方向に離間して順次設けられている。

配線層３３は導電材料により構成され、例えば不純物を添加された半導体材料または金属材料が用いられる。例えば、配線層３３として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ_２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。

そして、１０層の配線層３３を貫通して、底面が配線層３２に達するメモリピラーＭＰが形成されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３４、電荷蓄積層３５、トンネル絶縁膜３６、半導体層３７、コア層３８、及びキャップ層３９を含む。

より具体的には、配線層３３を貫通して、底面が配線層３２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜３４、電荷蓄積層３５、及びトンネル絶縁膜３６が順次積層されている。そして側面がトンネル絶縁膜３６に接し、底面が配線層３２に接するように半導体層３７が形成されている。半導体層３７は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３７は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３７内にはコア層３８が設けられている。そして半導体層３７及びコア層３８上には、側面がトンネル絶縁膜３６に接するキャップ層３９が形成されている。

ブロック絶縁膜３４、トンネル絶縁膜３６、及びコア層３８には、例えばＳｉＯ_２が用いられる。電荷蓄積層３５には、例えばシリコン窒化膜（ＳｉＮ）が用いられる。半導体層３７及びキャップ層３９には、例えばポリシリコンが用いられる。

キャップ層３９上には、コンタクトプラグ４０が形成されている。コンタクトプラグ４０上には、ビット線ＢＬとして機能し、Ｙ方向に延伸する配線層４１が形成されている。コンタクトプラグ４０及び配線層４１は、導電材料により構成され、例えば、チタン（Ｔｉ）／ＴｉＮ／Ｗの積層構造、または銅（Ｃｕ）等が用いられる。

なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層３３は、それぞれ１層設けられているが、複数層設けられてもよい。

メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の配線層３３とにより、メモリセルトランジスタＭＣ０～ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する２層の配線層３３とにより、選択トランジスタＳＴ１及びＳＴ２がそれぞれ構成される。

次に、センスアンプ１３２に含まれるトランジスタについて、簡略に説明する。
半導体基板３０上には、例えば、センスアンプ１３２に含まれるトランジスタが設けられる。例えば、トランジスタのソース及びドレイン上には、コンタクトプラグ５１及び５４を介して、２つの配線層５３及び５５が接続されている。トランジスタのゲート電極５２には、コンタクトプラグ５１を介して、配線層５３が接続されている。

トランジスタのソースまたはドレインの一方に対応する配線層５５上には、上面の高さ位置が、最上層の配線層３３の上方に位置するコンタクトプラグ５６が形成されている。コンタクトプラグ５６は、配線層３２及び３３には、電気的に接続されていない。コンタクトプラグ５６の上には、コンタクトプラグ５７が形成されている。コンタクトプラグ５６は、コンタクトプラグ５７を介して配線層４１と接続されている。コンタクトプラグ５１、５４、５６、及び５７、ゲート電極５２、並びに配線層５３及び５５は、導電材料により構成されている。

１．１．５センスアンプ及びページバッファの構成
次に、センスアンプ１３２及びページバッファ１３３の構成の一例について、図５及び図６を用いて説明する。図５は、センスアンプ１３２及びページバッファ１３３のブロック図である。図６は、ＣＵＡ構造を示す斜視図である。

図５に示すように、本実施形態では、シーケンサ１２３は、１つのメモリグループＭＧ内の複数のメモリセルトランジスタＭＣを、第１セル領域と第２セル領域との２つに分けて制御する。同様に、シーケンサ１２３は、第１セル領域及び第２セル領域に対応して、センスアンプ１３２及びページバッファ１３３を、２つに分けて制御する。例えば、第１セル領域に含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ０～ＢＬ（ｉ－１）（ｉは１以上ｋ未満の整数）に関連付けられている。第２セル領域に含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ（ｉ）～ＢＬ（ｋ－１）に関連付けられている。なお、第１セル領域に含まれるメモリセルトランジスタＭＣの個数と、第２セル領域に含まれるメモリセルトランジスタＭＣの個数とは同じであることが好ましい。例えば、第１セル領域に含まれるメモリセルトランジスタＭＣの個数と、第２セル領域に含まれるメモリセルトランジスタＭＣの個数とが同じである場合、ｉとｋは、ｉ＝ｋ／２の関係にある。

センスアンプ１３２は、ビット線ＢＬ毎に設けられた複数のセンス回路ＳＡを含む。センス回路ＳＡは、読み出し動作時には対応するビット線ＢＬに接続されたメモリセルトランジスタＭＣからデータを読み出し、データが“０”であるか“１”であるかを判定する。また、センス回路ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。センス回路ＳＡは、読み出しデータまたは書き込みデータを一時的に記憶するためのラッチ回路を含んでいてもよい。以下では、第１セル領域に含まれるメモリセルトランジスタＭＣに対応するビット線ＢＬに接続されたセンス回路を「センス回路ＳＡ１」と表記する。また、第２セル領域に含まれるメモリセルトランジスタＭＣに対応するビット線ＢＬに接続されたセンス回路を「センス回路ＳＡ２」と表記する。

ページバッファ１３３は、１つのセンス回路ＳＡに対応して、ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬは、互いに接続されている。換言すれば、センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬは、データＤＡＴを一時的に記憶する。例えば、読み出し動作時にセンス回路ＳＡが確定させた読み出しデータは、センス回路ＳＡからラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬのいずれかに転送される。

ラッチ回路ＸＤＬは、データバスを介して、シリアルアクセスコントローラ１２６に接続され、シリアルアクセスコントローラ１２６とセンスアンプ１３２との間のデータの送受信に用いられる。

なお、ページバッファ１３３の構成はこれに限定されず、種々変更が可能である。例えば、ページバッファ１３３が備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＣが保持するデータのビット数に基づいて設計され得る。

以下では、センス回路ＳＡ１に対応するラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬを「ラッチ回路ＡＤＬ１」、「ラッチ回路ＢＤＬ１」、及び「ラッチ回路ＸＤＬ１」と表記する。また、センス回路ＳＡ２に対応するラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬを「ラッチ回路ＡＤＬ２」、「ラッチ回路ＢＤＬ２」、及び「ラッチ回路ＸＤＬ２」と表記する。また、１つのビット線ＢＬに対応するセンス回路ＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬの組を、「センスアンプユニットＳＡＵ」と表記する。更に、センス回路ＳＡ１、ラッチ回路ＡＤＬ１、ＢＤＬ１、及びＸＤＬ１の組を、「センスアンプユニットＳＡＵ１」と表記し、センス回路ＳＡ２、ラッチ回路ＡＤＬ２、ＢＤＬ２、及びＸＤＬ２の組を、「センスアンプユニットＳＡＵ２」と表記する。

本実施形態では、第１セル領域に対応する複数のセンスアンプユニットＳＡＵ１が１つの領域に集まって配置され、第２セル領域に対応する複数のセンスアンプユニットＳＡＵ２が別の領域に集まって配置されている。

次に、メモリグループＭＧの配置とセンスアンプユニットＳＡＵの配置との関係について説明する。

図６に示すように、ＣＵＡ構造の場合、Ｚ方向において、センスアンプ１３２及びページバッファ１３３の上方に、メモリセルアレイ１３０が配置されている。例えば、メモリセルアレイ１３０において、メモリグループＭＧに含まれる複数のメモリセルトランジスタＭＣがＸ方向に並んで配置されている。また、複数のブロックＢＬＫが、Ｙ方向に並んで配置されている。センスアンプ１３２及びページバッファ１３３において、１つのメモリセルトランジスタＭＣに対応するセンスアンプユニットＳＡＵ内では、センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬがＹ方向に並んで配置されている。なお、センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬを一段で配置することが難しい場合は複数段にして配置してもよい。

１．２メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＣの取り得る閾値電圧分布について、図７を用いて説明する。図７は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタＭＣが８値（３ビット）のデータを保持可能なＴＬＣ（Triple Level Cell）（または「３ｂｉｔ／Ｃｅｌｌ」とも表記する）である場合について説明する。但し、メモリセルトランジスタＭＣが、保持可能なデータは８値に限定されない。

図７に示すように、各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。以下、８個の分布を閾値電圧の低い順にそれぞれ、“Ｓ０”ステート（または閾値領域とも表記する）、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、及び“Ｓ７”ステートと表記する。

“Ｓ０”ステートは、例えば、データの消去状態に相当する。そして“Ｓ１”～“Ｓ７”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１～Ｖ７とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖｒｅａｄの関係にある。電圧Ｖ１～Ｖ７は、読み出し動作時において、読み出し対象のメモリセルトランジスタＭＣに接続されたワード線ＷＬ（以下、「選択ワード線ＷＬ」とも表記する）に印加される電圧である。電圧Ｖｒｅａｄは、読み出し動作時において、読み出し対象ではないメモリセルトランジスタＭＣに接続されたワード線ＷＬ（以下、「非選択ワード線ＷＬ」とも表記する）に印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧Ｖｒｅａｄが印加されると保持するデータによらずにオン状態とされる。

より具体的には、“Ｓ０”ステートに含まれる閾値電圧は、電圧Ｖ１未満である。“Ｓ１”ステートに含まれる閾値電圧は、電圧Ｖ１以上であり、且つ電圧Ｖ２未満である。“Ｓ２”ステートに含まれる閾値電圧は、電圧Ｖ２以上であり、且つ電圧Ｖ３未満である。“Ｓ３”ステートに含まれる閾値電圧は、電圧Ｖ３以上であり、且つ電圧Ｖ４未満である。“Ｓ４”ステートに含まれる閾値電圧は、電圧Ｖ４以上であり、且つ電圧Ｖ５未満である。“Ｓ５”ステートに含まれる閾値電圧は、電圧Ｖ５以上であり、且つ電圧Ｖ６未満である。“Ｓ６”ステートに含まれる閾値電圧は、電圧Ｖ６以上であり、且つ電圧Ｖ７未満である。そして、“Ｓ７”ステートに含まれる閾値電圧は、電圧Ｖ７以上であり、且つ電圧Ｖｒｅａｄ未満である。

なお、各ステートに対応するベリファイ電圧の設定値と読み出し電圧の設定値とは、同じであってもよく、異なっていてもよい。以下では、説明を簡略化するため、ベリファイ電圧と読み出し電圧とが同じ設定値である場合について説明する。

以下、“Ｓ１”～“Ｓ７”ステートの読み出し動作に対応する読み出し動作のことをそれぞれ、読み出し動作Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、及びＲ７と表記する。読み出し動作Ｒ１は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。以下、同様である。読み出し動作Ｒ３～Ｒ７は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ３～Ｖ７未満か否かをそれぞれ判定する。

各メモリセルトランジスタＭＣは、８個の閾値電圧分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”～“１１１”に割り付けることで、各メモリセルトランジスタＭＣは３ビットのデータを保持できる。以下、３ビットのデータをそれぞれ、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットと表記する。また、メモリグループＭＧに一括して書き込まれる（または読み出される）Ｌｏｗｅｒビットの集合をＬｏｗｅｒページと表記し、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページと表記し、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページと表記する。

図７の例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“１０１”データ
“Ｓ２”ステート：“００１”データ
“Ｓ３”ステート：“０１１”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“１１０”データ
“Ｓ６”ステート：“１００”データ
“Ｓ７”ステート：“０００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ１、Ｒ３、及びＲ６によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、及びＲ７によって確定する。つまり、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットの値はそれぞれ、１回、３回、及び３回の読み出し動作によって確定する。換言すれば、ビット値を判定するための境界となる電圧の数（以下、「境界数」と表記する）は、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットに対して１個、３個、及び３個である。以下では、このデータの割り付けのことを、境界数を用いて「１－３－３コーディング」と表記する。

本実施形態では、Ｕｐｐｅｒビット、Ｍｉｄｄｌｅビット、及びＬｏｗｅｒビットに対するデータの割り付けにおいて、境界数が１個であるビットが、１つ含まれる。更に、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされている。例えば、ＴＬＣ、すなわち３ｂｉｔ／Ｃｅｌｌの場合、全境界数が７であるので、残りの境界数６個を残りの２ビットで分担するとき、境界数の最大値が最小になるのは、それぞれのビットの境界数を３とする場合である。

なお、“Ｓ０”～“Ｓ７”ステートへのデータの割り付けは、１－３－３コーディングに限定されない。

１．３論理ページアドレスと物理ページアドレスとの変換動作
次に、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図８及び図９を用いて説明する。図８は、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図９は、物理ページに対する論理ページデータの割り付けを示す図である。

本実施形態では、２ページの論理ページの入力データを３ページの物理ページ（すなわち３ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

図８に示すように、例えば、メモリコントローラ２００は、ホストデバイス２から書き込み要求を受信すると、受信した２つの論理アドレス“００００１”及び“００００２”に対応して、２つの論理ページアドレス“９０００１”及び“９０００２”を割り付ける。以下では、割り付けられた２つの論理ページを「論理第１ページ」及び「論理第２ページ」と表記する。図８の例では、論理第１ページが論理ページアドレス“９０００１”に対応し、論理第２ページが論理ページアドレス“９０００２”に対応する。

コマンドユーザインターフェイス回路１２１は、メモリコントローラ２００から２ページ分の論理ページアドレス及び論理ページを含む書き込み命令を受信すると、予め設定されたマッピングに従って、２ページ分の論理ページアドレスを３ページ分の物理ページアドレスに変換する。本実施形態では、コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを、Ｌｏｗｅｒページの第１セル領域及びＭｉｄｄｌｅページの物理ページアドレスに変換する。また、コマンドユーザインターフェイス回路１２１は、論理第２ページの論理ページアドレスを、Ｌｏｗｅｒページの第２セル領域及びＵｐｐｅｒページの物理ページアドレスに変換する。

１ページの論理ページのページサイズは、１ページの物理ページのページサイズよりも大きい。しかし、２ページ分の論理ページのデータ量（データ長）と、３ページ分の物理ページのデータ量（データ長）とは同じである。

本実施形態では、１ページの論理ページのページサイズをｍ（ｍは１以上の数）とし、書き込む論理ページ数（すなわち、命令に含まれる論理ページアドレスの個数）をａ（ａは１以上の整数）とする。また、１ページの物理ページのページサイズをｎ（ｎはｍより小さい数）とし、書き込む物理ページ数（すなわち、メモリセルトランジスタＭＣが記憶可能なデータのビット数）をｂ（ｂはａより大きい整数）とする。すると、１ページの物理ページ、すなわち１つのメモリグループＭＧのページサイズｎは、ｎ＝ｍ×ａ／ｂで表せる。また、第１セル領域及び第２セル領域のページサイズは、それぞれｎ／２で表せる。本実施形態では、ａ＝２且つｂ＝３であるため、物理ページのページサイズは、ｎ＝ｍ×２／３である。例えば、論理ページのページサイズが１６［ｋＢ］である場合、物理ページのページサイズは、ｎ＝１６×２／３＝１０．６７［ｋＢ］である。この場合、１ページの物理ページのページサイズｎ＝１０．６７ｋＢを実現できるメモリセルトランジスタＭＣの個数は、１０．６７×１０２４の小数点以下を切り上げた整数値と同じかそれよりも大きい整数値となる。すなわち、メモリセルトランジスタＭＣの個数は、１ページの物理ページのページサイズの小数点以下を切り上げた整数値と同じかそれよりも大きい整数値となる。本実施形態では、物理ページのページサイズは、論理ページのページサイズよりも小さい。このような場合、論理ページにより構成される論理ブロックＢＬＫ内のストリングユニットＳＵの個数と、物理ページにより構成される物理ブロックＢＬＫ（すなわち、メモリセルアレイ１３０のブロックＢＬＫ）内のストリングユニットＳＵの個数とが同じであると、物理ブロックＢＬＫのブロックサイズ（メモリ容量）は、論理ブロックＢＬＫのブロックサイズ（メモリ容量）よりも小さくなる。このため、論理ブロックＢＬＫのメモリ容量と物理ブロックＢＬＫのメモリ容量とが同じになるように、物理ブロックＢＬＫ内のストリングユニットＳＵの個数を、例えば４つから６つに増やしてもよい。または、物理ブロックＢＬＫの個数を、論理ブロックＢＬＫの個数よりも多くしてもよい。

例えば、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１において変換された物理ページアドレスに基づいて、１つのメモリグループＭＧのＬｏｗｅｒページの第１セル領域とＭｉｄｄｌｅページの第１及び第２セル領域とに論理第１ページのデータを書き込み、Ｌｏｗｅｒページの第２セル領域とＵｐｐｅｒページの第１及び第２セル領域とに論理第２ページのデータを書き込む。

次に、１つのメモリグループＭＧにおける論理ページデータの配置について詳述する。
図９に示すように、論理第１ページ及び論理第２ページのデータをそれぞれ３分割して、先頭データから第１クラスタ～第３クラスタとする。例えば、シーケンサ１２３は、Ｌｏｗｅｒページの第１セル領域に、論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページの第２セル領域に論理第１ページの第２クラスタを書き込み、Ｍｉｄｄｌｅページの第１セル領域に論理第１ページの第３クラスタを書き込む。また、シーケンサ１２３は、Ｌｏｗｅｒページの第２セル領域に、論理第２ページの第１クラスタを書き込み、Ｕｐｐｅｒページの第１セル領域に論理第２ページの第２クラスタを書き込み、Ｕｐｐｅｒページの第２セル領域に論理第２ページの第３クラスタを書き込む。

１．４読み出し動作
次に、読み出し動作について説明する。本実施形態の読み出し動作では、メモリ１００は、メモリコントローラ２００から論理ページに基づく読み出し命令を受信すると、対応する複数の物理ページからデータを読み出し、読み出したデータを合成して論理ページのデータとして出力する。

本実施形態では、読み出し対象となる論理ページが論理第１ページである場合と論理第２ページである場合とで、読み出し動作が異なる。論理ページが論理第１ページである場合、読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第１セル領域）及びＭｉｄｄｌｅページ（第１セル領域及び第２セル領域）である。この場合、メモリ１００は、Ｌｏｗｅｒページの第１セル領域のデータ、並びにＭｉｄｄｌｅページの第１セル領域及び第２セル領域のデータをメモリコントローラ２００に送信（出力）する。他方で、論理ページが論理第２ページである場合、読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第２セル領域）及びＵｐｐｅｒページ（第１セル領域及び第２セル領域）である。この場合、メモリ１００は、Ｌｏｗｅｒページの第２セル領域のデータ、並びにＵｐｐｅｒページの第１セル領域及び第２セル領域のデータをメモリコントローラ２００に送信（出力）する。

１．４．１読み出し動作の流れ
まず、メモリ１００における読み出し動作の流れについて、図１０及び図１１を用いて説明する。図１０及び図１１は、読み出し動作のフローチャートである。

図１０及び図１１に示すように、メモリ１００は、メモリコントローラ２００から論理第１ページまたは論理第２ページの読み出し命令を受信する（ステップＳ１）。コマンドユーザインターフェイス回路１２１は、論理ページアドレスを物理ページアドレスに変換した後、シーケンサ１２３に、受信したコマンド及び変換した物理ページアドレスを送信する。

論理ページアドレスが、論理第１ページの論理ページアドレスである場合（ステップＳ２＿Ｙｅｓ）、シーケンサ１２３は、まず、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ３）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ４に対応する読み出し動作Ｒ４を実行する。

シーケンサ１２３は、読み出し動作Ｒ４の結果に基づいて、Ｌｏｗｅｒページのデータを決定する（ステップＳ４）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ５）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（論理第１ページの第１クラスタのデータ）をラッチ回路ＸＤＬ１に転送する（ステップＳ６）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ７）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１のデータの送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータの出力と並行して、Ｍｉｄｄｌｅページの読み出し動作を実行する（ステップＳ８）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ１に対応する読み出し動作Ｒ１と、読み出し電圧Ｖ３に対応する読み出し動作Ｒ３と、読み出し電圧Ｖ６に対応する読み出し動作Ｒ６とを実行する。なお、読み出し動作Ｒ１、Ｒ３、及びＲ６の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ１、Ｒ３、及びＲ６の結果に基づいて、Ｍｉｄｄｌｅページのデータを決定する（ステップＳ９）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＭｉｄｄｌｅページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ１０）。

シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータ（論理第１ページの第２クラスタのデータ）をラッチ回路ＸＤＬ２に転送する（ステップＳ１１）。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）の出力が終了していない場合（ステップＳ１２＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１のデータの出力が終了すると（ステップＳ１２＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（論理第１ページの第３クラスタのデータ）をラッチ回路ＸＤＬ１に転送する（ステップＳ１３）。シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータ（論理第１ページの第２クラスタのデータ）及びラッチ回路ＸＤＬ１のデータ（論理第１ページの第３クラスタのデータ）の出力が終了すると、論理第１ページの読み出し動作を終了する。

論理ページアドレスが、論理第１ページの論理ページアドレスではない場合（ステップＳ２＿Ｎｏ）、すなわち、論理ページアドレスが、論理第２ページの論理ページアドレスである場合、シーケンサ１２３は、ステップＳ３と同様に、まず、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ１４）。

シーケンサ１２３は、読み出し動作Ｒ４の結果に基づいて、Ｌｏｗｅｒページのデータを決定する（ステップＳ１５）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ１６）。

シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータ（論理第２ページの第１クラスタのデータ）をラッチ回路ＸＤＬ２に転送する（ステップＳ１７）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ２の先頭アドレスを設定する（ステップＳ１８）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ２の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ２のデータの送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータの出力と並行して、Ｕｐｐｅｒページの読み出し動作を実行する（ステップＳ１９）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ２に対応する読み出し動作Ｒ２と、読み出し電圧Ｖ５に対応する読み出し動作Ｒ５と、読み出し電圧Ｖ７に対応する読み出し動作Ｒ７とを実行する。なお、読み出し動作Ｒ２、Ｒ５、及びＲ７の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ２、Ｒ５、及びＲ７の結果に基づいて、Ｕｐｐｅｒページのデータを決定する（ステップＳ２０）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＵｐｐｅｒページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ２１）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（論理第２ページの第２クラスタのデータ）をラッチ回路ＸＤＬ１に転送する（ステップＳ２２）。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータ（論理第２ページの第１クラスタのデータ）の出力が終了していない場合（ステップＳ２３＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２のデータの出力が終了すると（ステップＳ２３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータ（論理第２ページの第３クラスタのデータ）をラッチ回路ＸＤＬ２に転送する（ステップＳ２４）。また、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１のデータの送信（出力）を開始する。シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ（論理第２ページの第２クラスタのデータ）及びラッチ回路ＸＤＬ２のデータ（論理第２ページの第３クラスタのデータ）の出力が終了すると、論理第２ページの読み出し動作を終了する。

１．４．２読み出し動作時の選択ワード線の電圧
次に、読み出し動作時における選択ワード線の電圧について、図１２及び図１３を用いて説明する。図１２は、論理第１ページの読み出し動作における選択ワード線ＷＬの電圧を示すタイミングチャートである。図１３は、論理第２ページの読み出し動作における選択ワード線ＷＬの電圧を示すタイミングチャートである。

図１２に示すように、論理第１ページのデータを読み出すため、シーケンサ１２３は、ＬｏｗｅｒページのデータとＭｉｄｄｌｅページのデータを読み出す。すなわち、シーケンサ１２３は、Ｌｏｗｅｒページに対応する読み出し動作Ｒ４と、Ｍｉｄｄｌｅページに対応する読み出し動作Ｒ１、Ｒ３、及びＲ６を順次実行する。

より具体的には、時刻ｔ０において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ４に対応する読み出し電圧Ｖ４を印加する。

時刻ｔ１において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ１に対応する読み出し電圧Ｖ１を印加する。

時刻ｔ２において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ３に対応する読み出し電圧Ｖ３を印加する。

時刻ｔ３において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ６に対応する読み出し電圧Ｖ６を印加する。

時刻ｔ４において、ロウデコーダ１３１は、選択ワード線ＷＬに、接地電圧ＶＳＳを印加し、読み出し電圧の印加を終了する。

なお、ロウデコーダ１３１が選択ワード線ＷＬに電圧Ｖ１、Ｖ３、Ｖ４、及びＶ６を印加する順序は、入れ替え可能である。例えば、ロウデコーダ１３１は、選択ワード線ＷＬに、電圧Ｖ４、Ｖ６、Ｖ３、及びＶ１を順に印加してもよいし、電圧Ｖ１、Ｖ３、Ｖ４、及びＶ６を順に印加してもよい。また、ロウデコーダ１３１は、電圧Ｖ６、Ｖ４、Ｖ３、及びＶ１を順に印加してもよい。

図１３に示すように、論理第２ページのデータを読み出すため、シーケンサ１２３は、ＬｏｗｅｒページのデータとＵｐｐｅｒページのデータを読み出す。すなわち、シーケンサ１２３は、Ｌｏｗｅｒページに対応する読み出し動作Ｒ４と、Ｕｐｐｅｒページに対応する読み出し動作Ｒ２、Ｒ５、及びＲ７を順次実行する。

時刻ｔ１において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ２に対応する読み出し電圧Ｖ２を印加する。

時刻ｔ２において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ５に対応する読み出し電圧Ｖ５を印加する。

時刻ｔ３において、ロウデコーダ１３１は、選択ワード線ＷＬに、読み出し動作Ｒ７に対応する読み出し電圧Ｖ７を印加する。

なお、ロウデコーダ１３１が選択ワード線ＷＬに電圧Ｖ２、Ｖ４、Ｖ５、Ｖ７を印加する順序は、入れ替え可能である。例えば、ロウデコーダ１３１は、選択ワード線ＷＬに、電圧Ｖ４、Ｖ７、Ｖ５、及びＶ２を順に印加してもよいし、電圧Ｖ２、Ｖ４、Ｖ５、及びＶ７を順に印加してもよい。また、ロウデコーダ１３１は、電圧Ｖ７、Ｖ５、Ｖ４、及びＶ２を順に印加してもよい。

１．４．３読み出し動作のコマンドシーケンス
次に、読み出し動作のコマンドシーケンスの一例について、図１４及び図１５を用いて説明する。図１４は、論理第１ページの読み出し動作のコマンドシーケンスを示す。図１５は、論理第２ページの読み出し動作のコマンドシーケンスを示す。図１４及び図１５の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。以下の説明では、メモリ１００からメモリコントローラ２００に送信されるレディ／ビジー信号ＲＢｎを「外部ＲＢｎ信号」と表記する。また、メモリ１００内においてメモリ１００がビジー状態であるか否かを示す内部信号を「内部ＲＢｎ信号」と表記する。信号ＤＱにおいて、コマンドは丸枠内に表記し、アドレスは四角枠内に表記し、データは六角枠内に表記する。また、ページバッファ１３３のいずれのラッチ回路に有効データが記憶されている場合、ラッチ回路は、角が丸い四角枠で表記する。更に、図１４及び図１５の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

まず、論理第１ページの読み出し動作におけるコマンドシーケンスを説明する。
図１４に示すように、例えば、読み出し対象が論理第１ページである場合、メモリコントローラ２００は、メモリ１００に、読み出し動作を実行することを通知するコマンド“００ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、読み出し動作の実行を命令するコマンド“３０ｈ”を送信する。コマンドユーザインターフェイス回路１２１は、受信したコマンドと、変換した物理ページアドレスとを、シーケンサ１２３に順に送信する。

シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ４）を実行する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ４が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。そして、ラッチ回路ＡＤＬ１のデータは、ラッチ回路ＸＤＬ１に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｍｉｄｄｌｅページの読み出し動作（読み出し動作Ｒ１、Ｒ３、及びＲ６）を開始する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ１、Ｖ３、及びＶ６が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ１のデータを出力する。ラッチ回路ＸＤＬ１のデータが出力されている間にＭｉｄｄｌｅページの読み出し動作が終了すると、シーケンサ１２３は、内部ＲＢｎ信号を“Ｈ”レベルにする。Ｍｉｄｄｌｅページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。なお、Ｍｉｄｄｌｅページの読み出し動作終了よりもラッチ回路ＸＤＬ１のデータの出力が先に終了した場合、シーケンサ１２３は、一旦、外部ＲＢｎ信号を“Ｌ”レベル（ビジー状態）とし、メモリコントローラ２００へのデータの出力を中断させてもよい。これにより、Ｌｏｗｅｒページの第１セル領域のデータを出力した後に、Ｍｉｄｄｌｅページの第２セル領域のデータを連続して出力できる。

次に、ラッチ回路ＡＤＬ２のデータが、ラッチ回路ＸＤＬ２に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ１のデータの出力が終了すると、続いてラッチ回路ＸＤＬ２のデータの出力を開始する。ラッチ回路ＸＤＬ２のデータが出力されている間に、ラッチ回路ＡＤＬ１のデータがラッチ回路ＸＤＬ１に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ２のデータの出力が終了すると、続いてラッチ回路ＸＤＬ１のデータの出力を実行する。ラッチ回路ＸＤＬ１のデータの出力が終了すると、論理第１ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、論理第１ページの全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

次に、論理第２ページの読み出し動作におけるコマンドシーケンスを説明する。
図１５に示すように、例えば、読み出し対象が論理第２ページである場合、メモリコントローラ２００は、メモリ１００に、読み出し動作を実行することを通知するコマンド“００ｈ”を送信する。次に、メモリコントローラ２００は、論理第２ページの論理ページアドレス“ＡＤ－Ｐ２”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ２”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、読み出し動作の実行を命令するコマンド“３０ｈ”を送信する。コマンドユーザインターフェイス回路１２１は、受信したコマンドと、変換した物理ページアドレスとを、シーケンサ１２３に順に送信する。

シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ４）を実行する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ４が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。そして、ラッチ回路ＡＤＬ２のデータは、ラッチ回路ＸＤＬ２に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｕｐｐｅｒページの読み出し動作（読み出し動作Ｒ２、Ｒ５、及びＲ７）を開始する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ２、Ｖ５、及びＶ７が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ２のデータを出力する。ラッチ回路ＸＤＬ２のデータが出力されている間にＵｐｐｅｒページの読み出し動作が終了すると、シーケンサ１２３は、内部ＲＢｎ信号を“Ｈ”レベルにする。Ｕｐｐｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。なお、Ｕｐｐｅｒページの読み出し動作終了よりもラッチ回路ＸＤＬ２のデータの出力が先に終了した場合、シーケンサ１２３は、一旦、外部ＲＢｎ信号を“Ｌ”レベル（ビジー状態）とし、メモリコントローラ２００へのデータの出力を中断させてもよい。これにより、Ｌｏｗｅｒページの第２セル領域のデータを出力した後に、Ｕｐｐｅｒページの第１セル領域のデータを連続して出力できる。

次に、ラッチ回路ＡＤＬ１のデータが、ラッチ回路ＸＤＬ１に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ２のデータの出力が終了すると、続いてラッチ回路ＸＤＬ１のデータの出力を開始する。ラッチ回路ＸＤＬ１のデータが出力されている間に、ラッチ回路ＡＤＬ２のデータがラッチ回路ＸＤＬ２に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ１のデータの出力が終了すると、続いてラッチ回路ＸＤＬ２のデータの出力を実行する。ラッチ回路ＸＤＬ２のデータの出力が終了すると、論理第２ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、論理第２ページの全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

１．５書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。プログラム動作は、電荷蓄積層に電子を注入することにより閾値電圧を上昇させる（または、電荷蓄積層に電子をほとんど注入させないことで閾値電圧を維持させる）動作のことである。プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と表記し、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と表記する。より具体的には、例えば、プログラムベリファイ動作において、読み出されたデータのフェイルビット数が予め設定された基準値以上である場合、「ベリファイをフェイルした」と判定される。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。

本実施形態では、論理第１ページ及び論理第２ページのデータが、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｗｅｒページを有するメモリグループＭＧに一括して書き込まれる。すなわち、１つのメモリセルトランジスタＭＣに３ビットのデータが、一括して書き込まれる。以下、複数の物理ページのデータを一括して書き込む動作を「フルシーケンス書き込み動作」と表記する。本実施形態のフルシーケンス書き込み動作では、“Ｓ１”ステート～“Ｓ７”ステートの書き込みが実行される。例えば、フルシーケンス書き込み動作では、閾値電圧が低いステートから順に書き込まれる。例えば、論理ページのページサイズと物理ページのページサイズとが同じである場合、メモリセルアレイ１３０に“Ｓ１”～“Ｓ３”ステートが書き込まれると、ラッチ回路ＸＤＬは、“Ｓ１”～“Ｓ３”ステートの書き込み動作には不要となる。このため、ラッチ回路ＸＤＬは、次の書き込みデータのためのキャッシュメモリとして使われる。しかし、本実施形態の場合、物理的なラッチ回路ＸＤＬの数が論理ページのページサイズ（例えば、１６ｋＢ）の２／３（例えば、１０．６７ｋＢ）であるため、ラッチ回路ＸＤＬに、論理ページの１ページデータを全て格納することができない。このため、まず空いているラッチ回路ＸＤＬに論理ページの２／３のページデータを入力後、一旦、信号ＲＢｎをビジー状態とする。そして、メモリセルアレイ１３０に“Ｓ１”～“Ｓ５”ステートまで書き込まれ、ラッチ回路ＡＤＬまたはラッチ回路ＢＤＬが書き込み動作に不要となったときに、信号ＲＢｎをレディ状態として、ラッチ回路ＸＤＬに論理ページの残りのページデータを入力してもよい。または、各センスアンプユニットＳＡＵにラッチ回路を１つ追加してもよい。

本実施形態では、メモリ１００は、ラッチ回路ＸＤＬ１とＸＤＬ２とに交互に入力データを転送することにより、論理ページのデータ入力が連続的に行えるように制御する。

１．５．１書き込み動作の流れ
次に、メモリ１００における書き込み動作の流れについて、図１６及び図１７を用いて説明する。図１６及び図１７は、書き込み動作のフローチャートである。

図１６及び図１７に示すように、メモリ１００は、書き込み命令の受信において、メモリコントローラ２００から論理第１ページの論理ページアドレスを受信する（ステップＳ２０１）。コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２０２）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタのデータ入力が開始される(ステップＳ２０３)。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタのデータ入力が終了していない場合（ステップＳ２０４＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２０４＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータをラッチ回路ＡＤＬ１に転送する（ステップＳ２０５）。また、ラッチ回路ＸＤＬ１へのデータ入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力が開始される。なお、ステップＳ２０５は、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力中に実行されてもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力が終了していない場合（ステップＳ２０６＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２へのデータ入力が終了すると（ステップＳ２０６＿Ｙｅｓ）、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２０７）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第３クラスタのデータ入力が開始される。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第３クラスタのデータ入力が終了していない場合（ステップＳ２０８＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２０８＿Ｙｅｓ）、ラッチ回路ＸＤＬ１及びＸＤＬ２への論理第１ページのデータ入力が終了する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１及びＸＤＬ２のデータをラッチ回路ＢＤＬ１及びＢＤＬ２にそれぞれ転送する（ステップＳ２０９）。

次に、メモリ１００は、メモリコントローラ２００から論理第２ページの論理ページアドレスを受信する（ステップＳ２１０）。コマンドユーザインターフェイス回路１２１は、論理第２ページの論理ページアドレスを物理ページアドレスに変換する。なお、ラッチ回路ＸＤＬ１への論理第１ページの第３クラスタのデータ入力中に、シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータをラッチ回路ＢＤＬ２に転送してもよい。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ２の先頭アドレスを設定する（ステップＳ２１１）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力が開始される(ステップＳ２１２)。なお、ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力中に、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータをラッチ回路ＢＤＬ１に転送してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力が終了していない場合（ステップＳ２１３＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２へのデータ入力が終了すると（ステップＳ２１３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータをラッチ回路ＡＤＬ２に転送する（ステップＳ２１４）。また、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２１５）。ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第２ページの第２クラスタのデータ入力と、ラッチ回路ＸＤＬ２への論理第２ページの第３クラスタのデータ入力が順に実行される。なお、ステップＳ２１３＿Ｙｅｓの場合、続いてラッチ回路ＸＤＬ１への論理第２ページの第２クラスタのデータ入力が開始され、その間にシーケンサ１２３は、ステップＳ２１４を実行してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第２ページの第３クラスタのデータ入力が終了していない場合（ステップＳ２１６＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２へのデータ入力が終了すると（ステップＳ２１６＿Ｙｅｓ）、ラッチ回路ＸＤＬ１及びＸＤＬ２への論理第２ページのデータ入力は終了する。シーケンサ１２３は、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｌ”レベルにする。そして、シーケンサ１２３は、入力された論理第１ページのデータと論理第２ページのデータ、すなわち、ＬｏｗｅｒページとＭｉｄｄｌｅページとＵｐｐｅｒページとのデータの組み合わせに基づいて、各メモリセルトランジスタＭＣのステートを決定する。

シーケンサ１２３は、決定されたステートに基づいて、プログラム動作を実行する（ステップＳ２１７）。

プログラム動作終了後、シーケンサ１２３は、プログラムベリファイ動作を実行する(ステップＳ２１８)。

ベリファイをパスしていない場合（ステップＳ２１９＿Ｎｏ）、シーケンサ１２３は、プログラムループ回数が予め設定された上限回数に達したか確認する（ステップＳ２２０）。

プログラムループ回数が上限回数に達していない場合（ステップＳ２２０＿Ｎｏ）、シーケンサ１２３は、プログラム動作を実行する（ステップＳ２１７）。すなわち、シーケンサ１２３は、プログラムループを繰り返す。

プログラムループ回数が上限回数に達している場合（ステップＳ２２０＿Ｙｅｓ）、シーケンサ１２３は、書き込み動作を終了し、書き込み動作が正常に終了しなかった旨を、メモリコントローラ２００に報告する。

ベリファイをパスした場合（ステップＳ２１９＿Ｙｅｓ）、すなわち、“Ｓ１”ステート～“Ｓ７”ステートの書き込みが終了すると、シーケンサ１２３は、外部ＲＢｎ信号を“Ｈ”レベルにして、フルシーケンス書き込み動作を終了する。

１．５．２書き込み動作のコマンドシーケンス
次に、書き込み動作のコマンドシーケンスの一例について、図１８を用いて説明する。図１８は、フルシーケンス書き込み動作のコマンドシーケンスを示す。図１８の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。

図１８に示すように、まず、メモリコントローラ２００は、メモリ１００に、書き込み動作を通知するコマンド“８０ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、論理第１ページのデータを送信する。論理第１ページの第１クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＡＤＬ１に転送される。論理第１ページの第２クラスタは、ラッチ回路ＸＤＬ２に格納された後、ラッチ回路ＢＤＬ２に転送される。論理第１ページの第３クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＢＤＬ１に転送される。

次に、メモリコントローラ２００は、メモリ１００に、次の論理ページのデータ入力を通知するコマンド“１Ａｈ”を送信する。次に、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”と、論理第２ページの論理ページアドレス“ＡＤ－Ｐ２”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ２”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、論理第２ページのデータを送信する。論理第２ページの第１クラスタは、ラッチ回路ＸＤＬ２に格納された後、ラッチ回路ＡＤＬ２に転送される。論理第２ページの第２クラスタは、ラッチ回路ＸＤＬ１に格納される。論理第２ページの第３クラスタは、ラッチ回路ＸＤＬ２に格納される。次に、メモリコントローラ２００は、メモリ１００に、書き込み動作の実行を指示するコマンド“１０ｈ”を送信する。

シーケンサ１２３は、コマンド“１０ｈ”を受信すると、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｌ”レベルにする。そして、シーケンサ１２３は、ラッチ回路ＡＤＬ１、ＡＤＬ２、ＢＤＬ１、ＢＤＬ２、ＸＤＬ１、及びＸＤＬ２に格納されたデータに基づいて、各メモリセルトランジスタＭＣのステートを決定し、書き込み動作を実行する。シーケンサ１２３は、書き込み動作終了後、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｈ”レベルにする。なお、論理第１ページの第１クラスタは、ラッチ回路ＸＤＬ１に格納された後、論理第１ページの第２クラスタのデータがラッチ回路ＸＤＬ２に格納されている間に、ラッチ回路ＡＤＬ１に転送される。論理第１ページの第２クラスタは、ラッチ回路ＸＤＬ２に格納された後、論理第１ページの第３クラスタのデータがラッチ回路ＸＤＬ１に格納されている間に、ラッチ回路ＢＤＬ２に転送される。論理第１ページの第３クラスタは、ラッチ回路ＸＤＬ１に格納された後、論理第２ページの第１クラスタのデータがラッチ回路ＸＤＬ２に格納されている間に、ラッチ回路ＢＤＬ１に転送される。論理第２ページの第１クラスタは、ラッチ回路ＸＤＬ２に格納された後、論理第２ページの第２クラスタのデータがラッチ回路ＸＤＬ１に格納されている間に、ラッチ回路ＡＤＬ２に転送される。論理第２ページの第２クラスタは、ラッチ回路ＸＤＬ１に格納される。論理第２ページの第３クラスタは、ラッチ回路ＸＤＬ２に格納される。上記のようにすることで、ラッチ回路ＸＤＬ１またはラッチ回路ＸＤＬ２から、ラッチ回路ＡＤＬ１またはラッチ回路ＡＤＬ２、あるいはラッチ回路ＢＤＬ１またはラッチ回路ＢＤＬ２にデータを転送する時間を外部（メモリコントローラ２００）から見えなくすることが可能である。また、論理第１ページ内の第２クラスタまたは第３クラスタのアドレスからデータ入力があったときは、ラッチ回路ＸＤＬ２及びＸＤＬ１またはラッチ回路ＸＤＬ１にデータを入力し、この後ラッチ回路ＢＤＬ２及びＢＤＬ１またはラッチ回路ＢＤＬ１に転送する。また、論理第２ページ内の第２クラスタまたは第３クラスタのアドレスからデータ入力があったときは、ラッチ回路ＸＤＬ１及びＸＤＬ２またはラッチ回路ＸＤＬ２にデータを入力し、この後書込み動作を開始する。この場合、データ入力が無いラッチ回路ＸＤＬは“１”（非書込みデータ）に設定されている。

１．６本実施形態に係る効果
本実施形態に係る構成であれば、半導体メモリのチップ面積の増加を抑制できる。本効果につき詳述する。

フラッシュメモリの記憶容量を上げるために、メモリセルトランジスタの微細化が進められている。メモリセルトランジスタの微細化と併せて、センスアンプ、ページバッファ等の周辺回路も微細化すればチップ面積が縮小され、チップ面積当たりの容量密度を上げることができる。しかし、周辺回路の微細化速度は、メモリセルトランジスタの微細化速度と比較して緩やかである。これは、動作電圧が下がらないのに周辺回路のトランジスタサイズを縮小してしまうと、リーク電流の増大やメモリ寿命の低下を引き起こすためである。

チップ面積当たりの容量密度を上げるために、メモリセルアレイの下方、すなわち、メモリセルアレイと半導体基板との間に周辺回路を設けた構成、または、周辺回路を別の半導体基板上に形成し、メモリセルアレイと張り合わせた構成等が提案されている。このような構成の場合、メモリセルアレイの微細化・高集積化（高積層化）が進行すると、メモリセルアレイの面積は小さくなるが、周辺回路の面積はあまり小さくはならず、メモリセルアレイの面積よりも周辺回路の面積の方が大きくなってしまう場合がある。その結果、チップサイズは周辺回路のサイズで決定されることになり、メモリセルアレイの微細化・高積層化がチップ面積の縮小に反映されにくくなる場合がある。

これに対し、本実施形態に係る構成であれば、論理ページより物理ページのページサイズを小さくできる。より具体的には、論理ページのページサイズで構成された書き込みデータを分割して、複数の物理ページに書き込むことができる。また、複数の物理ページから読み出されたデータを合成して、論理ページのデータとして出力できる。物理ページのページサイズを小さくできるため、物理ページに対応するセンスアンプユニットＳＡＵの個数を低減できる。すなわち、センスアンプ１３２内のセンス回路の個数及びページバッファ１３３内のラッチ回路の個数を低減できる。よって、半導体メモリのチップ面積増加を抑制できる。

更に、本実施形態に係る構成であれば、論理ページより物理ページのページサイズを小さくすることにより、センスアンプ１３２及びページバッファ１３３の面積（センス回路及びラッチ回路の個数）を低減できる。このため、メモリセルアレイ１３０の微細化・高積層化により、メモリセルアレイ１３０の面積が低減した場合においても、周辺回路の面積を低減できる。すなわち、メモリセルアレイ１３０の面積と、メモリセルアレイ１３０の下方に設けられた周辺回路の面積とのミスマッチを低減できる。よって、メモリセルアレイ１３０の微細化・高積層化が、チップ面積の縮小に反映されやすくなる。

更に、本実施形態に係る構成であれば、複数の物理ページから読み出されたデータを合成して、論理ページのデータとして出力できる。このため、メモリコントローラ２００の仕様を変更することなく、本実施形態の半導体メモリを適用できる。すなわち、本実施形態の半導体メモリを搭載したメモリシステムにおけるデータ管理方法をそのまま流用できるため、システム設計を容易にできる。

更に、本実施形態に係る構成であれば、物理ページのページサイズを小さくできる。すなわち、ワード線ＷＬに共通に接続された１つのメモリグループＭＧに含まれるメモリセルトランジスタＭＣの個数を低減できる。これにより、ワード線ＷＬの配線長を短くできる。よって、ワード線ＷＬの配線抵抗及び配線容量を低減できる。このため、読み出し動作及び書き込み動作において、ワード線ＷＬに印加する電圧の充放電時間を短縮できる。従って、読み出し動作及び書き込み動作における処理時間の増加を抑制できる。

更に、本実施形態に係る構成であれば、物理ページに適用するデータコーディングにおいて、境界数が１個であるビットが１つ含まれる。更に、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされている。これにより、１つの論理ページに対応して複数の物理ページを読み出す場合に、境界数（読み出し動作の回数）の増加による読み出し時間の増加を抑制できる。

２．第２実施形態
次に、第２実施形態について、説明する。第２実施形態では、第１実施形態と異なるＴＬＣのコーディングについて、７つの例を示す。以下、第１実施形態と異なる点を中心に説明する。

２．１第１例
まず、第１例のコーディングについて、図１９を用いて説明する。図１９は、各ステートへのデータの割り付けを示すテーブルである。

図１９に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“０１１”データ
“Ｓ２”ステート：“００１”データ
“Ｓ３”ステート：“１０１”データ
“Ｓ４”ステート：“１００”データ
“Ｓ５”ステート：“１１０”データ
“Ｓ６”ステート：“０１０”データ
“Ｓ７”ステート：“０００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ２、Ｒ５、及びＲ７によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ１、Ｒ３、及びＲ６によって確定する。従って、本例のデータの割り付けは、第１実施形態と同様に、１－３－３コーディングである。

本例では、第１実施形態と同様に、Ｕｐｐｅｒビット、Ｍｉｄｄｌｅビット、及びＬｏｗｅｒビットに対するデータの割り付けにおいて、境界数が１個であるビットが、１つ含まれる。更に、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされている。

２．２第２例
次に、第２例のコーディングについて、図２０を用いて説明する。図２０は、各ステートへのデータの割り付けを示すテーブルである。

図２０に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１０”データ
“Ｓ１”ステート：“１００”データ
“Ｓ２”ステート：“０００”データ
“Ｓ３”ステート：“０１０”データ
“Ｓ４”ステート：“０１１”データ
“Ｓ５”ステート：“１１１”データ
“Ｓ６”ステート：“１０１”データ
“Ｓ７”ステート：“００１”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ１、Ｒ３、及びＲ６によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、及びＲ７によって確定する。従って、本例のデータの割り付けは、第１実施形態と同様に、１－３－３コーディングである。

２．３第３例
次に、第３例のコーディングについて、図２１を用いて説明する。図２１は、各ステートへのデータの割り付けを示すテーブルである。

図２１に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１０”データ
“Ｓ１”ステート：“０１０”データ
“Ｓ２”ステート：“０００”データ
“Ｓ３”ステート：“１００”データ
“Ｓ４”ステート：“１０１”データ
“Ｓ５”ステート：“１１１”データ
“Ｓ６”ステート：“０１１”データ
“Ｓ７”ステート：“００１”データ

２．４第４例
次に、第４例のコーディングについて、図２２を用いて説明する。図２２は、各ステートへのデータの割り付けを示すテーブルである。

図２２に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“１０１”データ
“Ｓ２”ステート：“００１”データ
“Ｓ３”ステート：“０１１”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０００”データ
“Ｓ６”ステート：“１００”データ
“Ｓ７”ステート：“１１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、及びＲ７によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２及びＲ６によって確定する。従って、本例のデータの割り付けは、１－４－２コーディングである。

本例では、第１実施形態と同様に、Ｕｐｐｅｒビット、Ｍｉｄｄｌｅビット、及びＬｏｗｅｒビットに対するデータの割り付けにおいて、境界数が１個であるビットが、１つ含まれる。しかし、本例では、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされてはいない。

２．５第５例
次に、第５例のコーディングについて、図２３を用いて説明する。図２３は、各ステートへのデータの割り付けを示すテーブルである。

図２３に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“０１１”データ
“Ｓ２”ステート：“００１”データ
“Ｓ３”ステート：“１０１”データ
“Ｓ４”ステート：“１００”データ
“Ｓ５”ステート：“０００”データ
“Ｓ６”ステート：“０１０”データ
“Ｓ７”ステート：“１１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ２及びＲ６によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、及びＲ７によって確定する。従って、本例のデータの割り付けは、１－２－４コーディングである。

２．６第６例
次に、第６例のコーディングについて、図２４を用いて説明する。図２４は、各ステートへのデータの割り付けを示すテーブルである。

図２４に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１０”データ
“Ｓ１”ステート：“１００”データ
“Ｓ２”ステート：“０００”データ
“Ｓ３”ステート：“０１０”データ
“Ｓ４”ステート：“０１１”データ
“Ｓ５”ステート：“００１”データ
“Ｓ６”ステート：“１０１”データ
“Ｓ７”ステート：“１１１”データ

２．７第７例
次に、第７例のコーディングについて、図２５を用いて説明する。図２５は、各ステートへのデータの割り付けを示すテーブルである。

図２５に示すように、本例では、第１実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１０”データ
“Ｓ１”ステート：“０１０”データ
“Ｓ２”ステート：“０００”データ
“Ｓ３”ステート：“１００”データ
“Ｓ４”ステート：“１０１”データ
“Ｓ５”ステート：“００１”データ
“Ｓ６”ステート：“０１１”データ
“Ｓ７”ステート：“１１１”データ

２．８本実施形態に係る効果
本実施形態のコーディングを第１実施形態に適用できる。

本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態とは異なる読み出し動作について、２つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。

３．１第１例
まず、第１例の読み出し動作について説明する。第１例では、論理第１ページ及び論理第２ページの読み出し動作において、選択ワード線ＷＬに印加する読み出し電圧の順序が、第１実施形態と異なる場合について、図２６及び図２７を用いて説明する。図２６は、論理第１ページの読み出し動作のコマンドシーケンスを示す。図２７は、論理第２ページの読み出し動作のコマンドシーケンスを示す。図２６及び図２７の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図２６及び図２７の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

まず、論理第１ページの読み出し動作におけるコマンドシーケンスを説明する。
図２６に示すように、論理第１ページに対応するＬｏｗｅｒページの読み出し動作（読み出し動作Ｒ４）及びＭｉｄｄｌｅページの読み出し動作（読み出し動作Ｒ１、Ｒ３、及びＲ６）において、シーケンサ１２３は、読み出し動作をＲ６、Ｒ４、Ｒ３、及びＲ１の順に実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ６、Ｖ４、Ｖ３、及びＶ１が順に印加される。この場合、第１実施形態と同様に、Ｌｏｗｅｒページに対応する読み出し動作Ｒ４が終了した後、外部ＲＢｎ信号は、“Ｈ”レベルとされる。そして、Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、論理第１ページの全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

なお、シーケンサ１２３は、読み出し動作をＲ１、Ｒ３、Ｒ４、及びＲ６の順に実行してもよい。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１、Ｖ３、Ｖ４、及びＶ６が順に印加されてもよい。

次に、論理第２ページの読み出し動作におけるコマンドシーケンスを説明する。
図２７に示すように、論理第２ページに対応するＬｏｗｅｒページの読み出し動作（読み出し動作Ｒ４）及びＵｐｐｅｒページの読み出し動作（読み出し動作Ｒ２、Ｒ５、及びＲ７）において、シーケンサ１２３は、読み出し動作をＲ７、Ｒ５、Ｒ４、及びＲ２の順に実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ７、Ｖ５、Ｖ４、及びＶ２が順に印加される。この場合、第１実施形態と同様に、Ｌｏｗｅｒページに対応する読み出し動作Ｒ４が終了した後、外部ＲＢｎ信号は、“Ｈ”レベルとされる。そして、Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、論理第２ページの全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

なお、シーケンサ１２３は、読み出し動作をＲ２、Ｒ４、Ｒ５、及びＲ７の順に実行してもよい。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ２、Ｖ４、Ｖ５、及びＶ７が順に印加されてもよい。

３．２第２例
次に、第２例の読み出し動作について説明する。本例では、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページのデータが一括して読み出される場合について、図２８を用いて説明する。以下、このような読み出し動作を「シーケンシャル読み出し動作」と表記する。本例のシーケンシャル読み出し動作では、“Ｓ０”ステート～“Ｓ７”ステートが一括して読み出される。図２８は、シーケンシャル読み出し動作のコマンドシーケンスを示す。図２８の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図２８の例では、コマンドの一部及びアドレスも省略されている。更に、図２８の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

図２８に示すように、シーケンサ１２３は、コマンド“３０ｈ”を受信すると、これに応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、シーケンシャル読み出し動作を実行する。より具体的には、シーケンサ１２３は、読み出し動作Ｒ１～Ｒ７を順次実行する。このとき、選択ワード線ＷＬには、読み出し電圧Ｖ１～Ｖ７が順次印加される。シーケンサ１２３は、読み出し動作Ｒ４が終了すると、Ｌｏｗｅｒページのデータを決定し、外部ＲＢｎ信号を“Ｈ”レベルにする。Ｌｏｗｅｒページのデータは、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。そして、ラッチ回路ＡＤＬ１のデータ（論理第１ページの第１クラスタのデータ）は、ラッチ回路ＸＤＬ１に転送される。メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）を出力する。

シーケンサ１２３は、読み出し動作Ｒ６が終了すると、次に、Ｍｉｄｄｌｅページのデータを決定する。Ｍｉｄｄｌｅページのデータは、ラッチ回路ＢＤＬ１及びＢＤＬ２に格納される。ラッチ回路ＢＤＬ２のデータ（論理第１ページの第２クラスタのデータ）は、ラッチ回路ＸＤＬ２に転送される。ラッチ回路ＢＤＬ１のデータ（論理第１ページの第３クラスタのデータ）は、ラッチ回路ＸＤＬ１に格納されているＬｏｗｅｒページのデータ（論理第１ページの第１クラスタのデータ）出力終了後に、ラッチ回路ＸＤＬ１に転送される。

ラッチ回路ＸＤＬ１またはＸＤＬ２のデータが出力されている間にシーケンシャル読み出し動作が終了すると、シーケンサ１２３は、内部ＲＢｎ信号を“Ｈ”レベルにする。

ラッチ回路ＸＤＬ２に格納されているＭｉｄｄｌｅページのデータ（論理第１ページの第２クラスタのデータ）出力が終了すると、ラッチ回路ＡＤＬ２のデータ（論理第２ページの第１クラスタのデータ）が、ラッチ回路ＸＤＬ２に転送される。

ラッチ回路ＸＤＬ１に格納されているＭｉｄｄｌｅページのデータ（論理第１ページの第３クラスタのデータ）出力が終了すると、論理第１ページのデータ出力が終了し、続けて論理第２ページのデータ出力が開始される。まず、ラッチ回路ＸＤＬ２に格納されているＬｏｗｅｒページのデータ（論理第２ページの第１クラスタのデータ）が出力される。また、ラッチ回路ＸＤＬ１に格納されているＭｉｄｄｌｅページのデータ（論理第１ページの第３クラスタのデータ）出力が終了すると、センス回路ＳＡ１からラッチ回路ＸＤＬ１に、Ｕｐｐｅｒページのデータ（論理第２ページの第２クラスタのデータ）が転送される。

ラッチ回路ＸＤＬ２に格納されているＵｐｐｅｒページのデータ（論理第２ページの第１クラスタのデータ）出力が終了すると、センス回路ＳＡ２のデータ（論理第２ページの第３クラスタのデータ）が、ラッチ回路ＸＤＬ２に転送される。ラッチ回路ＸＤＬ２のデータ（論理第２ページの第３クラスタのデータ）出力が終了すると、シーケンシャル読み出し動作は終了する。

なお、シーケンサ１２３は、読み出し動作をＲ７～Ｒ１の順に実行してもよい。すなわち、選択ワード線ＷＬに、電圧Ｖ７～Ｖ１の順に読み出し電圧が印加されてもよい。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

３．３本実施形態に係る効果
本実施形態のコーディングを第１実施形態に適用できる。

更に、本実施形態に係る構成であれば、読み出し動作において、読み出し電圧を昇順または降順に印加できる。これにより、選択ワード線ＷＬに印加する電圧の変化幅の増加を抑制できる。よって、選択ワード線ＷＬに印加された電圧の遷移にかかる時間を短縮でき、読み出し動作の処理時間を低減できる。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、１ページの論理ページのデータを２ページの物理ページ（すなわち２ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。以下、第１～第３実施形態と異なる点を中心に説明する。

４．１メモリセルトランジスタの閾値電圧分布
まず、メモリセルトランジスタＭＣの取り得る閾値電圧分布について、図２９を用いて説明する。図２９は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタＭＣが４値（２ビット）のデータを保持可能なＭＬＣ（Multi Level Cell）（または「２ｂｉｔ／Ｃｅｌｌ」とも表記する）である場合について説明する。

図２９に示すように、各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば４個の分布のいずれかに含まれる値を取る。以下、４個の分布を閾値電圧の低い順にそれぞれ、“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、及び“Ｓ３”ステートと表記する。

“Ｓ０”ステートは、例えば、データの消去状態に相当する。そして“Ｓ１”～“Ｓ３”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１～Ｖ３とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖｒｅａｄの関係にある。

以下、“Ｓ１”～“Ｓ３”ステートの読み出し動作に対応する読み出し動作のことをそれぞれ、読み出し動作Ｒ１、Ｒ２、及びＲ３と表記する。読み出し動作Ｒ１は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。読み出し動作Ｒ３は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ３未満か否かを判定する。

以上のように、各メモリセルトランジスタＭＣは、４個の閾値電圧分布のいずれかを有することで、４種類の状態を取ることができる。これらの状態を、２進数表記で“００”～“１１”に割り付けることで、各メモリセルトランジスタＭＣは２ビットのデータを保持できる。以下、２ビットのデータをそれぞれ、Ｌｏｗｅｒビット及びＵｐｐｅｒビットと表記する。また、メモリグループＭＧに一括して書き込まれる（または読み出される）Ｌｏｗｅｒビットの集合をＬｏｗｅｒページと表記し、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページと表記する。

図２９の例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１”データ
“Ｓ１”ステート：“０１”データ
“Ｓ２”ステート：“００”データ
“Ｓ３”ステート：“１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ２によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ１及びＲ３によって確定する。つまり、Ｌｏｗｅｒビット及びＵｐｐｅｒビットの値は、それぞれ、１回及び２回の読み出し動作によって確定する。従って、本例のデータの割り付けは、１－２コーディングである。

なお、“Ｓ０”～“Ｓ３”ステートへのデータの割り付けは、１－２コーディングに限定されない。

４．２論理ページアドレスと物理ページアドレスとの変換動作
次に、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図３０及び図３１を用いて説明する。図３０は、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図３１は、物理ページに対する論理ページデータの割り付けを示す図である。

図３０に示すように、例えば、メモリコントローラ２００は、ホストデバイス２から書き込み要求を受信すると、受信した１つの論理アドレス“００００１”に対応して、１つの論理ページアドレス“９０００１”を割り付ける。以下では、割り付けられた論理ページを「論理第１ページ」と表記する。図３０の例では、論理第１ページが論理ページアドレス“９０００１”に対応する。

コマンドユーザインターフェイス回路１２１は、メモリコントローラ２００から１ページ分の論理ページアドレス及び論理ページを含む書き込み命令を受信すると、１ページ分の論理ページアドレスを２ページ分の物理ページアドレスに変換する。本実施形態では、コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを、Ｌｏｗｅｒページ及びＵｐｐｅｒページの物理ページアドレスに変換する。

このとき、１ページ分の論理ページのデータ長と、２ページ分の物理ページのデータ長は、同じである。本実施形態では、書き込む論理ページ数は、ａ＝“１”であり、書き込む物理ページ数は、ｂ＝“２”であるため、１ページの物理ページ、すなわち１つのメモリグループＭＧのページサイズｎは、ｎ＝ｍ／２で表せる。例えば、論理ページのページサイズが１６［ｋＢ］である場合、物理ページのページサイズは、ｎ＝１６／２＝８［ｋＢ］である。

例えば、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１において変換された物理ページアドレスに基づいて、１つのメモリグループＭＧのＬｏｗｅｒページとＵｐｐｅｒページとに論理第１ページのデータを書き込む。

次に、１つのメモリグループＭＧにおける論理ページデータの配置について詳述する。
図３１に示すように、本実施形態では、論理第１ページのデータを２分割して、先頭データから第１クラスタ及び第２クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページの第１セル領域に論理第１ページの第１クラスタの前半部分のデータを書き込み、第２セル領域に、論理第１ページの第１クラスタの後半部分のデータを書き込む。また、メモリ１００は、Ｕｐｐｅｒページの第１セル領域に論理第１ページの第２クラスタの前半部分のデータを書き込み、第２セル領域に、論理第１ページの第２クラスタの後半部分のデータを書き込む。

４．３読み出し動作
次に、読み出し動作について説明する。本実施形態では、論理第１ページに対して読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第１セル領域及び第２セル領域）とＵｐｐｅｒページ（第１セル領域及び第２セル領域）とである。この場合、メモリ１００は、Ｌｏｗｅｒページ（第１セル領域及び第２セル領域）のデータ及びＵｐｐｅｒページ（第１セル領域及び第２セル領域）のデータをメモリコントローラ２００に送信（出力）する。

４．３．１読み出し動作の流れ
まず、メモリ１００における読み出し動作の流れについて、図３２を用いて説明する。図３２は、読み出し動作のフローチャートである。

図３２に示すように、メモリ１００は、メモリコントローラ２００から読み出し命令を受信する（ステップＳ１）。コマンドユーザインターフェイス回路１２１は、論理ページアドレスを物理ページアドレスに変換した後、受信したコマンド及び変換した物理ページアドレスをシーケンサ１２３に送信する。

シーケンサ１２３は、まず、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ３０）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ２に対応する読み出し動作Ｒ２を実行する。

シーケンサ１２３は、読み出し動作Ｒ２の結果に基づいて、Ｌｏｗｅｒページのデータ（論理第１ページの第１クラスタのデータ）を決定する（ステップＳ３１）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ３２）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１及びＡＤＬ２のデータ（論理第１ページの第１クラスタのデータ）をラッチ回路ＸＤＬ１及びＸＤＬ２にそれぞれ転送する（ステップＳ３３）。なお、シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＬｏｗｅｒページのデータを直接ラッチ回路ＸＤＬ１及びＸＤＬ２にそれぞれ転送してもよい。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ３４）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１及びＸＤＬ２のデータの送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１及びＸＤＬ２のデータの出力と並行して、Ｕｐｐｅｒページの読み出し動作を実行する（ステップＳ３５）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ１に対応する読み出し動作Ｒ１と、読み出し電圧Ｖ３に対応する読み出し動作Ｒ３とを実行する。なお、読み出し動作Ｒ１及びＲ３の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ１及びＲ３の結果に基づいて、Ｕｐｐｅｒページのデータ（論理第１ページの第２クラスタのデータ）を決定する（ステップＳ３６）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したＵｐｐｅｒページのデータをラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ３７）。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータの出力が終了していない場合（ステップＳ３８＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１のデータの出力が終了すると（ステップＳ３８＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータをラッチ回路ＸＤＬ１に転送する（ステップＳ３９）。なお、ステップＳ３８＿Ｙｅｓの場合、続いてラッチ回路ＸＤＬ２のデータ出力が開始され、ラッチ回路ＸＤＬ２のデータ出力の間に、シーケンサ１２３は、ステップＳ３９を実行してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータの出力が終了していない場合（ステップＳ４０＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２のデータの出力が終了すると（ステップＳ４０＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータをラッチ回路ＸＤＬ２に転送する（ステップＳ４１）。シーケンサ１２３は、ラッチ回路ＸＤＬ１及びＸＤＬ２のデータ（論理第１ページの第２クラスタのデータ）出力が終了すると、論理第１ページの読み出し動作を終了する。なお、ステップＳ４０＿Ｙｅｓの場合、続いてラッチ回路ＸＤＬ１のデータ出力が開始され、ラッチ回路ＸＤＬ１のデータ出力の間に、シーケンサ１２３は、ステップＳ４１を実行してもよい。

４．３．２読み出し動作のコマンドシーケンス
次に、読み出し動作のコマンドシーケンスの一例について、図３３を用いて説明する。図３３は、論理第１ページの読み出し動作のコマンドシーケンスである。図３３の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。更に、図３３の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

図３３に示すように、メモリコントローラ２００は、まず、コマンド“００ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、コマンド“３０ｈ”を送信する。コマンドユーザインターフェイス回路１２１は、受信したコマンドと、変換した物理ページアドレスとを、シーケンサ１２３に順に送信する。

シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ２）を実行する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ２が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。ラッチ回路ＡＤＬ１のデータは、ラッチ回路ＸＤＬ１に転送される。ラッチ回路ＡＤＬ２のデータは、ラッチ回路ＸＤＬ２に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｕｐｐｅｒページの読み出し動作（読み出し動作Ｒ１及びＲ３）を開始する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ１及びＶ３が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ１のデータを出力する。ラッチ回路ＸＤＬ１のデータが出力されている間にＵｐｐｅｒページの読み出し動作が終了すると、シーケンサ１２３は、内部ＲＢｎ信号を“Ｈ”レベルにする。Ｕｐｐｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１及びＡＤＬ２に格納される。なお、Ｕｐｐｅｒページの読み出し動作終了よりもラッチ回路ＸＤＬ１及びＸＤＬ２のデータ出力が先に終了した場合、シーケンサ１２３は、一旦、外部ＲＢｎ信号を“Ｌ”レベル（ビジー状態）とし、メモリコントローラ２００へのデータの出力を中断させてもよい。これにより、Ｌｏｗｅｒページのデータを出力した後に、Ｕｐｐｅｒページのデータを連続して出力できる。

入出力回路１１０は、ラッチ回路ＸＤＬ１のデータ出力が終了すると、続いてラッチ回路ＸＤＬ２のデータ出力を開始する。ラッチ回路ＸＤＬ２のデータが出力されている間に、ラッチ回路ＡＤＬ１のデータがラッチ回路ＸＤＬ１に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ２のデータ出力が終了すると、続いてラッチ回路ＸＤＬ１のデータの出力を実行する。ラッチ回路ＸＤＬ１のデータが出力されている間に、ラッチ回路ＡＤＬ２のデータがラッチ回路ＸＤＬ２に転送される。ラッチ回路ＸＤＬ２のデータの出力が終了すると、論理第１ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

４．４書き込み動作
次に、書き込み動作について説明する。本実施形態では、論理第１ページのデータが、Ｌｏｗｅｒページ及びＵｐｐｗｅｒページを有するメモリグループＭＧに一括して書き込まれるフルシーケンス書き込み動作が実行される。すなわち、１つのメモリセルトランジスタＭＣに２ビットのデータが、一括して書き込まれる。本実施形態のフルシーケンス書き込み動作では、“Ｓ１”ステート～“Ｓ３”ステートの書き込みが実行される。

４．４．１書き込み動作の流れ
次に、メモリ１００における書き込み動作の流れについて、図３４及び図３５を用いて説明する。図３４及び図３５は、書き込み動作のフローチャートである。

図３４及び図３５に示すように、メモリ１００は、書き込み命令の受信において、メモリコントローラ２００から論理第１ページの書き込み命令を受信する（ステップＳ２３０）。このとき、コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２３１）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタ前半部分のデータ入力が開始される(ステップＳ２３２)。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタ前半部分のデータ入力が終了していない場合（ステップＳ２３３＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタ前半部分のデータ入力が終了すると（ステップＳ２３３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータをラッチ回路ＡＤＬ１に転送する（ステップＳ２３４）。また、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタ前半部分のデータ入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータ入力が開始される。なお、ステップＳ２３３＿Ｙｅｓの場合、続いてラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータ入力が開始され、ラッチ回路ＸＤＬ２のデータ入力の間に、シーケンサ１２３は、ステップＳ２３４を実行してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータ入力が終了していない場合（ステップＳ２３５＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータ入力が終了すると（ステップＳ２３５＿Ｙｅｓ）、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２３６）。ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータ入力が開始される。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータ入力の間に、ラッチ回路ＸＤＬ２の論理第１ページの第１クラスタ後半部分のデータをラッチ回路ＡＤＬ２に転送する（ステップＳ２３７）。

ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータ入力終了後、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタ後半部分のデータ入力が開始される。そして、シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタ後半部分のデータ入力が終了していない場合（ステップＳ２３８＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタ後半部分のデータ入力が終了すると（ステップＳ２３８＿Ｙｅｓ）、ラッチ回路ＸＤＬ１及びＸＤＬ２への論理第１ページのデータ入力は終了する。シーケンサ１２３は、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｌ”レベルにする。シーケンサ１２３は、ＬｏｗｅｒページとＵｐｐｅｒページとのデータの組み合わせに基づいて、各メモリセルトランジスタＭＣのステートを決定する。

シーケンサ１２３は、決定されたステートに基づいて、プログラム動作を実行する（ステップＳ２３９）。

プログラム動作終了後、シーケンサ１２３は、プログラムベリファイ動作を実行する(ステップＳ２４０)。

ベリファイをパスしていない場合（ステップＳ２４１＿Ｎｏ）、シーケンサ１２３は、プログラムループ回数が予め設定された上限回数に達したか確認する（ステップＳ２４２）。

プログラムループ回数が上限回数に達していない場合（ステップＳ２４２＿Ｎｏ）、シーケンサ１２３は、プログラム動作を実行する（ステップＳ２３９）。すなわち、シーケンサ１２３は、プログラムループを繰り返す。

プログラムループ回数が上限回数に達している場合（ステップＳ２４２＿Ｙｅｓ）、シーケンサ１２３は、書き込み動作を終了し、書き込み動作が正常に終了しなかった旨を、メモリコントローラ２００に報告する。

ベリファイをパスした場合（ステップＳ２４１＿Ｙｅｓ）、すなわち、“Ｓ１”ステート～“Ｓ３”ステートの書き込みが終了すると、シーケンサ１２３は、外部ＲＢｎ信号を“Ｈ”レベルにして、フルシーケンス書き込み動作を終了する。

４．４．２書き込み動作のコマンドシーケンス
次に、書き込み動作のコマンドシーケンスの一例について、図３６を用いて説明する。図３６は、フルシーケンス書き込み動作のコマンドシーケンスである。図３６の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。

図３６に示すように、まず、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、論理第１ページのデータを送信する。ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタ前半部分のデータの入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータの入力が開始される。ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータの入力の間に、ラッチ回路ＸＤＬ１に格納されたデータは、ラッチ回路ＡＤＬ１に転送される。ラッチ回路ＸＤＬ２への論理第１ページの第１クラスタ後半部分のデータの入力が終了すると、続いて、ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータの入力が開始される。ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータの入力の間に、ラッチ回路ＸＤＬ２に格納されたデータは、ラッチ回路ＡＤＬ２に転送される。ラッチ回路ＸＤＬ１への論理第１ページの第２クラスタ前半部分のデータの入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタ後半部分のデータの入力が開始される。論理第１ページの第２クラスタは、ラッチ回路ＸＤＬ１及びＸＤＬ２に格納される。

次に、メモリコントローラ２００は、メモリ１００に、書き込み動作の実行を指示するコマンド“１０ｈ”を送信する。

シーケンサ１２３は、コマンド“１０ｈ”を受信すると、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｌ”レベルにする。そして、シーケンサ１２３は、ラッチ回路ＡＤＬ１、ＡＤＬ２、ＸＤＬ１、及びＸＤＬ２に格納されたデータに基づいて、各メモリセルトランジスタＭＣのステートを決定し、書き込み動作を実行する。シーケンサ１２３は、書き込み動作終了後、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｈ”レベルにする。

４．５本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、３ページの論理ページのデータを４ページの物理ページ（すなわち４ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。以下、第１～第４実施形態と異なる点を中心に説明する。

５．１センスアンプ及びページバッファの構成
まず、センスアンプ１３２及びページバッファ１３３の構成の一例について、図３７を用いて説明する。図３７は、センスアンプ１３２及びページバッファ１３３のブロック図である。

図３７に示すように、本実施形態では、シーケンサ１２３は、１つのメモリグループＭＧの複数のメモリセルトランジスタＭＣを、第１セル領域と、第２セル領域と、第３セル領域との３つに分けて制御する。同様に、シーケンサ１２３は、第１～第３セル領域に対応して、センスアンプ１３２及びページバッファ１３３を、３つに分けて制御する。例えば、第１セル領域に含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ０～ＢＬ（ｉ－１）に関連付けられている。第２セル領域に含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ（ｉ）～ＢＬ（ｊ－１）（ｊはｉより大きくｋより小さい整数）に関連付けられている。第３セル領域に含まれるメモリセルトランジスタＭＣは、ビット線ＢＬ（ｊ）～ＢＬ（ｋ－１）に関連付けられている。なお、第１セル領域に含まれるメモリセルトランジスタＭＣの個数と、第２セル領域に含まれるメモリセルトランジスタＭＣの個数と、第３セル領域に含まれるメモリセルトランジスタＭＣの個数とは、同じであることが好ましい。例えば、第１セル領域に含まれるメモリセルトランジスタＭＣの個数と、第２セル領域に含まれるメモリセルトランジスタＭＣの個数と、第３セル領域に含まれるメモリセルトランジスタＭＣとが同じである場合、ｉ、ｊ、及びｋは、ｉ＝ｊ／２＝ｋ／３の関係にある。

本実施形態のページバッファ１３３は、１つのセンス回路ＳＡに対応して、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いに接続されている。換言すれば、センス回路ＳＡ、並びにラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、データＤＡＴを一時的に記憶する。例えば、読み出し動作時にセンス回路ＳＡが確定させた読み出しデータは、センス回路ＳＡからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのいずれかに転送される。以下では、第３セル領域に含まれるメモリセルトランジスタＭＣに対応するビット線ＢＬに接続されたセンス回路を「センス回路ＳＡ３」と表記する。センス回路ＳＡ１に対応するラッチ回路ＣＤＬを「ラッチ回路ＣＤＬ１」と表記する。センス回路ＳＡ２に対応するラッチ回路ＣＤＬを「ラッチ回路ＣＤＬ２」と表記する。センス回路ＳＡ３に対応するラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを「ラッチ回路ＡＤＬ３」、「ラッチ回路ＢＤＬ３」、「ラッチ回路ＣＤＬ３」、及び「ラッチ回路ＸＤＬ３」と表記する。また、本実施形態では、センス回路ＳＡ１、ラッチ回路ＡＤＬ１、ＢＤＬ１、ＣＤＬ１、及びＸＤＬ１の組を、「センスアンプユニットＳＡＵ１」と表記する。センス回路ＳＡ２、ラッチ回路ＡＤＬ２、ＢＤＬ２、ＣＤＬ２、及びＸＤＬ２の組を、「センスアンプユニットＳＡＵ２」と表記する。センス回路ＳＡ３、ラッチ回路ＡＤＬ３、ＢＤＬ３、ＣＤＬ３、及びＸＤＬ３の組を、「センスアンプユニットＳＡＵ３」と表記する。

本実施形態では、複数のセンスアンプユニットＳＡＵ１及び複数のセンスアンプユニットＳＡＵ２と同様に、複数のセンスアンプユニットＳＡＵ３が１つの領域に集まって配置されている。

５．２メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＣの取り得る閾値電圧分布について、図３８を用いて説明する。図３８は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタＭＣが１６値（４ビット）のデータを保持可能なＱＬＣ（Quad Level Cell）（または「４ｂｉｔ／Ｃｅｌｌ」とも表記する）である場合について説明する。

図３８に示すように、各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば１６個の分布のいずれかに含まれる値を取る。以下、１６個の分布を閾値電圧の低い順にそれぞれ、“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステート、“Ｓ８”ステート、“Ｓ９”ステート、“Ｓ１０”ステート、“Ｓ１１”ステート、“Ｓ１２”ステート、“Ｓ１３”ステート、“Ｓ１４”ステート、及び“Ｓ１５”ステートと表記する。

“Ｓ０”ステートは、例えば、データの消去状態に相当する。そして“Ｓ１”～“Ｓ１５”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１～Ｖ１５とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０＜Ｖ１１＜Ｖ１２＜Ｖ１３＜Ｖ１４＜Ｖ１５＜Ｖｒｅａｄの関係にある。電圧Ｖ１～Ｖ１５は、読み出し動作時において、選択ワード線ＷＬに印加される電圧である。

より具体的には、“Ｓ０”ステートに含まれる閾値電圧は、電圧Ｖ１未満である。“Ｓ１”ステートに含まれる閾値電圧は、電圧Ｖ１以上であり、且つ電圧Ｖ２未満である。“Ｓ２”ステートに含まれる閾値電圧は、電圧Ｖ２以上であり、且つ電圧Ｖ３未満である。“Ｓ３”ステートに含まれる閾値電圧は、電圧Ｖ３以上であり、且つ電圧Ｖ４未満である。“Ｓ４”ステートに含まれる閾値電圧は、電圧Ｖ４以上であり、且つ電圧Ｖ５未満である。“Ｓ５”ステートに含まれる閾値電圧は、電圧Ｖ５以上であり、且つ電圧Ｖ６未満である。“Ｓ６”ステートに含まれる閾値電圧は、電圧Ｖ６以上であり、且つ電圧Ｖ７未満である。“Ｓ７”ステートに含まれる閾値電圧は、電圧Ｖ７以上であり、且つ電圧Ｖ８未満である。“Ｓ８”ステートに含まれる閾値電圧は、電圧Ｖ８以上であり、且つ電圧Ｖ９未満である。“Ｓ９”ステートに含まれる閾値電圧は、電圧Ｖ９以上であり、且つ電圧Ｖ１０未満である。“Ｓ１０”ステートに含まれる閾値電圧は、電圧Ｖ１０以上であり、且つ電圧Ｖ１１未満である。“Ｓ１１”ステートに含まれる閾値電圧は、電圧Ｖ１１以上であり、且つ電圧Ｖ１２未満である。“Ｓ１２”ステートに含まれる閾値電圧は、電圧Ｖ１２以上であり、且つ電圧Ｖ１３未満である。“Ｓ１３”ステートに含まれる閾値電圧は、電圧Ｖ１３以上であり、且つＶ１４未満である。“Ｓ１４”ステートに含まれる閾値電圧は、電圧Ｖ１４以上であり、且つＶ１５未満である。“Ｓ１５”ステートに含まれる閾値電圧は、電圧Ｖ１５以上であり、且つ電圧Ｖｒｅａｄ未満である。

以下、“Ｓ１”～“Ｓ１５”ステートの読み出し動作に対応する読み出し動作のことをそれぞれ、読み出し動作Ｒ１～Ｒ１５と表記する。読み出し動作Ｒ１は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。以下、同様である。読み出し動作Ｒ３～Ｒ１５は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ３～Ｖ１５未満か否かをそれぞれ判定する。

以上のように、各メモリセルトランジスタＭＣは、１６個の閾値電圧分布のいずれかを有することで、１６種類の状態を取ることができる。これらの状態を、２進数表記で“００００”～“１１１１”に割り付けることで、各メモリセルトランジスタＭＣは４ビットのデータを保持できる。以下、４ビットのデータをそれぞれ、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットと表記する。また、メモリグループＭＧに一括して書き込まれる（または読み出される）Ｌｏｗｅｒビットの集合をＬｏｗｅｒページと表記し、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページと表記し、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページと表記し、Ｔｏｐビットの集合をＴｏｐページと表記する。

図３８の例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１１１０”データ
“Ｓ１０”ステート：“０１１０”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１０００”データ
“Ｓ１４”ステート：“００００”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ１１、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。つまり、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットの値はそれぞれ、１回、４回、５回、及び５回の読み出し動作によって確定する。すなわち、境界数は、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットに対して１個、４個、５個、及び５個である。従って、本実施形態のデータの割り付けは、１－４－５－５コーディングである。

本実施形態では、Ｔｏｐビット、Ｕｐｐｅｒビット、Ｍｉｄｄｌｅビット、及びＬｏｗｅｒビットに対するデータの割り付けにおいて、境界数が１個であるビットが、１つ含まれる。更に、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされている。例えば、ＱＬＣ、すなわち４ｂｉｔ／Ｃｅｌｌの場合、全境界数が１５であるので、残りの境界数１４個を残りの３ビットで分担するとき、境界数の最大値が最小になるのは、ビットの境界数を４個、５個、及び５個とする場合である。

なお、“Ｓ０”～“Ｓ１５”ステートへのデータの割り付けは、１－４－５－５コーディングに限定されない。

５．３論理ページアドレスと物理ページアドレスとの変換動作
次に、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図３９及び図４０を用いて説明する。図３９は、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図４０は、物理ページに対する論理ページデータの割り付けを示す図である。

図３９に示すように、例えば、メモリコントローラ２００は、ホストデバイス２から書き込み要求を受信すると、受信した３つの論理アドレス“００００１”、“００００２”、及び“００００３”に対応して、３つの論理ページアドレス“９０００１”、“９０００２”、及び“９０００３”を割り付ける。以下では、割り付けられた３つの論理ページを「論理第１ページ」、「論理第２ページ」、及び「論理第３ページ」と表記する。図３９の例では、論理第１ページが論理ページアドレス“９０００１”に対応し、論理第２ページが論理ページアドレス“９０００２”に対応し、論理第３ページが論理ページアドレス“９０００３”に対応する。

コマンドユーザインターフェイス回路１２１は、メモリコントローラ２００から３ページ分の論理ページアドレス及び論理ページの書き込み命令を受信すると、３ページ分の論理ページアドレスを４ページ分の物理ページアドレスに変換する。本実施形態では、コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを、Ｌｏｗｅｒページの第１セル領域及びＭｉｄｄｌｅページの物理ページアドレスに変換する。コマンドユーザインターフェイス回路１２１は、論理第２ページの論理ページアドレスを、Ｌｏｗｅｒページの第２セル領域及びＵｐｐｅｒページの物理ページアドレスに変換する。更に、コマンドユーザインターフェイス回路１２１は、論理第３ページの論理ページアドレスを、Ｌｏｗｅｒページの第３セル領域及びＴｏｐページの物理ページアドレスに変換する。

このとき、３ページ分の論理ページのデータ長と、４ページ分の物理ページのデータ長は、同じである。本実施形態では、書き込む論理ページ数が、ａ＝“３”であり、書き込む物理ページ数が、ｂ＝“４”であるため、１ページの物理ページ、すなわち１つのメモリグループＭＧのページサイズｎは、ｎ＝ｍ×３／４で表せる。また、第１～第３セル領域のページサイズは、それぞれｎ／３で表せる。例えば、論理ページのページサイズが１６［ｋＢ］である場合、物理ページのページサイズは、ｎ＝１６×３／４＝１２［ｋＢ］である。

例えば、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１において変換された物理ページアドレスに基づいて、１つのメモリグループＭＧのＬｏｗｅｒページの第１セル領域とＭｉｄｄｌｅページの第１～第３セル領域とに、論理第１ページのデータを書き込む。シーケンサ１２３は、Ｌｏｗｅｒページの第２セル領域とＵｐｐｅｒページの第１～第３セル領域とに、論理第２ページのデータを書き込む。シーケンサ１２３は、Ｌｏｗｅｒページの第３セル領域とＴｏｐページの第１～第３セル領域とに、論理第３ページのデータを書き込む。

次に、１つのメモリグループＭＧにおける論理ページデータの配置について詳述する。
図４０に示すように、本実施形態では、論理第１ページ、論理第２ページ、及び論理第３ページのデータをそれぞれ４分割して、先頭データから第１クラスタ～第４クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページの第１セル領域に、論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページの第２セル領域に論理第１ページの第２クラスタを書き込み、Ｍｉｄｄｌｅページの第３セル領域に論理第１ページの第３クラスタを書き込み、Ｍｉｄｄｌｅページの第１セル領域に論理第１ページの第４クラスタを書き込む。メモリ１００は、Ｌｏｗｅｒページの第２セル領域に、論理第２ページの第１クラスタを書き込み、Ｕｐｐｅｒページの第３セル領域に論理第２ページの第２クラスタを書き込み、Ｕｐｐｅｒページの第１セル領域に論理第２ページの第３クラスタを書き込み、Ｕｐｐｅｒページの第２セル領域に論理第２ページの第４クラスタを書き込む。メモリ１００は、Ｌｏｗｅｒページの第３セル領域に、論理第３ページの第１クラスタを書き込み、Ｔｏｐページの第１セル領域に論理第３ページの第２クラスタを書き込み、Ｔｏｐページの第２セル領域に論理第３ページの第３クラスタを書き込み、Ｔｏｐページの第３セル領域に論理第３ページの第４クラスタを書き込む。

５．４読み出し動作
次に、読み出し動作について説明する。本実施形態では、読み出し対象となる論理ページが論理第１ページである場合と、論理第２ページである場合と、論理第３ページである場合とで、読み出し動作が異なる。論理ページが論理第１ページである場合、読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第１セル領域）とＭｉｄｄｌｅページ（第１セル領域～第３セル領域）とである。この場合、メモリ１００は、Ｌｏｗｅｒページの第１セル領域のデータ及びＭｉｄｄｌｅページの第１セル領域～第３セル領域のデータをメモリコントローラ２００に送信（出力）する。論理ページが論理第２ページである場合、読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第２セル領域）とＵｐｐｅｒページ（第１セル領域～第３セル領域）とである。この場合、メモリ１００は、Ｌｏｗｅｒページの第２セル領域のデータ及びＵｐｐｅｒページの第１セル領域～第３セル領域のデータをメモリコントローラ２００に送信（出力）する。また、論理ページが論理第３ページである場合、読み出しの対象となる物理ページは、Ｌｏｗｅｒページ（第３セル領域）とＴｏｐページ（第１セル領域～第３セル領域）とである。この場合、メモリ１００は、Ｌｏｗｅｒページの第３セル領域のデータ及びＴｏｐページの第１セル領域～第３セル領域のデータをメモリコントローラ２００に送信（出力）する。

５．４．１読み出し動作の流れ
まず、メモリ１００における読み出し動作の流れについて、図４１～図４３を用いて説明する。図４１～図４３は、読み出し動作のフローチャートである。

図４１～図４３に示すように、メモリ１００は、メモリコントローラ２００から論理第１ページ、論理第２ページ、または論理第３ページの読み出し命令を受信する（ステップＳ１）。コマンドユーザインターフェイス回路１２１は、論理ページアドレスを物理ページアドレスに変換した後、受信したコマンド及び変換した物理ページアドレスをシーケンサ１２３に送信する。

論理ページアドレスが、論理第１ページの論理ページアドレスである場合（ステップＳ５０＿Ｙｅｓ）、シーケンサ１２３は、まず、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ５１）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ８に対応する読み出し動作Ｒ８を実行する。

シーケンサ１２３は、読み出し動作Ｒ８の結果に基づいて、Ｌｏｗｅｒページのデータを決定する（ステップＳ５２）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ５３）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（論理第１ページの第１クラスタのデータ）をラッチ回路ＸＤＬ１に転送する（ステップＳ５４）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ５５）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１のデータの送信（出力）を開始する。なお、シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３に転送後、ラッチ回路ＡＤＬ１のデータをラッチ回路ＸＤＬ１に転送させたが、センス回路ＳＡ１のデータをラッチ回路ＸＤＬ１に直接転送させてもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータの出力と並行して、Ｍｉｄｄｌｅページの読み出し動作を実行する（ステップＳ５６）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ３に対応する読み出し動作Ｒ３と、読み出し電圧Ｖ７に対応する読み出し動作Ｒ７と、読み出し電圧Ｖ１１に対応する読み出し動作Ｒ１１と、読み出し電圧Ｖ１５に対応する読み出し動作Ｒ１５とを実行する。なお、読み出し動作Ｒ３、Ｒ７、Ｒ１１、及びＲ１５の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ３、Ｒ７、Ｒ１１、及びＲ１５の結果に基づいて、Ｍｉｄｄｌｅページのデータを決定する（ステップＳ５７）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＭｉｄｄｌｅページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ５８）。

シーケンサ１２３は、ラッチ回路ＡＤＬ２及びＡＤＬ３のデータ（論理第１ページの第２及び第３クラスタのデータ）をラッチ回路ＸＤＬ２及びＸＤＬ３にそれぞれ転送する（ステップＳ５９）。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）の出力が終了していない場合（ステップＳ６０＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１のデータの出力が終了すると（ステップＳ６０＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（論理第１ページの第４クラスタのデータ）をラッチ回路ＸＤＬ１に転送する（ステップＳ６１）。シーケンサ１２３は、ラッチ回路ＸＤＬ２及びＸＤＬ３のデータ出力が終了すると、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する。そして、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータの出力が終了すると、論理第１ページの読み出し動作を終了する。

論理ページアドレスが、論理第２ページの論理ページアドレスである場合（ステップＳ５０＿Ｎｏ且つステップＳ６２＿Ｙｅｓ）、シーケンサ１２３は、ステップＳ５１と同様に、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ６３）。

シーケンサ１２３は、読み出し動作Ｒ８の結果に基づいて、Ｌｏｗｅｒページのデータを決定する（ステップＳ６４）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ６５）。

シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータ（論理第２ページの第１クラスタのデータ）をラッチ回路ＸＤＬ２に転送する（ステップＳ６６）。なお、シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３に転送後、ラッチ回路ＡＤＬ２のデータをラッチ回路ＸＤＬ２に転送させたが、センス回路ＳＡ２のデータをラッチ回路ＸＤＬ２に直接転送させてもよい。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ２の先頭アドレスを設定する（ステップＳ６７）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ２の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ２のデータの送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータの出力と並行して、Ｕｐｐｅｒページの読み出し動作を実行する（ステップＳ６８）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ２に対応する読み出し動作Ｒ２と、読み出し電圧Ｖ４に対応する読み出し動作Ｒ４と、読み出し電圧Ｖ６に対応する読み出し動作Ｒ６と、読み出し電圧Ｖ９に対応する読み出し動作Ｒ９と、読み出し電圧Ｖ１３に対応する読み出し動作Ｒ１３とを実行する。なお、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３の結果に基づいて、Ｕｐｐｅｒページのデータを決定する（ステップＳ６９）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＵｐｐｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ７０）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１及びＡＤＬ３のデータ（論理第２ページの第２及び第３クラスタのデータ）をラッチ回路ＸＤＬ１及びＸＤＬ３にそれぞれ転送する（ステップＳ７１）。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータ（論理第２ページの第１クラスタのデータ）の出力が終了していない場合（ステップＳ７２＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２のデータの出力が終了すると（ステップＳ７２＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ２のデータ（論理第２ページの第４クラスタのデータ）をラッチ回路ＸＤＬ２に転送する（ステップＳ７３）。シーケンサ１２３は、ラッチ回路ＸＤＬ３のデータ（論理第２ページの第２クラスタのデータ）出力が終了すると、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する。そして、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ（論理第２ページの第３クラスタのデータ）及びラッチ回路ＸＤＬ２のデータ（論理第２ページの第４クラスタのデータ）の出力が終了すると、論理第２ページの読み出し動作を終了する。

論理ページアドレスが、論理第３ページの論理ページアドレスである場合（ステップＳ５０＿Ｎｏ且つステップＳ６２＿Ｎｏ）、シーケンサ１２３は、ステップＳ５１と同様に、Ｌｏｗｅｒページの読み出し動作を実行する（ステップＳ７４）。

シーケンサ１２３は、読み出し動作Ｒ８の結果に基づいて、Ｌｏｗｅｒページのデータを決定する（ステップＳ７４）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ７６）。

シーケンサ１２３は、ラッチ回路ＡＤＬ３のデータ（論理第３ページの第１クラスタのデータ）をラッチ回路ＸＤＬ３に転送する（ステップＳ７７）。なお、シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＬｏｗｅｒページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３に転送後、ラッチ回路ＡＤＬ３のデータをラッチ回路ＸＤＬ３に転送したが、センス回路ＳＡ３のデータをラッチ回路ＸＤＬ３に直接転送させてもよい。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ３の先頭アドレスを設定する（ステップＳ７８）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ３の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ３のデータの送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ３のデータの出力と並行して、Ｔｏｐページの読み出し動作を実行する（ステップＳ７９）。より具体的には、シーケンサ１２３は、読み出し電圧Ｖ１に対応する読み出し動作Ｒ１と、読み出し電圧Ｖ５に対応する読み出し動作Ｒ５と、読み出し電圧Ｖ１０に対応する読み出し動作Ｒ１０と、読み出し電圧Ｖ１２に対応する読み出し動作Ｒ１２と、読み出し電圧Ｖ１４に対応する読み出し動作Ｒ１４とを実行する。なお、読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４の順序は、任意に設定し得る。

シーケンサ１２３は、読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４の結果に基づいて、Ｔｏｐページのデータを決定する（ステップＳ８０）。

シーケンサ１２３は、センス回路ＳＡ１～ＳＡ３が読み出したＴｏｐページのデータをラッチ回路ＡＤＬ１～ＡＤＬ３にそれぞれ転送する（ステップＳ８１）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１及びＡＤＬ２のデータ（論理第３ページの第２及び第３クラスタのデータ）をラッチ回路ＸＤＬ１及びＸＤＬ２にそれぞれ転送する（ステップＳ８２）。

シーケンサ１２３は、ラッチ回路ＸＤＬ３のデータ（論理第３ページの第１クラスタのデータ）の出力が終了していない場合（ステップＳ８３＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ３のデータの出力が終了すると（ステップＳ８３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＡＤＬ３のデータ（論理第２ページの第４クラスタのデータ）をラッチ回路ＸＤＬ３に転送する（ステップＳ８４）。また、シーケンサ１２３は、ラッチ回路ＸＤＬ３のデータ（論理第３ページの第１クラスタのデータ）出力が終了すると、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する。そして、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ（論理第３ページの第２クラスタのデータ）、ラッチ回路ＸＤＬ２のデータ（論理第３ページの第３クラスタのデータ）、及びラッチ回路ＸＤＬ３のデータ（論理第３ページの第４クラスタのデータ）の出力が終了すると、論理第３ページの読み出し動作を終了する。

５．４．２読み出し動作のコマンドシーケンス
次に、読み出し動作のコマンドシーケンスの一例について、図４４～図４６を用いて説明する。図４４は、論理第１ページの読み出し動作のコマンドシーケンスである。図４５は、論理第２ページの読み出し動作のコマンドシーケンスである。図４６は、論理第３ページの読み出し動作のコマンドシーケンスである。
図４４～図４６の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図４４～図４６の例では、コマンドの一部及びアドレスも省略されている。更に、図４４～図４６の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

まず、論理第１ページの読み出し動作におけるコマンドシーケンスを説明する。
図４４に示すように、シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）を実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ８が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ１のデータは、ラッチ回路ＸＤＬ１に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｍｉｄｄｌｅページの読み出し動作（読み出し動作Ｒ３、Ｒ７、Ｒ１１、及びＲ１５）を開始する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ３、Ｖ７、Ｖ１１、及びＶ１５が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ１のデータを出力する。シーケンサ１２３は、Ｍｉｄｄｌｅページの読み出し動作を実行している間にラッチ回路ＸＤＬ１のデータ出力が終了すると、Ｍｉｄｄｌｅページの読み出しが終了するまで外部ＲＢｎ信号を一旦“Ｌ”レベルにする。

Ｍｉｄｄｌｅページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ１～ＡＤＬ３のデータは、ラッチ回路ＸＤＬ１～ＸＤＬ３に転送される。Ｍｉｄｄｌｅページの読み出し動作が終了すると、シーケンサ１２３は、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｈ”レベルにする。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）の送信を再開する。入出力回路１１０は、信号ＲＥｎに応じて、ラッチ回路ＸＤＬ２、ＸＤＬ３、及びＸＤＬ１の順にデータを出力する。ラッチ回路ＸＤＬ１のデータの出力が終了すると、論理第１ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

次に、論理第２ページの読み出し動作におけるコマンドシーケンスを説明する。
図４５に示すように、シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）を実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ８が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ２のデータは、ラッチ回路ＸＤＬ２に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｕｐｐｅｒページの読み出し動作（読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３）を開始する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ２、Ｖ４、Ｖ６、Ｖ９、及びＶ１３が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ２のデータを出力する。シーケンサ１２３は、Ｕｐｐｅｒページの読み出し動作を実行している間にラッチ回路ＸＤＬ２のデータ出力が終了すると、Ｕｐｐｅｒページの読み出しが終了するまで外部ＲＢｎを一旦“Ｌ”レベルにする。

Ｕｐｐｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ１～ＡＤＬ３のデータは、ラッチ回路ＸＤＬ１～ＸＤＬ３に転送される。Ｕｐｐｅｒページの読み出し動作が終了すると、シーケンサ１２３は、外部ＲＢｎ及び内部ＲＢｎを“Ｈ”レベルにする。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）の送信を再開する。入出力回路１１０は、信号ＲＥｎに応じて、ラッチ回路ＸＤＬ３、ＸＤＬ１、ＸＤＬ２の順にデータを出力する。ラッチ回路ＸＤＬ２のデータの出力が終了すると、論理第２ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

次に、論理第３ページの読み出し動作におけるコマンドシーケンスを説明する。
図４６に示すように、シーケンサ１２３は、コマンド“３０ｈ”に応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）を実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ８が印加される。Ｌｏｗｅｒページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ３のデータは、ラッチ回路ＸＤＬ３に転送される。シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、Ｌｏｗｅｒページの読み出し動作が終了すると、次に、Ｔｏｐページの読み出し動作（読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４）を開始する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１、Ｖ５、Ｖ１０、Ｖ１２、及びＶ１４が順に印加される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ３のデータを出力する。シーケンサ１２３は、Ｔｏｐページの読み出し動作を実行している間に、ラッチ回路ＸＤＬ３のデータ出力が終了すると、Ｔｏｐページの読み出しが終了するまで外部ＲＢｎを一旦“Ｌ”レベルにする。

Ｔｏｐページの読み出し結果は、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。そして、ラッチ回路ＡＤＬ１～ＡＤＬ３のデータは、ラッチ回路ＸＤＬ１～ＸＤＬ３に転送される。Ｔｏｐページの読み出し動作が終了すると、シーケンサ１２３は、外部ＲＢｎ及び内部ＲＢｎを“Ｈ”レベルにする。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）の送信を再開する。入出力回路１１０は、信号ＲＥｎに応じて、ラッチ回路ＸＤＬ１、ＸＤＬ２、ＸＤＬ３の順にデータを出力する。ラッチ回路ＸＤＬ３のデータの出力が終了すると、論理第３ページの読み出し動作は終了する。なお、メモリ１００は、外部ＲＢｎ信号を内部ＲＢｎ信号と同じにし、全てのデータを読み出した後に、外部ＲＢｎ信号（内部ＲＢｎ信号）を“Ｈ”レベルにして、データを出力してもよい。

５．５書き込み動作
次に、書き込み動作について説明する。本実施形態では、論理第１～第３ページのデータが、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、Ｕｐｐｗｅｒページ、及びＴｏｐページを有するメモリグループＭＧに一括して書き込まれるフルシーケンス書き込み動作が実行される。すなわち、１つのメモリセルトランジスタＭＣに４ビットのデータが、一括して書き込まれる。本実施形態のフルシーケンス書き込み動作では、“Ｓ１”ステート～“Ｓ１５”ステートの書き込みが実行される。

５．５．１書き込み動作の流れ
次に、メモリ１００における書き込み動作の流れについて、図４７～図４９を用いて説明する。図４７～図４９は、書き込み動作のフローチャートである。

図４７～図４９に示すように、メモリ１００は、書き込み命令の受信において、メモリコントローラ２００から論理第１ページの論理ページアドレスを受信する（ステップＳ２５１）。コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２５２）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタのデータ入力が開始される(ステップＳ２５３)。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタのデータ入力が終了していない場合（ステップＳ２５４＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２５４＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータをラッチ回路ＡＤＬ１に転送する（ステップＳ２５５）。また、ラッチ回路ＸＤＬ１へのデータ入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力及びラッチ回路ＸＤＬ３への論理第１ページの第３クラスタのデータ入力が順次実行される。

シーケンサ１２３は、ラッチ回路ＸＤＬ３への論理第１ページの第３クラスタのデータ入力が終了していない場合（ステップＳ２５６＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ３へのデータ入力が終了すると（ステップＳ２５６＿Ｙｅｓ）、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２５７）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第４クラスタのデータ入力が開始される。

シーケンサ１２３は、ラッチ回路ＸＤＬ１への論理第１ページの第４クラスタのデータ入力が終了していない場合（ステップＳ２５８＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２５８＿Ｙｅｓ）、ラッチ回路ＸＤＬ１～ＸＤＬ３への論理第１ページのデータ入力が終了する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１～ＸＤＬ３のデータをラッチ回路ＢＤＬ１～ＢＤＬ３にそれぞれ転送する（ステップＳ２５９）。これにより、論理第１ページのデータ入力は終了する。なお、シーケンサ１２３は、ラッチ回路ＸＤＬ２へのデータ入力の間に、ラッチ回路ＸＤＬ１からラッチ回路ＡＤＬ１にデータを転送してもよいし、ラッチ回路ＸＤＬ３へのデータ入力の間に、ラッチ回路ＸＤＬ２からラッチ回路ＢＤＬ２にデータを転送してもよいし、ラッチ回路ＸＤＬ１へのデータ入力の間に、ラッチ回路ＸＤＬ３からラッチ回路ＢＤＬ３にデータを転送してもよいし、ラッチ回路ＸＤＬ２へのデータ入力の間に、ラッチ回路ＸＤＬ１からラッチ回路ＢＤＬ１にデータを転送してもよい。

次に、メモリ１００は、メモリコントローラ２００から論理第２ページの論理ページアドレスを受信する（ステップＳ２６０）。このとき、コマンドユーザインターフェイス回路１２１は、論理第２ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ２の先頭アドレスを設定する（ステップＳ２６１）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力が開始される(ステップＳ２６２)。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力が終了していない場合（ステップＳ２６３＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２への論理第２ページの第１クラスタのデータ入力が終了すると（ステップＳ２６３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータをラッチ回路ＡＤＬ２に転送する（ステップＳ２６４）。また、ラッチ回路ＸＤＬ２へのデータ入力が終了すると、続いて、ラッチ回路ＸＤＬ３への論理第２ページの第２クラスタのデータ入力が実行される。

シーケンサ１２３は、ラッチ回路ＸＤＬ３への論理第２ページの第２クラスタのデータ入力が終了していない場合（ステップＳ２６５＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ３への論理第２ページの第２クラスタのデータ入力が終了すると（ステップＳ２６５＿Ｙｅｓ）、シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２６６）。ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第２ページの第３クラスタのデータ入力と、ラッチ回路ＸＤＬ２への論理第２ページの第４クラスタのデータ入力が順に実行される。

シーケンサ１２３は、ラッチ回路ＸＤＬ２への論理第２ページの第４クラスタのデータ入力が終了していない場合（ステップＳ２６７＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２への論理第２ページの第４クラスタデータ入力が終了すると（ステップＳ２６７＿Ｙｅｓ）、ラッチ回路ＸＤＬ１～ＸＤＬ３への論理第２ページのデータ入力が終了する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１～ＸＤＬ３のデータをラッチ回路ＣＤＬ１～ＣＤＬ３にそれぞれ転送する（ステップＳ２６８）。なお、シーケンサ１２３は、ラッチ回路ＸＤＬ３へのデータ入力の間に、ラッチ回路ＸＤＬ２からラッチ回路ＡＤＬ２にデータを転送してもよいし、ラッチ回路ＸＤＬ１へのデータ入力の間に、ラッチ回路ＸＤＬ３からラッチ回路ＢＤＬ３にデータを転送してもよいし、ラッチ回路ＸＤＬ２へのデータ入力の間に、ラッチ回路ＸＤＬ１からラッチ回路ＢＤＬ１にデータを転送してもよいし、ラッチ回路ＸＤＬ３へのデータ入力の間に、ラッチ回路ＸＤＬ２からラッチ回路ＢＤＬ２にデータを転送してもよい。

次に、メモリ１００は、メモリコントローラ２００から論理第３ページの論理ページアドレスを受信する（ステップＳ２６９）。このとき、コマンドユーザインターフェイス回路１２１は、論理第３ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ３の先頭アドレスを設定する（ステップＳ２７０）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ３への論理第３ページの第１クラスタのデータ入力が開始される(ステップＳ２７１)。

シーケンサ１２３は、ラッチ回路ＸＤＬ３への論理第３ページの第１クラスタのデータ入力が終了していない場合（ステップＳ２７２＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ３への論理第３ページの第１クラスタのデータ入力が終了すると（ステップＳ２７２＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ３のデータをラッチ回路ＡＤＬ３に転送する（ステップＳ２７３）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２７４）。ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第３ページの第２クラスタのデータ入力と、ラッチ回路ＸＤＬ２への論理第３ページの第３クラスタのデータ入力と、ラッチ回路ＸＤＬ３への論理第３ページの第４クラスタのデータ入力とが順に実行される。

シーケンサ１２３は、ラッチ回路ＸＤＬ３への論理第３ページの第４クラスタのデータ入力が終了していない場合（ステップＳ２７５＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ３への論理第３ページの第４クラスタのデータ入力が終了すると（ステップＳ２７５＿Ｙｅｓ）、ラッチ回路ＸＤＬ１～ＸＤＬ３への論理第３ページのデータ入力が終了する。シーケンサ１２３は、外部ＲＢｎ信号を“Ｌ”レベルにする。そして、シーケンサ１２３は、入力された論理第１～第３ページのデータ、すなわち、ＬｏｗｅｒページとＭｉｄｄｌｅページとＵｐｐｅｒページとＴｏｐページとのデータの組み合わせに基づいて、各メモリセルトランジスタＭＣのステートを決定する。なお、シーケンサ１２３は、ラッチ回路ＸＤＬ１へのデータ入力の間に、ラッチ回路ＸＤＬ３からラッチ回路ＡＤＬ３にデータを転送してもよい。

シーケンサ１２３は、決定されたステートに基づいて、プログラム動作を実行する（ステップＳ２７６）。

プログラム動作終了後、シーケンサ１２３は、プログラムベリファイ動作を実行する(ステップＳ２７７)。

ベリファイをパスしていない場合（ステップＳ２７８＿Ｎｏ）、シーケンサ１２３は、プログラムループ回数が予め設定された上限回数に達したか確認する（ステップＳ２７９）。

プログラムループ回数が上限回数に達していない場合（ステップＳ２７９＿Ｎｏ）、シーケンサ１２３は、プログラム動作を実行する（ステップＳ２７６）。すなわち、シーケンサ１２３は、プログラムループを繰り返す。

プログラムループ回数が上限回数に達している場合（ステップＳ２７９＿Ｙｅｓ）、シーケンサ１２３は、書き込み動作を終了し、書き込み動作が正常に終了しなかった旨を、メモリコントローラ２００に報告する。

ベリファイをパスした場合（ステップＳ２７８＿Ｙｅｓ）、すなわち、“Ｓ１”ステート～“Ｓ１５”ステートの書き込みが終了すると、シーケンサ１２３は、外部ＲＢｎ信号を“Ｈ”レベルにして、フルシーケンス書き込み動作を終了する。

５．５．２書き込み動作のコマンドシーケンス
次に、書き込み動作のコマンドシーケンスの一例について、図５０を用いて説明する。図５０は、フルシーケンス書き込み動作のコマンドシーケンスである。図５０の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。

図５０に示すように、まず、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。

次に、メモリコントローラ２００は、メモリ１００に、論理第１ページのデータを送信する。論理第１ページの第１クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＡＤＬ１に転送される。論理第１ページの第２及び第３クラスタは、ラッチ回路ＸＤＬ２及びＸＤＬ３に格納された後、ラッチ回路ＢＤＬ２及びＢＤＬ３に転送される。論理第１ページの第４クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＢＤＬ１に転送される。

次に、メモリコントローラ２００は、メモリ１００に、次の論理ページのデータ入力を通知するコマンド“１Ａｈ”を送信する。次に、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”と、論理第２ページの論理ページアドレス“ＡＤ－Ｐ２”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ２”を物理ページアドレスに変換する。

次に、メモリコントローラ２００は、メモリ１００に、論理第２ページのデータを送信する。論理第２ページの第１クラスタは、ラッチ回路ＸＤＬ２に格納された後、ラッチ回路ＡＤＬ２に転送される。論理第２ページの第２クラスタは、ラッチ回路ＸＤＬ３に格納された後、ラッチ回路ＣＤＬ３に転送される。論理第２ページの第３クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＣＤＬ１に転送される。論理第２ページの第４クラスタは、ラッチ回路ＸＤＬ２に格納された後、ラッチ回路ＣＤＬ２に転送される。

次に、メモリコントローラ２００は、メモリ１００に、次の論理ページのデータ入力を通知するコマンド“１Ａｈ”を送信する。次に、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”と、論理第３ページの論理ページアドレス“ＡＤ－Ｐ３”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ３”を物理ページアドレスに変換する。

次に、メモリコントローラ２００は、メモリ１００に、論理第３ページのデータを送信する。論理第３ページの第１クラスタは、ラッチ回路ＸＤＬ３に格納された後、ラッチ回路ＡＤＬ３に転送される。論理第３ページの第２クラスタは、ラッチ回路ＸＤＬ１に格納される。論理第３ページの第３クラスタは、ラッチ回路ＸＤＬ２に格納される。論理第３ページの第４クラスタは、ラッチ回路ＸＤＬ３に格納される。

シーケンサ１２３は、コマンド“１０ｈ”を受信すると、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｌ”レベルにする。そして、シーケンサ１２３は、ラッチ回路ＡＤＬ１～ＡＤＬ３、ＢＤＬ１～ＢＤＬ３、ＣＤＬ１～ＣＤＬ３、及びＸＤＬ１～ＸＤＬ３に格納されたデータに基づいて、各メモリセルトランジスタＭＣのステートを決定し、書き込み動作を実行する。シーケンサ１２３は、書き込み動作終了後、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｈ”レベルにする。

５．６本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

６．第６実施形態
次に、第６実施形態について、説明する。第６実施形態では、第５実施形態と異なるＱＬＣのコーディングについて、１２個の例を示す。各例では、Ｔｏｐビット、Ｕｐｐｅｒビット、Ｍｉｄｄｌｅビット、及びＬｏｗｅｒビットに対するデータの割り付けにおいて、境界数が１個であるビットが、１つ含まれる。更に、境界数が１個ではないビットの境界数は、境界数の最大値が最小になるようにコーディングされている。以下、第５実施形態と異なる点を中心に説明する。

６．１第１例
まず、第１例のコーディングについて、図５１を用いて説明する。図５１は、各ステートへのデータの割り付けを示すテーブルである。

図５１に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“００１０”データ
“Ｓ１２”ステート：“０１１０”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“１１００”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ９、Ｒ１１、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、及びＲ１２によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１３、及びＲ１５によって確定する。従って、本例のデータの割り付けは、１－５－４－５コーディングである。

６．２第２例
次に、第２例のコーディングについて、図５２を用いて説明する。図５２は、各ステートへのデータの割り付けを示すテーブルである。

図５２に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１１１０”データ
“Ｓ１０”ステート：“１１００”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“０１１０”データ
“Ｓ１３”ステート：“００１０”データ
“Ｓ１４”ステート：“００００”データ
“Ｓ１５”ステート：“１０００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ１１、及びＲ１５によって確定する。従って、本例のデータの割り付けは、１－５－５－４コーディングである。

６．３第３例
次に、第３例のコーディングについて、図５３を用いて説明する。図５３は、各ステートへのデータの割り付けを示すテーブルである。

図５３に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“０１１０”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“１１００”データ
“Ｓ１５”ステート：“１０００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ１１、及びＲ１５によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ９、及びＲ１３によって確定する。従って、本例のデータの割り付けは、１－５－５－４コーディングである。

６．４第４例
次に、第４例のコーディングについて、図５４を用いて説明する。図５４は、各ステートへのデータの割り付けを示すテーブルである。

図５４に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“０００１”データ
“Ｓ８”ステート：“００００”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“０１１０”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“１０１０”データ
“Ｓ１５”ステート：“１０００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ９、Ｒ１１、Ｒ１３、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、Ｒ７、Ｒ１０、及びＲ１４によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ６、及びＲ１２によって確定する。従って、本例のデータの割り付けは、１－５－５－４コーディングである。

６．５第５例
次に、第５例のコーディングについて、図５５を用いて説明する。図５５は、各ステートへのデータの割り付けを示すテーブルである。

図５５に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“０００１”データ
“Ｓ８”ステート：“００００”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ９、Ｒ１１、Ｒ１３、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、Ｒ７、及びＲ１２によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ６、Ｒ１０、及びＲ１４によって確定する。従って、本例のデータの割り付けは、１－５－４－５コーディングである。

６．６第６例
次に、第６例のコーディングについて、図５６を用いて説明する。図５６は、各ステートへのデータの割り付けを示すテーブルである。

図５６に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“０００１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“１１０１”データ
“Ｓ８”ステート：“１１００”データ
“Ｓ９”ステート：“１１１０”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“００００”データ
“Ｓ１３”ステート：“００１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ９、Ｒ１１、Ｒ１３、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ６、Ｒ１０、及びＲ１４によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、Ｒ７、及びＲ１２によって確定する。従って、本例のデータの割り付けは、１－５－４－５コーディングである。

６．７第７例
次に、第７例のコーディングについて、図５７を用いて説明する。図５７は、各ステートへのデータの割り付けを示すテーブルである。

図５７に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“０００１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“１１０１”データ
“Ｓ８”ステート：“１１００”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１１１０”データ
“Ｓ１２”ステート：“０１１０”データ
“Ｓ１３”ステート：“０１００”データ
“Ｓ１４”ステート：“００００”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ１０、Ｒ１３、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ６、Ｒ９、Ｒ１１、及びＲ１４によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、Ｒ７、及びＲ１２によって確定する。従って、本例のデータの割り付けは、１－４－５－５コーディングである。

６．８第８例
次に、第８例のコーディングについて、図５８を用いて説明する。図５８は、各ステートへのデータの割り付けを示すテーブルである。

図５８に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ９、及びＲ１３によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ１１、及びＲ１４によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。従って、本例のデータの割り付けは、１－４－５－５コーディングである。

６．９第９例
次に、第９例のコーディングについて、図５９を用いて説明する。図５９は、各ステートへのデータの割り付けを示すテーブルである。

図５９に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“０００１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“１１０１”データ
“Ｓ８”ステート：“１１００”データ
“Ｓ９”ステート：“１１１０”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“００００”データ
“Ｓ１３”ステート：“０１００”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ９、Ｒ１１、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ６、Ｒ１０、Ｒ１３、及びＲ１５によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、Ｒ７、及びＲ１２によって確定する。従って、本例のデータの割り付けは、１－４－５－５コーディングである。

６．１０第１０例
次に、第１０例のコーディングについて、図６０を用いて説明する。図６０は、各ステートへのデータの割り付けを示すテーブルである。

図６０に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“０００１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ３、Ｒ７、Ｒ１０、Ｒ１３、及びＲ１５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ４、Ｒ６、及びＲ１２によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ５、Ｒ９、Ｒ１１、及びＲ１４によって確定する。従って、本例のデータの割り付けは、１－５－４－５コーディングである。

６．１１第１１例
次に、第１１例のコーディングについて、図６１を用いて説明する。図６１は、各ステートへのデータの割り付けを示すテーブルである。

図６１に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“０００１”データ
“Ｓ８”ステート：“００００”データ
“Ｓ９”ステート：“０１００”データ
“Ｓ１０”ステート：“０１１０”データ
“Ｓ１１”ステート：“１１１０”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“１０００”データ
“Ｓ１４”ステート：“１０１０”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、Ｒ７、Ｒ９、及びＲ１３によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ６、Ｒ１１、及びＲ１５によって確定する。従って、本例のデータの割り付けは、１－４－５－５コーディングである。

６．１２第１２例
次に、第１２例のコーディングについて、図６２を用いて説明する。図６２は、各ステートへのデータの割り付けを示すテーブルである。

図６２に示すように、本例では、第５実施形態と同様に、各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“０００１”データ
“Ｓ８”ステート：“００００”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１１１０”データ
“Ｓ１２”ステート：“１１００”データ
“Ｓ１３”ステート：“０１００”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ８によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ１０、Ｒ１２、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、Ｒ７、Ｒ１１、及びＲ１５によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ６、Ｒ９、及びＲ１３によって確定する。従って、本例のデータの割り付けは、１－４－５－５コーディングである。

６．１３本実施形態に係る効果
本実施形態のコーディングを第５実施形態に適用できる。

７．第７実施形態
次に、第７実施形態について説明する。第７実施形態では、第５実施形態とは異なるＱＬＣの読み出し動作について、２つの例を説明する。以下、第５実施形態と異なる点を中心に説明する。

７．１第１例
まず、第１例の読み出し動作について説明する。第１例では、論理第１～第３ページの読み出し動作において、選択ワード線ＷＬに印加する読み出し電圧の順序が、第５実施形態と異なる場合について、図６３～図６５を用いて説明する。図６３は、論理第１ページの読み出し動作のコマンドシーケンスである。図６４は、論理第２ページの読み出し動作のコマンドシーケンスである。図６５は、論理第３ページの読み出し動作のコマンドシーケンスである。図６３～図６５の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図６３～図６５の例では、コマンドの一部及びアドレスも省略されている。更に、図６３～図６５の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

まず、論理第１ページの読み出し動作におけるコマンドシーケンスを説明する。
図６３に示すように、論理第１ページに対応するＬｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）及びＭｉｄｄｌｅページの読み出し動作（読み出し動作Ｒ３、Ｒ７、Ｒ１１、及びＲ１５）において、シーケンサ１２３は、読み出し動作をＲ１５、Ｒ１１、Ｒ８、Ｒ７、及びＲ３の順に実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１５、Ｖ１１、Ｖ８、Ｖ７、及びＶ３が順に印加される。シーケンサ１２３は、読み出し動作Ｒ３まで終了した後に、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｈ”レベルにする。従って、Ｍｉｄｄｌｅページの読み出し動作終了後に、読み出したデータの出力が開始される。

なお、シーケンサ１２３は、読み出し動作をＲ３、Ｒ７、Ｒ８、Ｒ１１、及びＲ１５の順に実行してもよい。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ３、Ｖ７、Ｖ８、Ｖ１１、及びＶ１５が順に印加されてもよい。なお、シーケンサ１２３は、読み出し動作Ｒ８を実行すると、Ｌｏｗｅｒページのデータが確定するため、外部ＲＢｎ信号を“Ｈ”レベルにして、データを出力してもよい。

次に、論理第２ページの読み出し動作におけるコマンドシーケンスを説明する。
図６４に示すように、論理第２ページに対応するＬｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）及びＵｐｐｅｒページの読み出し動作（読み出し動作Ｒ２、Ｒ４、Ｒ６、Ｒ９、及びＲ１３）において、シーケンサ１２３は、読み出し動作をＲ１３、Ｒ９、Ｒ８、Ｒ６、Ｒ４、及びＲ２の順に実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１３、Ｖ９、Ｖ８、Ｖ６、Ｖ４、及びＶ２が順に印加される。シーケンサ１２３は、読み出し動作Ｒ２まで終了した後に、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｈ”レベルにする。従って、Ｕｐｐｅｒページの読み出し動作終了後に、読み出したデータの出力が開始される。

なお、シーケンサ１２３は、読み出し動作をＲ２、Ｒ４、Ｒ６、Ｒ８、Ｒ９、及びＲ１３の順に実行してもよい。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ９、及びＶ１３が順に印加されてもよい。なお、シーケンサ１２３は、読み出し動作Ｒ８を実行すると、Ｌｏｗｅｒページのデータが確定するため、外部ＲＢｎ信号を“Ｈ”レベルにして、データを出力してもよい。

次に、論理第３ページの読み出し動作におけるコマンドシーケンスを説明する。
図６５に示すように、論理第３ページに対応するＬｏｗｅｒページの読み出し動作（読み出し動作Ｒ８）及びＴｏｐページの読み出し動作（読み出し動作Ｒ１、Ｒ５、Ｒ１０、Ｒ１２、及びＲ１４）において、シーケンサ１２３は、読み出し動作をＲ１４、Ｒ１２、Ｒ１０、Ｒ８、Ｒ５、及びＲ１の順に実行する。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１４、Ｖ１２、Ｖ１０、Ｖ８、Ｖ５、及びＶ１が順に印加される。シーケンサ１２３は、読み出し動作Ｒ１まで終了した後に、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｈ”レベルにする。従って、Ｔｏｐページの読み出し動作終了後に、読み出したデータの出力が開始される。

なお、シーケンサ１２３は、読み出し動作をＲ１、Ｒ５、Ｒ８、Ｒ１０、Ｒ１２、及びＲ１４の順に実行してもよい。すなわち、選択ワード線ＷＬに、読み出し電圧Ｖ１、Ｖ５、Ｖ８、Ｖ１０、Ｖ１２、及びＶ１４が順に印加されてもよい。なお、シーケンサ１２３は、読み出し動作Ｒ８を実行すると、Ｌｏｗｅｒページのデータが確定するため、外部ＲＢｎ信号を“Ｈ”レベルにして、データを出力してもよい。

７．２第２例
次に、第２例の読み出し動作について説明する。第２例では、シーケンシャル読み出し動作において、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、Ｕｐｐｅｒページ、及びＴｏｐページのデータが一括して読み出される場合について、図６６を用いて説明する。本例のシーケンシャル読み出し動作では、“Ｓ０”ステート～“Ｓ１５”ステートが一括して読み出される。図６６は、シーケンシャル読み出し動作のコマンドシーケンスである。図６６の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図６６の例では、コマンドの一部及びアドレスも省略されている。更に、図６６の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

図６６に示すように、シーケンサ１２３は、コマンド“３０ｈ”を受信すると、これに応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、シーケンシャル読み出し動作を実行する。より具体的には、シーケンサ１２３は、読み出し動作Ｒ１～Ｒ１５を順次実行する。このとき、選択ワード線ＷＬには、読み出し電圧Ｖ１～Ｖ１５が順次印加される。シーケンサ１２３は、読み出し動作Ｒ８が終了すると、Ｌｏｗｅｒページのデータを決定し、外部ＲＢｎ信号を“Ｈ”レベルにする。Ｌｏｗｅｒページのデータは、ラッチ回路ＡＤＬ１～ＡＤＬ３に格納される。ラッチ回路ＡＤＬ１のデータ（論理第１ページの第１クラスタのデータ）は、ラッチ回路ＸＤＬ１に転送される。メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）の出力を開始する。

シーケンサ１２３は、シーケンシャル読み出し動作を実行している間にラッチ回路ＸＤＬ１のデータ出力が終了すると、シーケンシャル読み出しが終了するまで外部ＲＢｎ信号を一旦“Ｌ”レベルにする。

シーケンサ１２３は、読み出し動作Ｒ１３まで終了すると、Ｕｐｐｅｒページのデータを決定する。Ｕｐｐｅｒページのデータは、ラッチ回路ＣＤＬ１～ＣＤＬ３に格納される。また、シーケンサ１２３は、読み出し動作Ｒ１５まで終了すると、Ｍｉｄｄｌｅページのデータを決定する。Ｍｉｄｄｌｅページのデータは、ラッチ回路ＢＤＬ１～ＢＤＬ３に格納される。ラッチ回路ＢＤＬ２のデータ（論理第１ページの第２クラスタのデータ）は、ラッチ回路ＸＤＬ２に転送される。ラッチ回路ＢＤＬ３のデータ（論理第１ページの第３クラスタのデータ）は、ラッチ回路ＸＤＬ３に転送される。ラッチ回路ＢＤＬ１のデータ（論理第１ページの第４クラスタのデータ）は、ラッチ回路ＸＤＬ１に転送される。

シーケンシャル読み出し動作が終了すると、シーケンサ１２３は、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｈ”レベルにする。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）の送信を再開する。入出力回路１１０は、信号ＲＥｎに応じて、ラッチ回路ＸＤＬ２、ＸＤＬ３、及びＸＤＬ１の順にデータを出力する。ラッチ回路ＸＤＬ１のデータ（論理第１ページの第４クラスタのデータ）の出力が終了すると、論理第１ページのデータ出力は終了する。

続いて、論理第２ページのデータの出力が開始される。ラッチ回路ＡＤＬ２のデータ（論理第２ページの第１クラスタのデータ）は、ラッチ回路ＸＤＬ２に転送される。ラッチ回路ＣＤＬ３のデータ（論理第２ページの第２クラスタのデータ）は、ラッチ回路ＸＤＬ３に転送される。ラッチ回路ＣＤＬ１のデータ（論理第２ページの第３クラスタのデータ）は、ラッチ回路ＸＤＬ１に転送される。そして、ラッチ回路ＸＤＬ２、ＸＤＬ３、及びＸＤＬ１の順にデータが出力される。ラッチ回路ＸＤＬ２のデータ（論理第２ページの第１クラスタのデータ）の出力が終了すると、ラッチ回路ＣＤＬ２のデータ（論理第２ページの第４クラスタのデータ）がラッチ回路ＸＤＬ２に転送される。ラッチ回路ＸＤＬ１のデータ（論理第２ページの第３クラスタのデータ）の出力が終了すると、ラッチ回路ＸＤＬ２のデータ（論理第２ページの第４クラスタのデータ）が出力される。ラッチ回路ＸＤＬ２のデータの出力が終了すると、論理第２ページのデータ出力は終了する。

続いて、論理第３ページのデータの出力が開始される。ラッチ回路ＡＤＬ３のデータ（論理第３ページの第１クラスタのデータ）は、ラッチ回路ＸＤＬ３に転送される。センス回路ＳＡ１のデータ（論理第３ページの第２クラスタのデータ）は、ラッチ回路ＸＤＬ１に転送される。センス回路ＳＡ２のデータ（論理第３ページの第３クラスタのデータ）は、ラッチ回路ＸＤＬ２に転送される。そして、ラッチ回路ＸＤＬ３、ＸＤＬ１、及びＸＤＬ２の順にデータが出力される。ラッチ回路ＸＤＬ３のデータ（論理第３ページの第１クラスタのデータ）の出力が終了すると、センス回路ＳＡ３のデータがラッチ回路ＸＤＬ３に転送される。ラッチ回路ＸＤＬ２のデータ（論理第３ページの第３クラスタのデータ）の出力が終了すると、ラッチ回路ＸＤＬ３のデータ（論理第３ページの第４クラスタのデータ）が出力される。ラッチ回路ＸＤＬ３のデータの出力が終了すると、論理第３ページのデータ出力は終了する。なお、シーケンシャル読み出し動作では、“Ｓ１５”ステートから“Ｓ０”ステートの順で一括して読み出してもよい。

７．３本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

８．第８実施形態
次に、第８実施形態について説明する。第８実施形態では、第１実施形態と物理ページにおける論理ページデータの割り付けが異なる場合について説明する。以下、第１実施形態と異なる点を中心に説明する。

８．１論理ページアドレスと物理ページアドレスとの変換動作
論理ページアドレスと物理ページアドレスとの変換動作の一例について、図６７及び図６８を用いて説明する。図６７は、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図６８は、物理ページに対する論理ページデータの割り付けを示す図である。

本実施形態では、第１実施形態と同様に、２ページの論理ページのデータを３ページの物理ページ（すなわち３ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

図６７に示すように、コマンドユーザインターフェイス回路１２１は、メモリコントローラ２００から２ページ分の論理ページアドレス及び論理ページの書き込み命令を受信すると、２ページ分の論理ページアドレスを３ページ分の物理ページアドレスに変換する。本実施形態では、コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを、Ｌｏｗｅｒページの第１セル領域、Ｍｉｄｄｌｅページの第１セル領域、及びＵｐｐｅｒページの第１セル領域の物理ページアドレスに変換する。また、コマンドユーザインターフェイス回路１２１は、論理第２ページの論理ページアドレスを、Ｌｏｗｅｒページの第２セル領域、Ｍｉｄｄｌｅページの第２セル領域、及びＵｐｐｅｒページの第２セル領域の物理ページアドレスに変換する。

例えば、シーケンサ１２３は、コマンドユーザインターフェイス回路１２１において変換された物理ページアドレスに基づいて、メモリグループＭＧのＬｏｗｅｒページの第１セル領域と、Ｍｉｄｄｌｅページの第１セル領域と、Ｕｐｐｅｒページの第１セル領域とに論理第１ページのデータを書き込み、Ｌｏｗｅｒページの第２セル領域と、Ｍｉｄｄｌｅページの第２セル領域と、Ｕｐｐｅｒページの第２セル領域とに論理第２ページのデータを書き込む。

次に、１つのメモリグループＭＧにおける論理ページデータの配置について詳述する。
図６８に示すように、例えば、メモリ１００は、Ｌｏｗｅｒページの第１セル領域に、論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページの第１セル領域に論理第１ページの第２クラスタを書き込み、Ｕｐｐｅｒページの第１セル領域に論理第１ページの第３クラスタを書き込む。また、メモリ１００は、Ｌｏｗｅｒページの第２セル領域に、論理第２ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページの第２セル領域に論理第２ページの第２クラスタを書き込み、Ｕｐｐｅｒページの第２セル領域に論理第２ページの第３クラスタを書き込む。

８．２本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

９．第９実施形態
次に、第９実施形態について説明する。第９実施形態では、第１実施形態と異なるセンスアンプ１３２及びページバッファ１３３の構成について３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。

９．１第１例
まず、第１例のセンスアンプ１３２及びページバッファ１３３の構成について、図６９を用いて説明する。図６９は、センスアンプ１３２及びページバッファ１３３のブロック図である。なお、図６９の例では、説明を簡略化するためビット線ＢＬが省略されている。

図６９に示すように、本例では、第１セル領域及び第１セル領域に対応するセンスアンプユニットＳＡＵ１と、第２セル領域及び第２セル領域に対応するセンスアンプユニットＳＡＵ２とが、交互に配置されている。従って、メモリグループＭＧにおいて、例えば、偶数番目のビット線ＢＬに接続されたメモリセルトランジスタＭＣが第１セル領域に含まれ、奇数番目のビット線ＢＬに接続されたメモリセルトランジスタＭＣが第２セル領域に含まれる。ラッチ回路ＸＤＬ（ＸＤＬ１及びＸＤＬ２）は、データバスを介してシリアルアクセスコントローラ１２６に接続され、シリアルアクセスコントローラ１２６とセンスアンプ１３２との間のデータの送受信に用いられる。

９．２第２例
次に、第２例のセンスアンプ１３２及びページバッファ１３３の構成について、図７０を用いて説明する。図７０は、センスアンプ１３２及びページバッファ１３３のブロック図である。なお、図７０の例では、説明を簡略化するためビット線ＢＬが省略されている。

図７０に示すように、本例では、ラッチ回路ＡＤＬ（ＡＤＬ１及びＡＤＬ２）及びラッチ回路ＸＤＬ（ＸＤＬ１及びＸＤＬ２）が、データバスを介して、シリアルアクセスコントローラ１２６に接続され、シリアルアクセスコントローラ１２６とセンスアンプ１３２との間のデータの送受信に用いられる。

なお、ラッチ回路ＢＤＬ（ＢＤＬ１及びＢＤＬ２）及びラッチ回路ＸＤＬ（ＸＤＬ１及びＸＤＬ２）が、データバスを介して、シリアルアクセスコントローラ１２６に接続されてもよい。

９．３第３例
次に、第３例のセンスアンプ１３２及びページバッファ１３３の構成について、図７１を用いて説明する。図７１は、センスアンプ１３２及びページバッファ１３３のブロック図である。なお、図７１の例では、説明を簡略化するためビット線ＢＬが省略されている。

図７１に示すように、本例では、ラッチ回路ＡＤＬ（ＡＤＬ１及びＡＤＬ２）、ラッチ回路ＢＤＬ（ＢＤＬ１及びＢＤＬ２）、及びラッチ回路ＸＤＬ（ＸＤＬ１及びＸＤＬ２）が、データバスを介して、シリアルアクセスコントローラ１２６に接続され、シリアルアクセスコントローラ１２６とセンスアンプ１３２との間のデータの送受信に用いられる。

９．４本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態の第１例に係る構成であれば、センスアンプユニットＳＡＵ１とセンスアンプユニットＳＡＵ２とを交互に配置できる。これにより、センスアンプユニットＳＡＵ１とセンスアンプユニットＳＡＵ２との間でデータの移動が可能となる。このような物理的な分割（配置）は、回路の応答速度の改善、回路間の配線のレイアウト容易化、ラッチ回路間の演算の容易化など様々な理由で行われる。

更に、本実施形態の第２例及び第３例に係る構成であれば、ラッチ回路ＡＤＬ及び／またはラッチ回路ＢＤＬが、データバスを介してシリアルアクセスコントローラ１２６に接続されている。このため、ラッチ回路ＡＤＬ及び／またはラッチ回路ＢＤＬは、ラッチ回路ＸＤＬを介さずに、シリアルアクセスコントローラ１２６とのデータの送受信ができる。よって、動作速度が向上できる。更に、データ転送の頻度を低減できるため、消費電力が低減できる。なお、ＱＬＣの場合は、ページバッファ１３３は、ラッチ回路ＡＤＬ、ＢＤＬ、及びＸＤＬに加えて、ラッチ回路ＣＤＬを含んでいてもよい。

なお、本実施形態の第１例と、第２例または第３例とを組み合わせてもよい。

１０．第１０実施形態
次に、第１０実施形態について説明する。第１０実施形態では、第１セル領域と第２セル領域とに異なるコーディングを適用する場合について説明する。以下、第１実施形態と異なる点を中心に説明する。

１０．１論理ページアドレスと物理ページアドレスとの変換動作
まず、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図７２を用いて説明する。図７２は、物理ページに対する論理ページデータの割り付けを示す図である。

本実施形態では、２ページの論理ページのデータを３ページの物理ページ（すなわち３ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

図７２に示すように、論理第１ページ及び論理第２ページのデータをそれぞれ３分割して、先頭データから第１クラスタ～第３クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページの第１セル領域に、論理第１ページの第１クラスタを書き込み、Ｌｏｗｅｒページの第２セル領域に論理第１ページの第２クラスタを書き込み、Ｍｉｄｄｌｅページの第１セル領域に論理第１ページの第３クラスタを書き込む。また、メモリ１００は、Ｍｉｄｄｌｅページの第２セル領域に、論理第２ページの第１クラスタを書き込み、Ｕｐｐｅｒページの第１セル領域に論理第２ページの第２クラスタを書き込み、Ｕｐｐｅｒページの第２セル領域に論理第２ページの第３クラスタを書き込む。

１０．２メモリセルトランジスタのコーディング
次に、メモリセルトランジスタＭＣのコーディングについて、図７３を用いて説明する。図７３は、各ステートへのデータの割り付けを示すテーブルである。

図７３に示すように、本実施形態では、第１セル領域と第２セル領域とにおいて異なるコーディングが適用される。この場合、論理ページの読み出し動作において、論理ページのデータを確定させる境界の位置が、第１セル領域と第２セル領域とで同じになるように、それぞれのコーディングが選択される。

より具体的には、論理第１ページの読み出し動作の場合、第１セル領域においてＬｏｗｅｒページ及びＭｉｄｄｌｅページのデータを確定させる境界の位置と、第２セル領域においてＬｏｗｅｒページのデータを確定させる境界の位置とが同じとなる。また、論理第２ページの読み出し動作の場合、第１セル領域においてＵｐｐｅｒページのデータを確定させる境界の位置と、第２セル領域においてＭｉｄｄｌｅページとＵｐｐｅｒページのデータを確定させる境界の位置とが同じとなる。

例えば、第１セル領域では、メモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“０１１”データ
“Ｓ２”ステート：“００１”データ
“Ｓ３”ステート：“１０１”データ
“Ｓ４”ステート：“１００”データ
“Ｓ５”ステート：“０００”データ
“Ｓ６”ステート：“０１０”データ
“Ｓ７”ステート：“１１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ２及びＲ６によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ１、Ｒ３、Ｒ５、及びＲ７によって確定する。従って、第１セル領域のデータの割り付けは、１－２－４コーディングである。

また、第２セル領域では、メモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１”データ
“Ｓ１”ステート：“１０１”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“００１”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“０１０”データ
“Ｓ７”ステート：“１１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ２、Ｒ４、及びＲ６によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ１及びＲ５によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ３及びＲ７によって確定する。従って、第２セル領域のデータの割り付けは、３－２－２コーディングである。

論理第１ページの読み出し動作を行う場合、読み出し動作の対象となるのは、Ｌｏｗｅｒページの第１及び第２セル領域、並びにＭｉｄｄｌｅページの第１セル領域である。第１領域において、Ｌｏｗｅｒページのデータは、読み出し動作Ｒ４によって確定する。Ｍｉｄｄｌｅページのデータは、読み出し動作Ｒ２及びＲ６によって確定する。また、第２セル領域において、Ｌｏｗｅｒページのデータは、読み出し動作Ｒ２、Ｒ４、及びＲ６によって確定する。従って、論理第１ページのデータは、第１セル領域及び第２セル領域共に、読み出し動作Ｒ２、Ｒ４、及びＲ６によって確定する。なお、論理第１ページの読み出し動作において、選択ワード線ＷＬに、電圧Ｖ２、Ｖ４、及びＶ６の順に読み出し電圧が印加されてもよいし、電圧Ｖ６、Ｖ４、及びＶ２の順に読み出し電圧が印加されてもよい。また、読み出し動作Ｒ４が終了すると論理第１ページの第１クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。

論理第２ページの読み出し動作を行う場合、読み出し動作の対象となるのは、Ｍｉｄｄｌｅページの第２セル領域、並びにＵｐｐｅｒページの第１及び第２セル領域である。第１セル領域において、Ｕｐｐｅｒページのデータは、読み出し動作Ｒ１、Ｒ３、Ｒ５、及びＲ７によって確定する。第２セル領域において、Ｍｉｄｄｌｅページのデータは、読み出し動作Ｒ１及びＲ５によって確定する。Ｕｐｐｅｒページのデータは、読み出し動作Ｒ３及びＲ７によって確定する。従って、論理第２ページのデータは、第１セル領域及び第２セル領域共に、読み出し動作Ｒ１、Ｒ３、Ｒ５、及びＲ７によって確定する。なお、論理第２ページの読み出し動作において、選択ワード線ＷＬに、電圧Ｖ１、Ｖ３、Ｖ５、及びＶ７の順に読み出し電圧が印加されてもよいし、電圧Ｖ７、Ｖ５、Ｖ３、及びＶ１の順に読み出し電圧が印加されてもよい。例えば、選択ワード線ＷＬに、電圧Ｖ１、Ｖ３、Ｖ５、及びＶ７の順に読み出し電圧が印加される場合、読み出し動作Ｒ１及びＲ５が終了すると論理第２ページの第１クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。例えば、選択ワード線ＷＬに、電圧Ｖ７、Ｖ５、Ｖ３、及びＶ１の順に読み出し電圧が印加される場合、読み出し動作Ｒ７及びＲ２が終了すると、論理第２ページの第３クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。この場合、例えば、メモリ１００において、図７２を用いて説明した論理第２ページの第１クラスタの割り付けと論理第２ページの第３クラスタの割り付けとを入れ替えてもよい。割り付けを入れ替えることにより、メモリ１００は、論理第２ページの第１クラスタのデータを、割り付けを入れ替える前より早く外部に出力し得る。

１０．３本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、セル領域毎に異なるコーディングを適用できる。更に、論理ページの読み出し動作において、各セル領域において、論理ページのデータを確定させる境界の位置が同じになるように、コーディングを選択できる。これにより、論理ページの読み出し動作において、複数の物理ページのデータを読み出す場合に、境界数を最小にできる。従って、読み出し動作の回数の増加を抑制できるため、処理能力を向上できる。例えば、本実施形態の場合、論理第１ページは３回の読み出し動作でデータを確定でき、論理第２ページは４回の読み出し動作でデータを確定できる。

１１．第１１実施形態
次に、第１１実施形態について説明する。第１１実施形態では、１ページ分の論理ページのデータを複数の物理ページに割り付ける場合について３つの例を説明する。以下、第１～第１０実施形態と異なる点を中心に説明する。

１１．１第１例
まず、第１例の論理ページアドレスと物理ページアドレスとの変換動作について、図７４を用いて説明する。図７４は、物理ページに対する論理ページデータの割り付けを示す図である。

本例では、１ページの論理ページのデータを３ページの物理ページ（すなわち３ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

図７４示すように、論理第１ページのデータをそれぞれ３分割して、先頭データから第１クラスタ～第３クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページに論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページに論理第１ページの第２クラスタを書き込み、Ｕｐｐｅｒページに論理第１ページの第３クラスタを書き込む。

１１．２第２例
次に、第２例の論理ページアドレスと物理ページアドレスとの変換動作について説明する。

本例では、１ページの論理ページのデータを４ページの物理ページ（すなわち４ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

まず、本例のメモリセルトランジスタＭＣの取り得る閾値電圧分布の一例について、図７５を用いて説明する。図７５は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。

図７５に示すように、本例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“０１０１”データ
“Ｓ３”ステート：“１１０１”データ
“Ｓ４”ステート：“１１００”データ
“Ｓ５”ステート：“１０００”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０１１”データ
“Ｓ８”ステート：“００１１”データ
“Ｓ９”ステート：“０００１”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０１００”データ
“Ｓ１２”ステート：“０１１０”データ
“Ｓ１３”ステート：“００１０”データ
“Ｓ１４”ステート：“１０１０”データ
“Ｓ１５”ステート：“１１１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ４、Ｒ６、及びＲ１０によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ２、Ｒ７、Ｒ９、及びＲ１２によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ５、Ｒ１１、Ｒ１３、及びＲ１５によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ８、及びＲ１４によって確定する。従って、本例のデータの割り付けは、３－４－４－４コーディングである。

なお、“Ｓ０”～“Ｓ１５”ステートへのデータの割り付けは、３－４－４－４コーディングに限定されない。例えば、第５及び第６実施形態で説明したいずれかのコーディングが適用されてもよい。

次に、論理ページアドレスと物理ページアドレスとの変換動作について、図７６を用いて説明する。図７６は、物理ページに対する論理ページデータの割り付けを示す図である。

図７６に示すように、論理第１ページのデータをそれぞれ４分割して、先頭データから第１クラスタ～第４クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページに論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページに論理第１ページの第２クラスタを書き込み、Ｕｐｐｅｒページに論理第１ページの第３クラスタを書き込み、Ｔｏｐページに論理第１ページの第４クラスタを書き込む。

１１．３第３例
次に、第３例の論理ページアドレスと物理ページアドレスとの変換動作について説明する。

本例では、２ページの論理ページのデータを４ページの物理ページ（すなわち４ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

まず、本例のメモリセルトランジスタＭＣの取り得る閾値電圧分布の一例について、図７７を用いて説明する。図７７は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。

図７７に示すように、本例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。各ステートに対し、２つの隣接する状態（ステート）間で１ビットのデータが変化するグレイ符号となるように、データが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１１０１”データ
“Ｓ６”ステート：“１１００”データ
“Ｓ７”ステート：“０１００”データ
“Ｓ８”ステート：“０１０１”データ
“Ｓ９”ステート：“０００１”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“１０１０”データ
“Ｓ１３”ステート：“１１１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“００１０”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ６、Ｒ８、及びＲ１０によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４及びＲ１２によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。Ｔｏｐページは、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。従って、本例のデータの割り付けは、３－２－５－５コーディングである。

なお、“Ｓ０”～“Ｓ１５”ステートへのデータの割り付けは、３－２－５－５コーディングに限定されない。例えば、第５及び第６実施形態で説明したいずれかのコーディングが適用されてもよい。または、第１１実施形態の第２例で説明した３－４－４－４コーディングが適用されてもよい。

次に、論理ページアドレスと物理ページアドレスとの変換動作について、図７８を用いて説明する。図７８は、物理ページに対する論理ページデータの割り付けを示す図である。

図７８に示すように、論理第１及び第２ページのデータをそれぞれ２分割して、先頭データから第１クラスタ及び第２クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページに論理第１ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページに論理第１ページの第２クラスタを書き込み、Ｕｐｐｅｒページに論理第２ページの第１クラスタを書き込み、Ｔｏｐページに論理第２ページの第２クラスタを書き込む。

１１．４本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

１２．第１２実施形態
次に、第１２実施形態について説明する。第１２実施形態では、第１～第３セル領域に異なるコーディングを適用する場合について説明する。以下、第１～第１１実施形態と異なる点を中心に説明する。

１２．１論理ページアドレスと物理ページアドレスとの変換動作
まず、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図７９を用いて説明する。図７９は、物理ページに対する論理ページデータの割り付けを示す図である。

本実施形態では、３ページの論理ページのデータを４ページの物理ページ（すなわち４ページデータを記憶可能な１つのメモリグループＭＧ）に割り付ける場合について説明する。

図７９に示すように、論理第１～第３ページのデータをそれぞれ４分割して、先頭データから第１クラスタ～第４クラスタとする。例えば、メモリ１００は、Ｌｏｗｅｒページの第１セル領域に論理第１ページの第１クラスタを書き込み、Ｌｏｗｅｒページの第２セル領域に論理第１ページの第２クラスタを書き込み、Ｌｏｗｅｒページの第３セル領域に論理第１ページの第３クラスタを書き込む。メモリ１００は、Ｍｉｄｄｌｅページの第１セル領域に論理第１ページの第４クラスタを書き込み、Ｍｉｄｄｌｅページの第２セル領域に論理第２ページの第１クラスタを書き込み、Ｍｉｄｄｌｅページの第３セル領域に論理第２ページの第２クラスタを書き込む。メモリ１００は、Ｕｐｐｅｒページの第１セル領域に論理第２ページの第３クラスタを書き込み、Ｕｐｐｅｒページの第２セル領域に論理第２ページの第４クラスタを書き込み、Ｕｐｐｅｒページの第３セル領域に論理第３ページの第１クラスタを書き込む。メモリ１００は、Ｔｏｐページの第１セル領域に論理第３ページの第２クラスタを書き込み、Ｔｏｐページの第２セル領域に論理第３ページの第３クラスタを書き込み、Ｔｏｐページの第３セル領域に論理第３ページの第４クラスタを書き込む。

１２．２メモリセルトランジスタのコーディング
次に、メモリセルトランジスタＭＣのコーディングについて、図８０を用いて説明する。図８０は、各ステートへのデータの割り付けを示すテーブルである。

図８０に示すように、本実施形態では、第１～第３セル領域において異なるコーディングが適用される。この場合、論理ページの読み出し動作において、論理ページのデータを確定させる境界の位置が、第１セル領域と第２セル領域と第３セル領域とで同じになるように、それぞれのコーディングが選択される。

より具体的には、論理第１ページの読み出し動作の場合、第１セル領域においてＬｏｗｅｒページ及びＭｉｄｄｌｅページのデータを確定させる境界の位置と、第２セル領域においてＬｏｗｅｒページのデータを確定させる境界の位置と、第３セル領域においてＬｏｗｅｒページのデータを確定させる境界の位置とが同じとなる。また、論理第２ページの読み出し動作の場合、第１セル領域においてＵｐｐｅｒページのデータを確定させる境界の位置と、第２セル領域においてＭｉｄｄｌｅページとＵｐｐｅｒページのデータを確定させる境界の位置と、第３セル領域においてＭｉｄｄｌｅページのデータを確定させる境界の位置とが同じとなる。更に、論理第３ページの読み出し動作の場合、第１セル領域においてＴｏｐページのデータを確定させる境界の位置と、第２セル領域においてＴｏｐページのデータを確定させる境界の位置と、第３セル領域においてＵｐｐｅｒページ及びＴｏｐページのデータを確定させる境界の位置とが同じとなる。

例えば、第１セル領域では、メモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“１１０１”データ
“Ｓ２”ステート：“０１０１”データ
“Ｓ３”ステート：“０１００”データ
“Ｓ４”ステート：“００００”データ
“Ｓ５”ステート：“１０００”データ
“Ｓ６”ステート：“１１００”データ
“Ｓ７”ステート：“１１１０”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“０１１０”データ
“Ｓ１１”ステート：“０１１１”データ
“Ｓ１２”ステート：“００１１”データ
“Ｓ１３”ステート：“１０１１”データ
“Ｓ１４”ステート：“１００１”データ
“Ｓ１５”ステート：“０００１”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ３及びＲ１１によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ１、Ｒ７、及びＲ１４によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ４、Ｒ６、Ｒ８、Ｒ１０、及びＲ１２によって確定する。Ｔｏｐページは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。従って、第１セル領域のデータの割り付けは、２－３－５－５コーディングである。

第２セル領域では、メモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“１１１０”データ
“Ｓ２”ステート：“０１１０”データ
“Ｓ３”ステート：“０１１１”データ
“Ｓ４”ステート：“００１１”データ
“Ｓ５”ステート：“１０１１”データ
“Ｓ６”ステート：“１００１”データ
“Ｓ７”ステート：“１０００”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“００１０”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０００１”データ
“Ｓ１２”ステート：“０１０１”データ
“Ｓ１３”ステート：“１１０１”データ
“Ｓ１４”ステート：“１１００”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ６、Ｒ８、及びＲ１０によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ４及びＲ１２によって確定する。Ｔｏｐページは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。従って、第２セル領域のデータの割り付けは、５－３－２－５コーディングである。

第３セル領域では、メモリセルトランジスタＭＣに対して、“Ｔｏｐビット／Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“１１１０”データ
“Ｓ２”ステート：“０１１０”データ
“Ｓ３”ステート：“０１１１”データ
“Ｓ４”ステート：“０１０１”データ
“Ｓ５”ステート：“０００１”データ
“Ｓ６”ステート：“００１１”データ
“Ｓ７”ステート：“００１０”データ
“Ｓ８”ステート：“００００”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“１０１０”データ
“Ｓ１１”ステート：“１０１１”データ
“Ｓ１２”ステート：“１００１”データ
“Ｓ１３”ステート：“１１０１”データ
“Ｓ１４”ステート：“１１００”データ
“Ｓ１５”ステート：“０１００”データ

このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒページは、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。Ｍｉｄｄｌｅページは、読み出し動作Ｒ４、Ｒ６、Ｒ８、Ｒ１０、及びＲ１２によって確定する。Ｕｐｐｅｒページは、読み出し動作Ｒ５及びＲ１３によって確定する。Ｔｏｐページは、読み出し動作Ｒ２、Ｒ９、及びＲ１５によって確定する。従って、第３セル領域のデータの割り付けは、５－５－２－３コーディングである。

論理第１ページの読み出し動作を行う場合、読み出し動作の対象となるのは、Ｌｏｗｅｒページの第１～第３セル領域、並びにＭｉｄｄｌｅページの第１セル領域である。第１領域において、Ｌｏｗｅｒページのデータは、読み出し動作Ｒ３及びＲ１１によって確定する。Ｍｉｄｄｌｅページのデータは、読み出し動作Ｒ１、Ｒ７、及びＲ１４によって確定する。第２セル領域において、Ｌｏｗｅｒページのデータは、Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。第３セル領域において、Ｌｏｗｅｒページのデータは、Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。従って、論理第１ページのデータは、第１セル領域、第２セル領域、及び第３セル領域共に、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。なお、論理第１ページの読み出し動作において、選択ワード線ＷＬに印加される読み出し電圧の順序は、電圧Ｖ１、Ｖ３、Ｖ７、Ｖ１１、及びＶ１４の順であってもよいし、電圧Ｖ１４、Ｖ１１、Ｖ７、Ｖ３、及びＶ１の順でもよい。また、読み出し動作Ｒ１１及びＲ３が終了すると、論理第１ページの第１クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。

論理第２ページの読み出し動作を行う場合、読み出し動作の対象となるのは、Ｍｉｄｄｌｅページの第２及び第３セル領域、並びにＵｐｐｅｒページの第１及び第２セル領域である。第１セル領域において、Ｕｐｐｅｒページのデータは、読み出し動作Ｒ４、Ｒ６、Ｒ８、Ｒ１０、及びＲ１２によって確定する。第２セル領域において、Ｍｉｄｄｌｅページのデータは、読み出し動作Ｒ６、Ｒ８、及びＲ１０によって確定する。Ｕｐｐｅｒページのデータは、読み出し動作Ｒ４及びＲ１２によって確定する。第３セル領域において、Ｍｉｄｄｌｅページのデータは、読み出し動作Ｒ４、Ｒ６、Ｒ８、Ｒ１０、及びＲ１２によって確定する。従って、論理第２ページのデータは、第１セル領域、第２セル領域、及び第３セル領域共に、読み出し動作Ｒ４、Ｒ６、Ｒ８、Ｒ１０、及びＲ１２によって確定する。なお、論理第２ページの読み出し動作において、選択ワード線ＷＬに印加される読み出し電圧の順序は、電圧Ｖ４、Ｖ６、Ｖ８、Ｖ１０、及びＶ１２の順でもよいし、電圧Ｖ１２、Ｖ１０、Ｖ８、Ｖ６、及びＶ４の順でもよい。また、読み出し動作Ｒ６、Ｒ８、及びＲ１０が終了すると、論理第２ページの第１クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。また、読み出し動作Ｒ４及びＲ１２が終了すると、論理第２ページの第４クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。この場合、例えば、メモリ１００において、図７９を用いて説明した論理第２ページの第１クラスタの割り付けと論理第２ページの第４クラスタの割り付けとを入れ替えてもよい。割り付けを入れ替えることにより、論理第２ページの第１クラスタのデータを、割り付けを入れ替える前より早く外部に出力し得る。

論理第３ページの読み出し動作を行う場合、読み出し動作の対象となるのは、Ｕｐｐｅｒページの第３セル領域、及びＴｏｐページの第１～第３セル領域である。第１セル領域において、Ｔｏｐページのデータは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。第２セル領域において、Ｔｏｐページのデータは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。第３セル領域において、Ｕｐｐｅｒページのデータは、読み出し動作Ｒ５及びＲ１３によって確定する。Ｔｏｐページのデータは、読み出し動作Ｒ２、Ｒ９、及びＲ１５によって確定する。従って、論理第３ページのデータは、第１セル領域、第２セル領域、及び第３セル領域共に、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。また、論理第３ページの読み出し動作において、選択ワード線ＷＬに印加される読み出し電圧の順序は、電圧Ｖ２、Ｖ５、Ｖ９、Ｖ１３、及びＶ１５の順でもよいし、電圧Ｖ１５、Ｖ１３、Ｖ９、Ｖ５、及びＶ２の順でもよい。読み出し動作Ｒ１３及びＲ５が終了すると、論理第３ページの第１クラスタのデータが確定するため、メモリ１００は、このデータをラッチ回路ＸＤＬに転送して外部に出力してもよい。

１２．３本実施形態に係る効果
本実施形態に係る構成であれば、第１及び第１０実施形態と同様の効果が得られる。例えば、本実施形態の場合、論理第１ページは５回の読み出し動作でデータを確定でき、論理第２ページは５回の読み出し動作でデータを確定でき、論理第３ページは５回の読み出し動作でデータを確定できる。

１３．第１３実施形態
次に、第１３実施形態について説明する。第１３実施形態では、２つのメモリセルトランジスタＭＣを用いて３ビットのデータを記憶する場合について説明する。以下、第１～第１２実施形態と異なる点を中心に説明する。

１３．１メモリセルトランジスタの閾値電圧分布
まず、メモリセルトランジスタＭＣの取り得る閾値電圧分布について、図８１を用いて説明する。図８１は、メモリセルトランジスタＭＣの閾値電圧分布図である。

図８１に示すように、各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば３個の分布のいずれかに含まれる値を取る。すなわち、本実施形態のメモリセルトランジスタＭＣは、３値のデータを保持可能な１．５ｂｉｔ／Ｃｅｌｌである。以下、３個の分布を閾値電圧の低い順にそれぞれ、“Ｓ０”ステート、“Ｓ１”ステート、及び“Ｓ２”ステートと表記する。

“Ｓ０”ステートは、例えば、データの消去状態に相当する。そして“Ｓ１”及び“Ｓ２”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１及びＶ２とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖｒｅａｄの関係にある。

以下、“Ｓ１”及び“Ｓ２”ステートの読み出し動作に対応する読み出し動作のことを、それぞれ読み出し動作Ｒ１及びＲ２と表記する。読み出し動作Ｒ１は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルトランジスタＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。

以下、読み出し動作Ｒ１（読み出し電圧Ｖ１）に対応するデータを「Ｖ１データ」と表記し、読み出し動作Ｒ２（読み出し電圧Ｖ２）に対応するデータを「Ｖ２データ」と表記する。

以上のように、各メモリセルトランジスタＭＣは、３個の閾値電圧分布のいずれかを有することで、３種類の状態を取ることができる。

１３．２コーディング
次に、コーディングについて、図８２を用いて説明する。図８２は、２つのメモリセルトランジスタＭＣによるデータの割り付けを示すテーブルである。

本実施形態では、２つのメモリセルトランジスタＭＣを組（以下、「セルユニット」とも表記する）にして、８値（３ビット）のデータを保持する。従って、メモリセルアレイ１３０は、３ｂｉｔ／２Ｃｅｌｌ（以下、「Ｄ１．５（３値）」とも表記する）の構成である。以下では、セルユニットを構成する２つのメモリセルトランジスタＭＣをそれぞれ「Ａセル」及び「Ｂセル」と表記する。本実施形態では、第１セル領域に含まれるメモリセルトランジスタＭＣが「Ａセル」として機能し、第２セル領域に含まれるメモリセルトランジスタＭＣが「Ｂセル」として機能する。また、複数のセルユニットに対して一括して書き込まれるデータの単位を「セクション」と表記する。例えば、１つのセクションのデータを書き込む場合、セクションのサイズ（データ長）は、１つのメモリグループＭＧに含まれるメモリセルトランジスタＭＣの個数の１／２である。すなわち、セクションのサイズは、物理ページのページサイズの１／２である。

セルユニットの８値の状態を、２進数表記で“０００”～“１１１”に割り付けることで、セルユニットは、３ビットのデータを保持できる。以下、セルユニットによる３ビットのデータをそれぞれ、「セルユニットの第１ビット」、「セルユニットの第２ビット」、及び「セルユニットの第３ビット」と表記する。また、メモリグループＭＧに一括して書き込まれる（または読み出される）セルユニットの第１ビットの集合を「第１セクション」と表記し、セルユニットの第２ビットの集合を「第２セクション」と表記し、セルユニットの第３ビットの集合を「第３セクション」と表記する。

図８２の例では、“Ａセル／Ｂセル”のステートの組み合わせに対して、“第１セクション（セルユニットの第１ビット）／第２セクション（セルユニットの第２ビット）／第３セクション（セルユニットの第３ビット）”に以下に示すようにデータが割り付けられる。

“Ｓ０／Ｓ０”ステート：“１１１”データ
“Ｓ０／Ｓ１”ステート：“１００”データ
“Ｓ０／Ｓ２”ステート：“０００”データ
“Ｓ１／Ｓ０”ステート：“１１０”データ
“Ｓ１／Ｓ１”ステート：“１０１”データ
“Ｓ１／Ｓ２”ステート：“００１”データ
“Ｓ２／Ｓ０”ステート：“０１０”データ
“Ｓ２／Ｓ１”ステート：“０１１”データ
このようにＡセルとＢセルとのステートの組み合わせにより、３ビットの状態を表す。なお、Ａセル／Ｂセル＝“Ｓ２／Ｓ２”の場合は、使用しないように定義する。

第１セクションのビット値（セルユニットの第１ビット）は、Ａセル（第１セル領域）における読み出し動作Ｒ２（読み出し電圧Ｖ２）と、Ｂセル（第２セル領域）における読み出し動作Ｒ２（読み出し電圧Ｖ２）により確定する。ＡセルまたはＢセルが“Ｓ２”ステートである場合、第１セクションのビット値には、“０”が割り付けられる。

第２セクションのビット値（セルユニットの第２ビット）は、Ａセル（第１セル領域）における読み出し動作Ｒ２（読み出し電圧Ｖ２）と、Ｂセル（第２セル領域）における読み出し動作Ｒ１（読み出し電圧Ｖ１）により確定する。Ａセルが“Ｓ０”または“Ｓ１”ステートであり、且つＢセルが“Ｓ１”または“Ｓ２”ステートである場合、第２セクションのビット値には、“０”が割り付けられる。

第３セクションのビット値（セルユニットの第３ビット）は、Ａセル（第１セル領域）における読み出し動作Ｒ１（読み出し電圧Ｖ１）と、Ｂセル（第２セル領域）における読み出し動作Ｒ１（読み出し電圧Ｖ１）により確定する。Ａセルが“Ｓ０”ステートであり、且つＢセルが“Ｓ１”または“Ｓ２”ステートである場合、または、Ａセルが“Ｓ１”または“Ｓ２”ステートであり、且つＢセルが“Ｓ０”ステートである場合、第３セクションのビット値には、“０”が割り付けられる。

１３．３セクションのビット値の算出
次に、セクションのビット値の算出について、図８３を用いて説明する。図８３は、Ａセル及びＢセルへのデータの割り付けと、セクションのビット値との関係を示す図である。図８３の例では、論理積演算を“＆”で示し、データの否定を“～”で示す。

図８３に示すように、ＡセルまたはＢセルの読み出し動作Ｒ１において、閾値電圧が読み出し電圧Ｖ１以上である場合、Ｖ１データとして、“０”データが割り付けられ、閾値電圧が読み出し電圧Ｖ１未満である場合、Ｖ１データとして、“１”データが割り付けられる。また、ＡセルまたはＢセルの読み出し動作Ｒ２において、閾値電圧が読み出し電圧Ｖ２以上である場合、Ｖ２データとして、“０”データが割り付けられ、閾値電圧が読み出し電圧Ｖ２未満である場合、Ｖ２データとして、“１”データが割り付けられる。すると、各セクションのビット値は、以下のような演算で算出される。

第１セクションのビット値は、読み出し電圧Ｖ２を用いたＡセルの読み出し結果（Ｖ２データ）と、読み出し電圧Ｖ２を用いたＢセルの読み出し結果（Ｖ２データ）と、の参照否定排他的論理和演算（ＥＸＮＯＲ）により算出される。

第２セクションのビット値は、読み出し電圧Ｖ２を用いたＡセルの読み出し結果（Ｖ２データ）と、読み出し電圧Ｖ１を用いたＢセルの読み出し結果（Ｖ１データ）の否定と、の否定論理積演算（ＮＡＮＤ）の演算により算出される。

第３セクションのビット値は、読み出し電圧Ｖ１を用いたＡセルの読み出し結果（Ｖ１データ）と、読み出し電圧Ｖ１を用いたＢセルの読み出し結果（Ｖ１データ）と、の参照否定排他的論理和演算（ＥＸＮＯＲ）により算出される。

１３．４論理ページアドレスと物理ページアドレスとの変換動作
次に、論理ページアドレスと物理ページアドレスとの変換動作の一例について、図８４及び図８５を用いて説明する。図８４は、論理ページアドレスと物理ページアドレスとの変換動作の流れを説明する図である。図８５は、物理ページに対する論理ページデータの割り付けを示す図である。

本実施形態では、１ページの論理ページのデータを、１つのメモリグループＭＧにおいて３つのセクションに割り付ける場合について説明する。

図８４に示すように、例えば、メモリコントローラ２００は、ホストデバイス２から書き込み要求を受信すると、受信した１つの論理アドレス“００００１”に対応して、１つの論理ページアドレス“９０００１”（論理第１ページ）を割り付ける。

コマンドユーザインターフェイス回路１２１は、メモリコントローラ２００から１ページ分の論理ページアドレス及び論理ページの書き込み命令を受信すると、予め設定されたマッピングに従って、１ページ分の論理ページアドレスを３つのセクション分の物理ページアドレスに変換する。このとき、１ページ分の論理ページのデータ長と、３つのセクションのデータ長とは同じである。

１ページの論理ページのページサイズをｍ（ｍは１以上の数）とし、書き込む論理ページ数（すなわち、命令に含まれる論理ページアドレス数）をａ（ａは１以上の整数）とする。また、１つのメモリグループＭＧの物理ページのページサイズをｎ（ｎはｍより小さい数）とし、セクション数（すなわち、ＡセルとＢセルとの組が保持可能なビット数）をｃ（ｃはａより大きい整数）とする。すると、１ページの物理ページのページサイズｎは、セクションのサイズ（セルユニットの個数）の２倍であるため、ｎ＝ｍ×２ａ／ｃで表せる。本実施形態では、ａ＝１且つｃ＝３であるため、物理ページのページサイズは、ｎ＝ｍ×２／３である。例えば、論理ページのページサイズが１６［ｋＢ］である場合、物理ページのページサイズは、ｎ＝１６×２／３＝１０．６７［ｋＢ］である。この場合、１ページの物理ページのページサイズｎ＝１０．６７ｋＢを実現できるメモリセルトランジスタＭＣの個数は、１０．６７×１０２４の小数点以下を切り上げた整数値と同じかそれよりも大きい整数値となる。すなわち、メモリセルトランジスタＭＣの個数は、１ページの物理ページのページサイズの小数点以下を切り上げた整数値と同じかそれよりも大きい整数値となる。

次に、１つのメモリグループＭＧにおける論理ページデータの配置について詳述する。
図８５に示すように、論理第１ページのデータを３分割して、先頭データから第１クラスタ～第３クラスタとする。例えば、メモリ１００は、第１セクションに第１クラスタのデータを書き込み、第２セクションに第２クラスタのデータを書き込み、第３セクションに第３クラスタのデータを書き込む。本実施形態では、第１セクションのデータは、論理第１ページの第１クラスタのデータに相当し、第２セクションのデータは、論理第１ページの第２クラスタのデータ相当し、第３セクションのデータは、論理第１ページの第３クラスタのデータに相当する。

１３．５センスアンプ及びページバッファの構成
次に、センスアンプ１３２及びページバッファ１３３の構成について簡略に説明する。本実施形態のメモリセルアレイ１３０は、第１セル領域のＡセルと第２セル領域のＢセルとを組とした、３ｂｉｔ／２Ｃｅｌｌの構成である。従って、センスアンプ１３２及びページバッファ１３３の構成は、図６９を用いて、第９実施形態の第１例で説明したように、センスアンプユニットＳＡＵ１とＳＡＵ２とが交互に配置された構成が好ましい。これは、Ａセル及びＢセルのデータを演算する際に、対応するセンス回路ＳＡ及びラッチ回路ＸＤＬ、ＡＤＬ、及びＢＤＬ等が物理的に近い配置のほうが容易に設計可能であるからである。

１３．６読み出し動作
次に、読み出し動作について説明する。本実施形態の読み出し動作では、メモリ１００は、メモリコントローラ２００から論理ページに基づく読み出し命令を受信すると、対応する複数の物理ページからデータを読み出し、読み出したデータを演算してセクションを算出した後、セクションを合成して論理ページのデータとして出力する。

１３．６．１読み出し動作の流れ
まず、メモリ１００における読み出し動作の流れについて、図８６及び図８７を用いて説明する。図８６及び図８７は、読み出し動作のフローチャートである。

図８６及び図８７に示すように、メモリ１００は、メモリコントローラ２００から論理第１ページの読み出し命令を受信する（ステップＳ１）。コマンドユーザインターフェイス回路１２１は、論理ページアドレスを物理ページアドレスに変換した後、受信したコマンド及び変換した物理ページアドレスをシーケンサ１２３に送信する。

シーケンサ１２３は、まず、読み出し電圧Ｖ２に対応する読み出し動作Ｒ２を実行する（ステップＳ９０）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したデータ（Ｖ２データ）をラッチ回路ＢＤＬ１及びＢＤＬ２にそれぞれ転送する（ステップＳ９１）。

シーケンサ１２３は、ラッチ回路ＢＤＬ１のデータ（ＡセルのＶ２データ）とラッチ回路ＢＤＬ２のデータ（ＢセルのＶ２データ）とを用いた演算処理を行い、第１セクションのデータ（論理第１ページの第１クラスタのデータ）を算出する（ステップＳ９２）。

シーケンサ１２３は、算出した第１セクションのデータをラッチ回路ＸＤＬ１に転送する（ステップＳ９３）。

シーケンサ１２３は、読み出し電圧Ｖ１に対応する読み出し動作Ｒ１を実行する（ステップＳ９４）。

シーケンサ１２３は、センス回路ＳＡ１及びＳＡ２が読み出したデータ（Ｖ１データ）をラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送する（ステップＳ９５）。

シーケンサ１２３は、ラッチ回路ＢＤＬ１のデータ（ＡセルのＶ２データ）とラッチ回路ＡＤＬ２のデータ（ＢセルのＶ１データ）とを用いた演算処理を行い、第２セクションのデータ（論理第１ページの第２クラスタのデータ）を算出する（ステップＳ９６）。

シーケンサ１２３は、算出した第２セクションのデータをラッチ回路ＸＤＬ２に転送する（ステップＳ９７）。

シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータ（ＡセルのＶ１データ）とラッチ回路ＡＤＬ２のデータ（ＢセルのＶ１データ）とを用いた演算処理を行い、第３セクションのデータ（論理第１ページの第３クラスタのデータ）を算出する（ステップＳ９８）。

シーケンサ１２３は、算出した第３セクションのデータをラッチ回路ＢＤＬ１に転送する（ステップＳ９９）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ１００）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）の送信（出力）を開始する。

シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ出力が終了していない場合（ステップＳ１０１＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１のデータ出力が終了すると（ステップＳ１０１＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＢＤＬ１のデータをラッチ回路ＸＤＬ１に転送する（ステップＳ１０２）。また、ラッチ回路ＸＤＬ１のデータの出力が終了すると、続いて、ラッチ回路ＸＤＬ２のデータ（論理第１ページの第２クラスタのデータ）の出力が開始される。

シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータ出力が終了していない場合（ステップＳ１０３＿Ｎｏ）、出力が終了するまで、データ出力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２のデータ出力が終了すると（ステップＳ１０３＿Ｙｅｓ）、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ１０４）。シリアルアクセスコントローラ１２６は、カラムカウンタ１２５でカウントアップされるカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１の先頭アドレスから順にデータを受信し、入出力回路１１０に転送する。入出力回路１１０は、メモリコントローラ２００へのラッチ回路ＸＤＬ１のデータ（論理第１ページの第３クラスタのデータ）の送信（出力）を開始する。シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータ出力が終了すると、論理第１ページの読み出し動作を終了する。なお、読み出し動作Ｒ２終了後、読み出し動作Ｒ１を実行している間に、第１セクションのデータが確定するため、メモリ１００は、外部ＲＢｎ信号を“Ｈ”レベルとして、データを出力してもよい。

１３．６．２読み出し動作のコマンドシーケンス
次に、読み出し動作のコマンドシーケンスの一例について、図８８を用いて説明する。図８８は、論理第１ページの読み出し動作のコマンドシーケンスである。図８８の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。また、図８８の例では、コマンドの一部及びアドレスも省略されている。更に、図８８の例では、内部ＲＢｎ信号がビジー状態である場合における選択ワード線ＷＬの電圧を併せて示す。

図８８に示すように、シーケンサ１２３は、コマンド“３０ｈ”を受信すると、これに応答して、読み出し動作を開始する。まず、シーケンサ１２３は、内部ＲＢｎ信号及び外部ＲＢｎ信号を、ビジー状態を示す“Ｌ”レベルにする。次に、シーケンサ１２３は、読み出し動作Ｒ２を実行する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ２が印加される。データを読み出した結果（Ｖ２データ）は、ラッチ回路ＢＤＬ１（Ａセルに対応）及びＢＤＬ２（Ｂセルに対応）に格納される。

シーケンサ１２３は、読み出し動作Ｒ２終了後、読み出し動作Ｒ１を実行する。すなわち、選択ワード線ＷＬに読み出し電圧Ｖ１が印加される。データを読み出した結果（Ｖ１データ）は、ラッチ回路ＡＤＬ１（Ａセルに対応）及びＡＤＬ２（Ｂセルに対応）に格納される。

読み出し動作Ｒ１を実行している間に、シーケンサ１２３は、ラッチ回路ＢＤＬ１のデータとラッチ回路ＢＤＬ２のデータとを用いた演算処理を行い、第１セクションのデータを算出する。算出したデータは、ラッチ回路ＸＤＬ１に格納される。

シーケンサ１２３は、読み出し動作Ｒ１が終了すると、内部ＲＢｎ信号及び外部ＲＢｎ信号を、レディ状態を示す“Ｈ”レベルにする。また、シーケンサ１２３は、ラッチ回路ＢＤＬ１のデータとラッチ回路ＡＤＬ２のデータとを用いた演算処理を行い、第２セクションのデータを算出する。算出したデータは、ラッチ回路ＸＤＬ２に格納される。

メモリコントローラ２００は、“Ｈ”レベルの外部ＲＢｎ信号を受信すると、信号ＲＥｎ（不図示）をメモリ１００に送信する。入出力回路１１０は、信号ＲＥｎに応じて、データの出力を開始する。まず、入出力回路１１０は、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第１クラスタのデータ）を出力する。

ラッチ回路ＸＤＬ１のデータが出力されている間に、シーケンサ１２３は、ラッチ回路ＡＤＬ１のデータとラッチ回路ＡＤＬ２のデータとを用いた演算処理を行い、第３セクションのデータを算出する。算出したデータは、ラッチ回路ＢＤＬ１に格納される。

ラッチ回路ＸＤＬ１のデータ出力が終了すると、ラッチ回路ＢＤＬ１のデータがラッチ回路ＸＤＬ１に転送される。入出力回路１１０は、ラッチ回路ＸＤＬ１に続いて、ラッチ回路ＸＤＬ２のデータ（論理第１ページの第２クラスタのデータ）を出力する。更に、入出力回路１１０は、ラッチ回路ＸＤＬ２に続いて、ラッチ回路ＸＤＬ１のデータ（論理第１ページの第３クラスタのデータ）を出力する。ラッチ回路ＸＤＬ１のデータが終了すると、論理第１ページの読み出し動作は終了する。

なお、読み出し電圧Ｖ１及びＶ２を印加する順序は入れ替えてもよい。また、第３セクションのデータをラッチ回路ＢＤＬ１に格納する前に、ラッチ回路ＸＤＬ２のデータ出力が終了した場合、シーケンサ１２３は、外部ＲＢｎ信号を一旦“Ｌ”レベルにして、データ出力を中断してもよい。なお、読み出し動作Ｒ２終了後、読み出し動作Ｒ１を実行している間に第１セクションのデータが確定するため、メモリ１００は、外部ＲＢｎ信号を“Ｈ”レベルとして、データを出力してもよい。

１３．７書き込み動作
次に、書き込み動作について説明する。本実施形態では、第１～第３セクションのデータがメモリグループＭＧに一括して書き込まれるフルシーケンス書き込み動作が実行される。すなわち、本実施形態のフルシーケンス書き込み動作では、“Ｓ１”及び“Ｓ２”ステートの書き込みが実行される。

１３．７．１書き込み動作の流れ
次に、メモリ１００における書き込み動作の流れについて、図８９及び図９０を用いて説明する。図８９及び図９０は、書き込み動作のフローチャートである。

図８９及び図９０に示すように、メモリ１００は、書き込み命令の受信において、メモリコントローラ２００から論理第１ページの論理ページアドレスを受信する（ステップＳ２８０）。コマンドユーザインターフェイス回路１２１は、論理第１ページの論理ページアドレスを物理ページアドレスに変換する。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２８１）。

ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第１クラスタのデータ入力が開始される(ステップＳ２８２)。

シーケンサ１２３は、ラッチ回路ＸＤＬ１へのデータ入力が終了していない場合（ステップＳ２８３＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２８３＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ１のデータをラッチ回路ＢＤＬ１に転送する（ステップＳ２８４）。また、ラッチ回路ＸＤＬ１へのデータ入力が終了すると、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力が開始される。なお、ステップＳ２８３＿Ｙｅｓの場合、続いて、ラッチ回路ＸＤＬ２への論理第１ページの第２クラスタのデータ入力が開始され、そのデータ入力の間に、シーケンサ１２３は、ステップＳ２８４を実行してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ２へのデータ入力が終了していない場合（ステップＳ２８５＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ２へのデータ入力が終了すると（ステップＳ２８５＿Ｙｅｓ）、シーケンサ１２３は、ラッチ回路ＸＤＬ２のデータをラッチ回路ＢＤＬ２に転送する（ステップＳ２８６）。

シーケンサ１２３は、カラムカウンタ１２５において、カラムアドレスＣＡとして、ラッチ回路ＸＤＬ１の先頭アドレスを設定する（ステップＳ２８７）。ページバッファ１３３では、カラムカウンタ１２５から受信したカラムアドレスＣＡに基づいて、ラッチ回路ＸＤＬ１への論理第１ページの第３クラスタのデータ入力が開始される。なお、ステップＳ２８５＿Ｙｅｓの場合、続いてラッチ回路ＸＤＬ１への論理第１ページの第３クラスタのデータ入力が開始され、そのデータ入力の間に、シーケンサ１２３は、ステップＳ２８６を実行してもよい。

シーケンサ１２３は、ラッチ回路ＸＤＬ１へのデータ入力が終了していない場合（ステップＳ２８８＿Ｎｏ）、入力が終了するまで、データ入力の確認動作を繰り返す。

ラッチ回路ＸＤＬ１へのデータ入力が終了すると（ステップＳ２８８＿Ｙｅｓ）、ラッチ回路ＸＤＬ１及びＸＤＬ２への論理第１ページのデータ入力が終了する。シーケンサ１２３は、外部ＲＢｎ信号及び内部ＲＢｎ信号を“Ｌ”レベルにする。

シーケンサ１２３は、ラッチ回路ＢＤＬ１、ＢＤＬ２、及びＸＤＬ１のデータ、すなわち第１セクションと第２セクションと第３セクションのデータを演算して、Ａセル及びＢセルのＶ１データを算出する（ステップＳ２８９）。算出されたＡセル及びＢセルのＶ１データは、ラッチ回路ＡＤＬ１及びＡＤＬ２にそれぞれ転送される（ステップＳ２９０）。

シーケンサ１２３は、ラッチ回路ＢＤＬ１、ＢＤＬ２、及びＸＤＬ１のデータ、すなわち第１セクションと第２セクションと第３セクションのデータを演算して、Ａセル及びＢセルのＶ２データを算出する（ステップＳ２９１）。算出されたＡセル及びＢセルのＶ２データは、ラッチ回路ＸＤＬ１及びＸＤＬ２にそれぞれ転送される（ステップＳ２９２）。このとき、ラッチ回路ＸＤＬ１には，第３セクションのデータが格納されているが、ＡセルのＶ２データが上書きされてもよい。シーケンサ１２３は、ラッチ回路ＡＤＬ１、ＡＤＬ２、ＸＤＬ１、及びＸＤＬ２のデータの組み合わせに基づいて、各メモリセルトランジスタＭＣのステートを決定する。

シーケンサ１２３は、決定されたステートに基づいて、プログラム動作を実行する（ステップＳ２９３）。

プログラム動作終了後、シーケンサ１２３は、プログラムベリファイ動作を実行する(ステップＳ２９４)。

ベリファイをパスしていない場合（ステップＳ２９５＿Ｎｏ）、シーケンサ１２３は、プログラムループ回数が予め設定された上限回数に達したか確認する（ステップＳ２９６）。

プログラムループ回数が上限回数に達していない場合（ステップＳ２９６＿Ｎｏ）、シーケンサ１２３は、プログラム動作を実行する（ステップＳ２９３）。すなわち、シーケンサ１２３は、プログラムループを繰り返す。

プログラムループ回数が上限回数に達している場合（ステップＳ２９６＿Ｙｅｓ）、シーケンサ１２３は、書き込み動作を終了し、書き込み動作が正常に終了しなかった旨を、メモリコントローラ２００に報告する。

ベリファイをパスした場合（ステップＳ２９５＿Ｙｅｓ）、すなわち、“Ｓ１”及び“Ｓ２”ステートの書き込みが終了すると、シーケンサ１２３は、外部ＲＢｎ信号を“Ｈ”レベルにして、フルシーケンス書き込み動作を終了する。

１３．７．２書き込み動作のコマンドシーケンス
次に、書き込み動作のコマンドシーケンスの一例について、図９１を用いて説明する。図９１は、フルシーケンス書き込み動作のコマンドシーケンスである。図９１の例では、説明を簡略化するため、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎは省略されている。

図９１に示すように、まず、メモリコントローラ２００は、メモリ１００に、コマンド“８０ｈ”を送信する。次に、メモリコントローラ２００は、論理第１ページの論理ページアドレス“ＡＤ－Ｐ１”を送信する。メモリ１００において、コマンドユーザインターフェイス回路１２１は、受信した論理ページアドレス“ＡＤ－Ｐ１”を物理ページアドレスに変換する。次に、メモリコントローラ２００は、メモリ１００に、論理第１ページのデータを送信する。論理第１ページの第１クラスタは、ラッチ回路ＸＤＬ１に格納された後、ラッチ回路ＢＤＬ１に転送される。次に、論理第１ページの第２クラスタは、ラッチ回路ＸＤＬ２に格納された後、ラッチ回路ＢＤＬ２に転送される。論理第１ページの第３クラスタは、ラッチ回路ＸＤＬ１に格納される。

次に、メモリコントローラ２００は、メモリ１００に、コマンド“１０ｈ”を送信する。

シーケンサ１２３は、コマンド“１０ｈ”を受信すると、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｌ”レベルにする。

シーケンサ１２３は、ラッチ回路ＢＤＬ１、ＢＤＬ２、及びＸＤＬ１に格納されたデータに基づいて、Ｖ１データの演算を行い、その結果をラッチ回路ＡＤＬ１及びＡＤＬ２に格納する。また、シーケンサ１２３は、ラッチ回路ＢＤＬ１、ＢＤＬ２、及びＸＤＬ１に格納されたデータに基づいて、Ｖ２データの演算を行い、その結果をラッチ回路ＸＤＬ１及びＸＤＬ２に格納する。シーケンサ１２３は、ラッチ回路ＡＤＬ１、ＡＤＬ２、ＸＤＬ１、及びＸＤＬ２のデータの組み合わせに基づいて、各メモリセルトランジスタＭＣのステートを決定し、書き込み動作を実行する。シーケンサ１２３は、書き込み動作終了後、内部ＲＢｎ信号及び外部ＲＢｎ信号を“Ｈ”レベルにする。

１３．８本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

例えば、メモリ１００は、多値（２～４ｂｉｔ／Ｃｅｌｌ）のメモリ領域と、高速高信頼性用のメモリ領域とを有している場合がある。例えば、高速高信頼性用のメモリ領域は、アクセス高速化やデータの高信頼性化のために使用され、２値（１ｂｉｔ／Ｃｅｌｌ）としてデータを記憶する。第１～第１２実施形態の高速高信頼性メモリ領域を２値（１ｂｉｔ／Ｃｅｌｌ）とすることも可能であるが、多値のメモリ領域の物理ページのページサイズは論理ページのサイズより小さいため、高速高信頼性メモリ領域の論理ページが小さくなってしまう。この場合、多値のメモリ領域に、第１～第１２実施形態を適用し、高速/高信頼性メモリ領域に、本実施形態を適用してもよい。これにより、多値のメモリ領域の論理ページのページサイズと、高速/高信頼性メモリ領域の論理ページのページサイズとを同じにできる。

なお、２セル３値で３ビットを記憶するデータの割り付けについては、例えば、“半導体メモリ(SEMICONDUCTOR MEMORY)”という２０１８年９月６日に出願された米国特許出願１６／１２３，１６２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

また、本実施形態では、メモリセルトランジスタＭＣが、３値２セル（１．５ｂｉｔ／Ｃｅｌｌ）で３ビットのデータを保持する場合について説明したが、これに限定されない。例えば、メモリセルトランジスタＭＣは、６値２セル（２．５ｂｉｔ／Ｃｅｌｌ）で５ビットのデータを保持してもよいし、１２値２セル（３．５ｂｉｔ／Ｃｅｌｌ）で７ビットのデータを保持してもよいし、２３値または２４値２セル（４．５ｂｉｔ／Ｃｅｌｌ）で９ビットのデータを保持してもよい。

１４．変形例等
上記実施形態に係る半導体メモリは、３つ以上の複数ステートにて複数ビットのデータを保持可能な複数のメモリセル（ＭＣ）を含むメモリグループ（ＭＧ）と、複数のメモリセルに接続されたワード線（ＷＬ）と、外部コントローラ（２００）から受信した１つの外部アドレス（論理ページアドレス）を複数の内部アドレス（物理ページアドレス）に変換する第１回路（１２１）と、を含む。メモリグループが保持可能なページデータ（物理ページのデータ）の第１ページサイズは、外部アドレスに対応する入力データ（論理ページのデータ）の第２ページサイズよりも小さい。

上記実施形態を適用することにより、チップ面積の増加を抑制できる半導体メモリを提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

例えば、各コーディングにおいて、“０”データと“１”データとを反転させてもよい。

例えば、上記第１～第１２実施形態では、メモリセルトランジスタＭＣが２～４ｂｉｔ／Ｃｅｌｌの例を説明したが、これに限定されない。例えば、メモリセルトランジスタＭＣは、５ｂｉｔ／Ｃｅｌｌであってもよい。また、メモリセルトランジスタＭＣは、６値２セル（２．５ｂｉｔ／Ｃｅｌｌ）で５ビットのデータを保持してもよいし、１２値２セル（３．５ｂｉｔ／Ｃｅｌｌ）で７ビットのデータを保持してもよいし、２３値または２４値２セル（４．５ｂｉｔ／Ｃｅｌｌ）で９ビットのデータを保持してもよい。

例えば、メモリ１００は、ＮＡＮＤ型フラッシュメモリに限定されない。メモリ１００は、メモリセルアレイのアドレス空間内で一部のワード線のアドレスだけを選択して読み出し動作また書き込み動作を行う不揮発性メモリであればよい。例えば、メモリ１００は、例えばＰＣＭ（Phase Change Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）であってもよい。

また、上記第１～第１２実施形態では、１回の書き込み動作で８値または１６値のステートに書き込んでいたが、隣接セルの影響を抑えるために、例えば２回の書込みステップで書き込んでもよい。この場合、隣接セルの影響が大きい場合は、第１ワード線（ＷＬｎ）の第１ページの書込み動作後、隣の第２ワード線（ＷＬｎ＋１）の第１ページの書込み動作を実行し、その後に第１ワード線（ＷＬｎ）の第２ページの書込み動作を行う。例えば、第１０実施例の場合、図９２に示すように、論理第１ページの書き込み動作時に、第１セル領域のメモリセルトランジスタＭＣは、Ｌｏｗｅｒページへの論理第１ページの第１クラスタとＭｉｄｄｌｅページへの論理第１ページの第３クラスタの書込みデータにより、ステートＳ０、Ｓ２、Ｓ４、またはＳ６に書込まれる。他方で、第２セル領域のメモリセルトランジスタＭＣは、Ｌｏｗｅｒページへの論理第１ページの第２クラスタの書込みデータによりステートＳ０またはＳ２に書き込まれる。なお、論理第１ページの書込み動作のステートは論理第２ページの書込み動作のステートより下げてもよい。また、論理第１ページの書込み動作のステップアップ電圧量を論理第２ページの書き込み動作より大きくしてもよい。この後、論理第２ページの書き込み動作時に、内部リード動作により論理第１ページの書込み動作で書き込んだデータを読み出し、第１セル領域のメモリセルトランジスタＭＣは、Ｕｐｐｅｒページに論理第２ページの第２クラスタの書込みデータにより、ステートＳ０に書き込まれている場合、ステートＳ０またはＳ１に書き込まれ、ステートＳ２に書き込まれている場合、ステートＳ２またはＳ３に書き込まれ、ステートＳ４に書き込まれている場合、ステートＳ４またはＳ５に書き込まれ、ステートＳ６に書き込まれている場合、ステートＳ６またはＳ７に書き込まれる。第２セル領域のメモリセルトランジスタＭＣは、Ｍｉｄｄｌｅページへの論理第２ページの第１クラスタと、Ｕｐｐｅｒページへの論理第２ページの第３クラスタの書込みデータにより、ステートＳ０に書き込まれている場合、ステートＳ０、Ｓ１、Ｓ４、またはＳ５に書き込まれ、ステートＳ２に書き込まれている場合、ステートＳ２、Ｓ３、Ｓ６、またはＳ７に書き込まれる。なお、論理第２ページの書込み動作の前、論理第１ページの書き込み動作後にリード動作を行うと、論理第２ページの書き込み動作の後のＶｔｈ分布に書き込まれていないため、誤ったデータとなる。このため、この時のリードコマンドを別に設けるか、または、ページ毎にフラグセルを用意して、リードレベルを変えてもよい。

例えば、上記実施形態は、可能な限り組み合わせることができる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

実施形態は例示であり、発明の範囲はそれらに限定されない。

１…メモリシステム、２…ホストデバイス、３０…半導体基板、３２、３３、４１、５３、５５…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル絶縁膜、３７…半導体層、３８…コア層、３９…キャップ層、４０、５１、５４、５６、５７…コンタクトプラグ、５２…ゲート電極、１００…ＮＡＮＤ型フラッシュメモリ、１１０…入出力回路、１２０…制御部、１２１…コマンドユーザインターフェイス回路、１２２…発振器、１２３…シーケンサ、１２４…電圧発生回路、１２５…カラムカウンタ、１２６…シリアルアクセスコントローラ、１３０…メモリセルアレイ、１３１…ロウデコーダ、１３２…センスアンプ、１３３…ページバッファ、２００…メモリコントローラ、２１０…ホストインターフェイス回路、２２０…ＲＡＭ、２３０…プロセッサ、２４０…バッファメモリ、２５０…メモリインターフェイス回路、２６０…ＥＣＣ回路

Claims

３つ以上の複数ステートにて複数ビットのデータを保持可能な複数のメモリセルを含むメモリグループと、
前記複数のメモリセルに接続されたワード線と、
外部コントローラから受信した１つの外部アドレスを複数の内部アドレスに変換する第１回路と、
を備え、
前記メモリグループが保持可能なページデータの第１ページサイズは、前記外部アドレスに対応する入力データの第２ページサイズよりも小さい、
半導体メモリ。
前記入力データは、前記複数のメモリセルの一部の少なくとも２つのビットに書き込まれる、
請求項１に記載の半導体メモリ。
前記第２ページサイズをｍとし、
前記外部コントローラから受信した命令に含まれる前記入力データのページ数をａとし、
前記メモリグループが保持可能な前記ページデータのページ数をｂとし、
前記第１ページサイズをｎとすると、
ｎ＝ｍ×ａ／ｂである、
請求項１または２に記載の半導体メモリ。
読み出し動作において、前記メモリグループから複数の前記ページデータが読み出され、読み出された前記複数のページデータの少なくとも一部が合成されて、合成されたデータが出力される、
請求項１乃至３のいずれか一項に記載の半導体メモリ。
前記複数のメモリセルの前記複数ビットのうちの少なくとも１ビットは、１つの読み出し電圧を用いた１回の読み出し動作により確定される、
請求項１乃至４のいずれか一項に記載の半導体メモリ。
複数の第１メモリセル及び複数の第２メモリセルを含むメモリグループと、
前記複数の第１メモリセル及び前記複数の第２メモリセルに接続されたワード線と、
外部コントローラから受信した１つの外部アドレスを複数の内部アドレスに変換する第１回路と、
を備え、
前記メモリグループが保持可能なページデータの第１ページサイズは、前記外部アドレスに対応する入力データの第２ページサイズよりも小さく、
前記複数の第１メモリセルのいずれか１つと、前記複数の第２メモリセルのいずれか１つとの組によって、複数ビットのデータを保持可能である、
半導体メモリ。
前記第２ページサイズをｍとし、
前記外部コントローラから受信した命令に含まれる前記入力データのページ数をａとし、
前記組が保持可能なビット数をｃとし、
前記第１ページサイズをｎとすると、
ｎ＝ｍ×２ａ／ｃである、
請求項６に記載の半導体メモリ。
各々が、データが消去された消去状態を示す第１の閾値領域と、前記第１の閾値領域よりも閾値電圧が高くデータが書き込まれた書き込み状態を示す第２から第８の閾値領域とを合わせた閾値領域であって前記第ｇの閾値領域は前記第（ｇ－１）の閾値領域よりも閾値電圧が高い（ｇは２以上８以下の自然数）８個の閾値領域により、第１から第３ビットで表わせられる３ビットのデータを記憶可能な複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
外部コントローラから受信した読み出しコマンドに応じて前記複数のメモリセルに対する読み出し動作を実行する制御部と、
を備え、
前記第１から第８の閾値領域のうち隣接する閾値領域間に存在する第１から第７の電圧のうち、前記第１ビットのデータの値の判定に用いられる電圧の数は１であり、前記第２ビットのデータの値の判定に用いられる電圧の数はｐであり（ｐは２以上４以下の自然数）、前記第３ビットのデータの値の判定に用いられる電圧の数は（６－ｐ）であり、
前記外部コントローラから受信した読み出しコマンドで指定されるアドレスは、第１ページアドレスと第２ページアドレスのうちいずれか一方に対応するアドレスであって、
前記制御部は、前記指定されるアドレスが前記第１ページアドレスに対応する場合、前記第１ビットのデータの値の判定に用いられる電圧と、前記第２ビットのデータの値の判定に用いられる前記ｐ個の電圧と、を使用して前記複数のメモリセルからデータを読み出し、
前記制御部は、前記指定されるアドレスが前記第２ページアドレスに対応する場合、前記第１ビットのデータの値の判定に用いられる電圧と、前記第３ビットのデータの値の判定に用いられる前記（６－ｐ）個の電圧と、を使用して前記複数のメモリセルからデータを読み出す不揮発性メモリ。
前記第ｈの電圧は前記第（ｈ－１）の電圧よりも高く（ｈは２以上７以下の自然数）、前記第４の電圧が前記第１ビットのデータの値の判定に用いられる電圧である請求項８に記載の不揮発性メモリ。
前記ｐは３である請求項９に記載の不揮発性メモリ。
前記第１の電圧と前記第３の電圧と前記第６の電圧とが前記第２ビットのデータの値の判定に用いられる電圧であり、
前記第２の電圧と前記第５の電圧と前記第７の電圧とが前記第３ビットのデータの値の判定に用いられる電圧である
請求項１０に記載の不揮発性メモリ。
前記ｐは４である請求項９に記載の不揮発性メモリ。
前記第１の電圧と前記第３の電圧と前記第５の電圧と前記第７の電圧とが前記第２ビットのデータの値の判定に用いられる電圧であり、
前記第２の電圧と前記第６の電圧とが前記第３ビットのデータの値の判定に用いられる電圧である
請求項１２に記載の不揮発性メモリ。
前記ｐは２である請求項９に記載の不揮発性メモリ。
前記第２の電圧と前記第６の電圧とが前記第２ビットのデータの値の判定に用いられる電圧であり、
前記第１の電圧と前記第３の電圧と前記第５の電圧と前記第７の電圧とが前記第３ビットのデータの値の判定に用いられる電圧である
請求項１４に記載の不揮発性メモリ。