JPH0950697A - 不揮発性半導体記憶装置の制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 ベリファイ結果による動作の分岐を容易に確
認できる不揮発性半導体記憶装置の制御回路を得る。 【構成】 書き込みベリファイ動作のパス／フェイル信
号２０と外部からの強制設定信号２７の一方を選択して
シーケンス制御回路６に入力する書き込みベリファイ結
果の強制／非強制切り換え回路３１と、消去ベリファイ
動作のパス／フェイル信号２５と外部からの強制設定信
号２７の一方を選択してシーケンス制御回路６に入力す
る消去ベリファイ結果の強制／非強制切り換え回路３３
とにおける選択の切り換えを、高電圧検出回路２９が外
部から入力される動作モード切り換えのための制御信号
２８に基づいて制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書き込みお
よび消去が可能で、電源のオフなどによって記憶内容が
失われることのない不揮発性半導体記憶装置の制御を行
う不揮発性半導体記憶装置の制御回路に関するものであ
る。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置（フラッ
シュメモリ）の開発段階において、制御回路内部の書き
込み、消去、書き込みベリファイ、消去ベリファイを制
御する信号が設計者の希望するとおりに発生しているか
どうかを確認するためには、パシベーションなしのサン
プルの、任意のノードにタングステンなどによる針を当
てて外部コマンドを入力し、その針の当たっているノー
ドの電圧波形を確認する手段をとっていた。

【０００３】図４は従来の不揮発性半導体記憶装置の制
御回路を示すブロック図である。図において、１は図示
を省略したＩ／Ｏバッファからの入力線であり、２はこ
の入力線１から入力されたデータをラッチするデータラ
ッチ回路、３はこのデータラッチ回路２の出力線であ
る。４はデータラッチ回路２の出力をデコードするコマ
ンドデコーダ、５はこのコマンドデコーダ４の出力線で
あり、６はコマンドデコーダ４のデコーダ出力に基づい
て書き込み、消去、書き込みベリファイ、消去ベリファ
イの順序を決定するシーケンス制御回路である。７は内
部クロックを発生する内部クロック発振器であり、８は
シーケンス制御回路６よりこの内部クロック発振器７に
送られるイネーブル信号、９は発生した内部クロックを
シーケンス制御回路６に送る内部クロック発振器７の出
力線である。

【０００４】１０は図示を省略したフラッシュメモリの
書き込みを制御する書き込み制御回路であり、１１はシ
ーケンス制御回路６からこの書き込み制御回路１０へ送
られる書き込み許可信号、１２はフラッシュメモリにこ
の書き込み制御回路１０の出力を伝達する出力線であ
る。１３はフラッシュメモリの消去を制御する消去制御
回路であり、１４はシーケンス制御回路６からこの消去
制御回路１３へ送られる消去許可信号、１５はフラッシ
ュメモリにこの消去制御回路１３の出力を伝達する出力
線である。

【０００５】１６は前記フラッシュメモリの書き込みベ
リファイを制御する書き込みベリファイ制御回路であ
る。１７はシーケンス制御回路６からこの書き込みベリ
ファイ制御回路１６へ送られる書き込みベリファイ許可
信号であり、１８は書き込みベリファイ時にフラッシュ
メモリのセンスアンプやデコーダの電源等を制御するた
めの信号を伝送する、当該書き込みベリファイ制御回路
１６の出力線である。１９は書き込みベリファイ時にセ
ンスアンプから入力される書き込みベリファイデータの
入力線であり、２０は書き込みベリファイ制御回路１６
からシーケンス制御回路６へ送られる書き込みベリファ
イ動作のパス／フェイル信号である。２１はフラッシュ
メモリの消去ベリファイを制御する消去ベリファイ制御
回路である。２２はシーケンス制御回路６からこの消去
ベリファイ制御回路２１へ送られる消去ベリファイ許可
信号であり、２３は消去ベリファイ時にフラッシュメモ
リのセンスアンプやデコーダの電源等を制御するための
信号が伝送される、当該消去ベリファイ制御回路２１の
出力線である。２４は消去ベリファイ時にセンスアンプ
から入力される消去ベリファイデータの入力線、２５は
消去ベリファイ制御回路２１からシーケンス制御回路６
へ送られる消去ベリファイ動作のパス／フェイル信号で
ある。なお、２６はデータラッチ回路２の内容をリセッ
トするために、シーケンス制御回路６からデータラッチ
回路２へ送られるリセット信号である。

【０００６】次に動作について説明する。Ｉ／Ｏバッフ
ァより信号入力線１を介して入力されたデータは、デー
タラッチ回路２に送られ一旦そこにラッチされる。この
データラッチ回路２にラッチされたデータは出力線３を
介してコマンドデコーダ４に入力される。コマンドデコ
ーダ４は入力されたデータをデコードしてどのコマンド
が入力されたかを識別し、得られたコマンド出力を出力
線５よりシーケンス制御回路６に伝達する。シーケンス
制御回路６は与えられたコマンド出力の内容に従って、
必要に応じて内部クロック発振器７のイネーブル信号８
を活性化し、その出力線９に同期して書き込み、消去、
書き込みベリファイ、消去ベリファイの順序を決定す
る。

【０００７】例えば、前記コマンド出力の内容がフラッ
シュメモリの書き込みを指示するものであれば、書き込
み制御回路１０に書き込み許可信号１１を送り、フラッ
シュメモリの書き込みの動作を制御する。また、それが
消去を指示するものであれば消去制御回路１３に消去許
可信号１４を送ってフラッシュメモリの消去を行い、書
き込みベリファイであれば書き込みベリファイ制御回路
１６に書き込みベリファイ許可信号１７を送って書き込
みベリファイの制御を、消去ベリファイであれば消去ベ
リファイ制御回路２１に消去ベリファイ許可信号２２を
送つて消去ベリファイの制御を行う。なお、書き込みベ
リファイおよび消去ベリファイの場合には、シーケンス
制御回路６は書き込みベリファイ制御回路１６より送ら
れてくる、書き込みベリファイ動作のパス／フェイル信
号２０あるいは消去ベリファイ制御回路２１より送られ
てくる消去ベリファイ動作のパス／フェイル信号２５の
内容によって次の動作への分岐を決定してそれを実行す
る。

【０００８】なお、このような従来の不揮発性半導体記
憶装置の制御回路に関連のある技術についての記載がな
されている文献としては、例えば特開平５−３３４８８
８号公報などがある。

【０００９】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置の制御回路は以上のように構成されているの
で、書き込みベリファイ動作のパス／フェイル信号２
０、および消去ベリファイ動作のパス／フェイル信号２
５を、外部より強制的にパスあるいはフェイルのいずれ
かに固定する機能を備えておらず、パスまたはフェイル
によって分岐する動作の確認が困難であるという問題点
があった。また、開発中のサンプルにおいて、その動作
シーケンスの一部に異常があり、同一の動作を終了する
ことなく繰り返したり、最後まで実行せずに途中で終了
してしまうような場合、その後に実行されるはずであっ
た制御動作については、その確認、検証をまったく行う
ことができないという問題点もあった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、第１の目的は、ベリファイ結果
による動作の分岐を容易に確認することができる不揮発
性半導体記憶装置の制御回路を得ることにある。

【００１１】また、第２の目的は、同一の動作を繰り返
したり、動作が途中で終了してしまうような場合でも、
その後に実行されるはずの制御動作についての確認、検
証が可能な不揮発性半導体記憶装置の制御回路を得るこ
とにある。

【００１２】

【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置の制御回路は、書き込みベリファ
イ時に書き込みベリファイ制御回路より送られてくる書
き込みベリファイ動作のパス／フェイル信号と、外部か
ら入力される強制設定信号とを切り換えてシーケンス制
御回路に入力する書き込みベリファイ結果の強制／非強
制切り換え回路、消去ベリファイ時に消去ベリファイ制
御回路より送られてくる消去ベリファイ動作のパス／フ
ェイル信号と、外部から入力される強制設定信号とを切
り換えてシーケンス制御回路に入力する消去ベリファイ
結果の強制／非強制切り換え回路、およびこれら書き込
みベリファイ結果の強制／非強制切り換え回路と消去ベ
リファイ結果の強制／非強制切り換え回路における切り
換えを、外部からの動作モード切り換えのための制御信
号に基づいて制御する高電圧検出回路を設けたものであ
る。

【００１３】請求項２の発明に係る不揮発性半導体記憶
装置の制御回路は、データをデコードしたコマンドデコ
ーダによって選択されたコマンド動作について、当該コ
マンド動作における前の制御動作を実行することなく、
その制御動作に続いて実行される制御動作から処理を開
始させるための冗長デコーダ出力を、コマンドデコーダ
に持たせたものである。

【００１４】

【作用】請求項１の発明における高電圧検出回路は、外
部から入力される動作モード切り換えのための制御信号
に基づいて、書き込みベリファイ動作のパス／フェイル
信号と外部から入力される強制設定信号のいずれか一方
を選択し、それをシーケンス制御回路に入力する書き込
みベリファイ結果の強制／非強制切り換え回路、および
消去ベリファイ動作のパス／フェイル信号と外部から入
力される強制設定信号のいずれか一方を選択し、シーケ
ンス制御回路に入力する消去ベリファイ結果の強制／非
強制切り換え回路における選択の切り換えを制御するこ
とにより、ベリファイ結果による動作の分岐を容易に確
認することが可能な不揮発性半導体記憶装置の制御回路
を実現する。

【００１５】請求項２の発明におけるコマンドデコーダ
は、冗長デコーダ出力を発生させて、選択したコマンド
動作における前の制御動作を行わずに、それに続く制御
動作から処理を開始させることにより、同一の動作を繰
り返したり、動作が途中で終了してしまうような場合に
おいても、その後に実行されるはずの制御動作につい
て、その確認・検証を行うことができる不揮発性半導体
記憶装置の制御回路を実現する。

【００１６】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１による不揮発性半導体
記憶装置の制御回路を示すブロック図である。図におい
て、１は入力線、２はデータラッチ回路、３は出力線、
４はコマンドデコーダ、５は出力線、６はシーケンス制
御回路、７は内部クロック発振器、８はイネーブル信
号、９は出力線、１０は書き込み制御回路、１１は書き
込み許可信号、１２は出力線、１３は消去制御回路、１
４は消去許可信号、１５は出力線、１６は書き込みベリ
ファイ制御回路、１７は書き込みベリファイ許可信号、
１８は出力線、１９は入力線、２０は書き込みベリファ
イ動作のパス／フェイル信号、２１は消去ベリファイ制
御回路、２２は消去ベリファイ許可信号、２３は出力
線、２４は入力線、２５は消去ベリファイ動作のパス／
フェイル信号、２６はリセット信号であり、図４に同一
符号を付した従来のそれらと同一、もしくは相当部分で
あるため詳細な説明は省略する。

【００１７】また、２７は外部より外部アドレス線の任
意の１本（以下、単に外部アドレス線という）を介して
入力される、ベリファイ結果を強制的に設定するための
強制設定信号である。２８は外部から動作モードを切り
換えるための制御信号（以下、外部ＣＥ信号という）で
あり、２９はこの外部ＣＥ信号２８の高電圧レベルを検
出する高電圧検出回路、３０はこの高電圧検出回路２９
が外部ＣＥ信号２８の高電圧レベルを検出したときにハ
イレベル（以下、Ｈレベルという）となる、当該高電圧
検出回路２９の出力線である。３１は高電圧検出回路２
９の出力線３０がＨレベルであれば外部アドレス線より
入力された強制設定信号２７の値を、ローレベル（以
下、Ｌレベルという）であれば書き込みベリファイ制御
回路１６からの書き込みベリファイ動作のパス／フェイ
ル信号２０の値をそれぞれ切り換えて選択する、書き込
みベリファイ結果の強制／非強制切り換え回路であり、
３２はこの書き込みベリファイ結果の強制／非強制切り
換え回路３１の出力をシーケンス制御回路６に伝達する
出力線である。３３は高電圧検出回路２９の出力線３０
がＨレベルであれば外部アドレス線より入力された強制
設定信号２７の値を、Ｌレベルであれば消去ベリファイ
制御回路２１からの消去ベリファイ動作のパス／フェイ
ル信号２５の値をそれぞれ切り換えて選択する、消去ベ
リファイ結果の強制／非強制切り換え回路であり、３４
はこの消去ベリファイ結果の強制／非強制切り換え回路
３３の出力をシーケンス制御回路６に伝達する出力線で
ある。

【００１８】次に動作について説明する。外部ＣＥ信号
２８がローレベルまたはＶｃｃレベルであるとき、すな
わち高電圧レベルではないときには、高電圧検出回路２
９の出力線３０はＬレベルとなる。そのため、書き込み
ベリファイ結果の強制／非強制切換回路３１は書き込み
ベリファイ制御回路１６からの書き込みベリファイ動作
のパス／フェイル信号２０の値を選択して、それを出力
線３２よりシーケンス制御回路６に伝達する。また、消
去ベリファイ結果の強制／非強制切り換え回路３３も同
様に、消去ベリファイ制御回路２１からの消去ベリファ
イ動作のパス／フェイル信号２５の値を選択して、それ
を出力線３４よりシーケンス制御回路６に伝達する。従
って、それ以降は従来の場合と全く同様に動作する。

【００１９】一方、外部ＣＥ信号２８が高電圧レベルに
なると、高電圧検出回路２９の出力線３０はＨレベルと
なる。そのため、書き込みベリファイ結果の強制／非強
制切り換え回路３１および消去ベリファイ結果の強制／
非強制切り換え回路３２は、ともに外部アドレス線の値
を選択して、それを出力線３２あるいは出力線３４にて
シーケンス制御回路６に伝達する。従って、この外部ア
ドレス線より入力された強制設定信号２７の値を変化さ
せることにより、書き込みベリファイおよび消去ベリフ
ァイの結果を外部より強制的に、パスあるいはフェイル
の状態にすることができるようになる。

【００２０】このように、この実施例１による不揮発性
半導体記憶装置の制御回路によれば、書き込みベリファ
イおよび消去ベリファイの結果を、任意に外部より強制
的に設定することが可能となり、ダングステンなどによ
る針によって各部の電圧や波形を測定することにより、
ベリファイ結果による動作の分岐を容易に確認すること
ができるようになる。

【００２１】実施例２．図２はこの発明の実施例２によ
る不揮発性半導体記憶装置の制御回路の要部を示すブロ
ック図であり、相当部分には図１と同一符号を付してそ
の説明を省略する。図において、５ａ〜５ｈはコマンド
デコーダ４のデコーダ出力であり、特に５ｇはオートイ
レーズの動作を実行するためのデコーダ出力（以下、オ
ートイレーズ信号という）である。また、５ｈはオート
イレーズ用の冗長デコーダ出力（以下、冗長オートイレ
ーズ信号という）であり、この実施例２による不揮発性
半導体記憶装置の制御回路は、コマンドデコーダ４がこ
の冗長オートイレーズ信号５ｈを出力できるようになっ
ている点に特徴を有するものである。

【００２２】また、４０ａ〜４０ｃは入力の立ち下がり
時に数１０ｎｓｅｃのローパルスを出力するローパルス
発生回路であり、４１ａ〜４１ｆはナンド（ＮＡＮＤ）
ゲート、４２ａ〜４２ｂはインバータ回路である。４３
はオートイレーズの動作時に全メモリセルに“０”デー
タを書き込むための制御信号（以下、オール０プログラ
ム信号という）であり、４４はこのオール０プログラム
信号４３をリセツトするためのリセット信号が入力され
る入力線である。４５はオートイレーズの動作時におけ
る消去前書き込み後の消去および消去ベリファイを、消
去が完了するまで実行するための制御信号（以下、イレ
ーズ＋ベリファイ信号という）であり、４６はこのイレ
ーズ＋ベリファイ信号４５をリセツトするためのリセッ
ト信号が入力される入力線である。

【００２３】次に動作について説明する。ここで、図３
は図２に示した不揮発性半導体記憶装置の制御回路の動
作例を示すタイミングチャートであり、図３（ａ）は正
常に動作しているとき、図３（ｂ）はオール０プログラ
ム信号４３のリセットがかからなくなったとき、図３
（ｃ）は冗長オートイレーズ信号５ｈが選択されたとき
の各信号の時間変化をそれぞれ示している。

【００２４】まず、図３（ａ）を用いて正常時の動作に
ついて説明する。データラッチ回路２にラッチされたデ
ータをデコードしたコマンドデコーダ４によって、オー
トイレーズの動作が選択されるとオートイレーズ信号５
ｇがＨレベルになる。その時、冗長オートイレーズ信号
５ｈはＬレベルであるため、ナンドゲート４１ａの出力
はＬレベルに変化し、ローパルス発生回路４０ａの出力
が瞬間的にＬレベルとなる。これにより、ナンドゲート
４１ｂおよび４１ｃで形成された保持回路がセットされ
て、オール０プログラム信号４３もＨレベルとなる。オ
ール０プログラム信号４３がＨレベルになると、全メモ
リセルへの“０”データの書き込み動作が開始され、当
該書き込み動作が終了すると入力線４４にリセット信号
が入力され、ナンドゲート４１ｂ、４１ｃによる保持回
路がリセットされて、オール０プログラム信号４３はＬ
レベルとなる。

【００２５】オール０プログラム信号４３がＬレベルに
なると、ローパルス発生回路４０ｂの出力が瞬間的にＬ
レベルとなり、それがナンドゲート４１ｄ、インバータ
回路４２ａを経てナンドゲート４１ｅに入力される。こ
れにより、当該ナンドゲート４１ｅとナンドゲート４１
ｆとで形成される保持回路がセットされて、イレーズ＋
ベリファイ信号４５がＨレベルとなる。イレーズ＋ベリ
ファイ信号４５がＨレベルになると、消去前書き込み後
の消去および消去ベリファイの動作が、消去動作が完了
するまで実行され、この消去動作が完了するとナンドゲ
ート４１ｅ、４１ｆによる保持回路の入力端子４６にリ
セット信号が入力され、さらに、データラッチ回路２に
もリセット信号２６が入力される。従って、ナンドゲー
ト４１ｅ、４１ｆによる保持回路がリセットされてイレ
ーズ＋ベリファイ信号４５がＬレベルに戻るとともに、
データラッチ回路２もリセットされオートイレーズ信号
５ｇもＬレベルとなる。

【００２６】次に、図３（ｂ）および図３（ｃ）を用い
て、オール０プログラム信号４３のリセットがかからな
くなった場合の動作について説明する。オートイレーズ
信号５ｇの立ち上がりによって、オール０プログラム信
号４３がＨレベルにセットされるまでの動作は、前述の
正常動作の場合と同様である。ここで、開発中のサンプ
ルにおいて、回路上の不具合等によってリセット信号が
入力線４４に入力されなくなると、ナンドゲート４１ｂ
および４１ｃによる保持回路はセット状態をそのまま継
続して、オール０プログラム信号４３はＨレベルのまま
となる。従って、消去前書き込みの動作が終了しないた
め消去およびベリファイの動作には移行せず、当該消去
およびベリファイ動作の確認、検証を行うことが不可能
となる。

【００２７】そのような場合、図３（ｃ）に示すように
コマンドデコーダ４において、オートイレーズ信号５ｇ
の代わりに冗長オートイレーズ信号５ｈを選択し、オー
トイレーズ信号５ｇをＬレベル、冗長オートイレーズ信
号５ｈをＨレベルにする。この冗長オートイレーズ信号
５ｈはインバータ回路４２ｂを介してローパルス発生回
路４０ｃに入力され、その出力を瞬間的にＬレベルとす
る。それがナンドゲート４１ｄ、インバータ回路４２ａ
を経てナンドゲート４１ｅおよび４１ｆで形成される保
持回路に送られてそれをセットする。このようにして、
オール０プログラム信号４３をセットすることなくイレ
ーズ＋ベリファイ信号４５をＨレベルにセットすること
が可能となり、従って、消去前書き込みの動作が終了し
なくなった場合でも、少なくとも消去およびベリファイ
動作の確認、検証を行うことができるようになる。

【００２８】以上、オートイレーズの動作について、消
去前書き込みの動作を行わずに消去の動作から始める場
合について説明したが、他のコマンドによる他のコマン
ド動作についても、当該コマンド動作における前の制御
動作を行わずに、それに続く制御動作から処理を開始す
るための冗長デコーダ出力を、コマンドデコーダ４に持
たせるようにすれば、オートイレーズ以外のコマンド動
作においても、開発中のサンプルの動作のシーケンスの
一部に異常があって、同一の動作を終了することなく繰
り返したり、途中で動作を終了してしまうような場合で
も、その後に実行されるはずであった制御動作について
確認、検証を行うことが可能となる。

【００２９】

【発明の効果】以上のように、請求項１の発明によれ
ば、高電圧検出回路によって、書き込みベリファイ動作
のパス／フェイル信号と外部から入力される強制設定信
号の一方を選択してシーケンス制御回路に入力する書き
込みベリファイ結果の強制／非強制切り換え回路と、消
去ベリファイ動作のパス／フェイル信号と外部から入力
される強制設定信号の一方を選択してシーケンス制御回
路に入力する消去ベリファイ結果の強制／非強制切り換
え回路とにおける選択の切り換えを、外部から入力され
る動作モード切り換えのための制御信号に基づいて制御
するように構成したので、書き込みベリファイおよび消
去ベリファイの結果を、外部から強制的に任意に設定す
ることが可能となって、ベリファイ結果による動作の分
岐の確認を容易に行うことができる不揮発性半導体記憶
装置の制御回路が得られる効果がある。

【００３０】請求項２の発明によれば、コマンドデコー
ダに、それが選択したコマンド動作における前の制御動
作を実行することなく、その制御動作に続く制御動作か
ら処理を開始させるための冗長デコーダ出力を持たせる
ように構成したので、同一の動作を際限なく繰り返した
り、最後まで動作が実行されず途中で終了してしまうよ
うな場合でも、その後に実行されるはずの制御動作につ
いて、その確認、検証を行うことが可能な不揮発性半導
体記憶装置の制御回路が得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１による不揮発性半導体記
憶装置の制御回路を示すブロック図である。

【図２】 この発明の実施例２による不揮発性半導体記
憶装置の制御回路の要部を示すブロック図である。

【図３】 上記実施例における不揮発性半導体記憶装置
の制御回路の動作例を示すタイミングチャートである。

【図４】 従来の不揮発性半導体記憶装置の制御回路を
示すブロック図である。

【符号の説明】

４ コマンドデコーダ、５ｇ オートイレーズ信号（デ
コーダ出力）、５ｈ冗長オートイレーズ信号（冗長デコ
ーダ出力）、６ シーケンス制御回路、１６書き込みベ
リファイ制御回路、２０ 書き込みベリファイ動作のパ
ス／フェイル信号、２１ 消去ベリファイ制御回路、２
５ 消去ベリファイ動作のパス／フェイル信号、２７
強制設定信号、２８ 外部ＣＥ信号（制御信号）、２９
高電圧検出回路、３１ 書き込みベリファイ結果の強
制／非強制切り換え回路、３３ 消去ベリファイ結果の
強制／非強制切り換え回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 書き込みベリファイ時に、書き込みベリ
   ファイ制御回路より送られてくる書き込みベリファイ動
   作のパス／フェイル信号、あるいは消去ベリファイ時
   に、消去ベリファイ制御回路より送られてくる消去ベリ
   ファイ動作のパス／フェイル信号の内容によって、シー
   ケンス制御回路が次の動作への分岐を決定する不揮発性
   半導体記憶装置の制御回路において、前記書き込みベリ
   ファイ動作のパス／フェイル信号と外部からの強制設定
   信号の一方を選択して、前記シーケンス制御回路に入力
   する書き込みベリファイ結果の強制／非強制切り換え回
   路と、前記消去ベリファイ動作のパス／フェイル信号と
   前記外部からの強制設定信号の一方を選択して、前記シ
   ーケンス制御回路に入力する消去ベリファイ結果の強制
   ／非強制切り換え回路と、外部から入力される動作モー
   ドを切り換えるための制御信号に基づいて、前記書き込
   みベリファイ結果の強制／非強制切り換え回路および前
   記消去ベリファイ結果の強制／非強制切り換え回路にお
   ける選択の切り換えを制御する高電圧検出回路とを設け
   たことを特徴とする不揮発性半導体記憶装置の制御回
   路。
2. 【請求項２】 コマンドデコーダがデータをデコードし
   て選択したデコーダ出力に対応したコマンド動作につい
   て、当該コマンド動作における複数の制御動作を、シー
   ケンス制御回路の制御によって順番に実行してゆく不揮
   発性半導体記憶装置の制御回路において、前記コマンド
   デコーダが、前記コマンド動作における前の制御動作を
   行わずに、当該制御動作に続く制御動作から処理を開始
   させるための冗長デコーダ出力を有することを特徴とす
   る不揮発性半導体記憶装置の制御回路。