JP2007310964A - Ｎａｎｄ型フラッシュメモリ装置及びメモリデバイス - Google Patents

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Abstract

【課題】データの書き込み時又は読み出し時にビット線の充電のための電流を低減させ、かつ、ビット線の充電のためのピーク電流が一定の条件の下では動作を高速とすること。
【解決手段】本発明のＮＡＮＤ型フラッシュメモリ装置１００は、同時書き込みデータ単位内の前記複数のメモリセルにデータを転送する時に前記データの“１”データ及び“０“データの数に基づいて前記“１”データ又は前記“０“データの極性を反転させるか否かを判断し、前記データを反転して前記メモリセルアレイ１０１に転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部１０８を具備する。
【選択図】図１

Description

本発明は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリ装置及びメモリデバイスに関するものである。
ＮＡＮＤ型フラッシュメモリ装置においては、大容量化及び高速化の二つの要請からページ長は増える一方であるため、これに従い電流の増大が問題となる。現在のＮＡＮＤ型フラッシュメモリ装置においては、ビット線シールド型ＳＡ（ＳＡ；センスアンプ）方式又は全ビット線読み出し型ＳＡ方式が知られている。
図２０に示すように、ビット線シールド型ＳＡでは、一つのセンスアンプ（ＳＡ）１は、２つのビット線Ｂ１、Ｂ２にスイッチ回路ＳＷ１を介して接続される。スイッチ回路ＳＷ１は、ビット線Ｂ１、Ｂ２の一方を選択してセンスアンプ１に接続している時には、ビット線Ｂ１、Ｂ２の他のものを非選択としてセンスアンプ１に接続しない。
また、ビット線シールド型ＳＡでは、スイッチ回路ＳＷ２が読み出し時には非選択側のビット線を接地することにより、隣接のビット線間の結合ノイズをなくす。また、ビット線シールド型ＳＡでは、スイッチ回路ＳＷ２がプログラム動作では非選択側のビット線をＶＤＤにすることによりメモリセルにデータが書き込まれないようにする。
一方、図２１に示すように、全ビット線読み出し型ＳＡでは、一つのセンスアンプ（ＳＡ）２に１つのビット線Ｂ３が接続される。読み出し時に、ビット線Ｂ３が定電圧に保たれることにより隣接のビット線Ｂ３の間の結合ノイズが低減され、隣接のビット線Ｂ３の同時読み出しが行なわれる。
これらのどちらの方式でも，プログラム動作時に４Ｋｂｙｔｅ以上もあるページ長分のデータが一度に書き込まれるので，ビット線の充電のためのピーク電流が大きくなる。ビット線シールド型ＳＡ方式及び全ビット線読み出し型ＳＡ方式においては、特に、ビット線容量の９０％近くが隣接ビット線の容量であるために、ビット線のデータにおいて“１”データと“０”データとが交互に並ぶパターンでのビット線の充電の必要電荷が多くなるからピーク電流が多くなる。
また、全ビット線読み出し型ＳＡを用いるＮＡＮＤ型フラッシュメモリ装置においては、リード時の電流消費も問題となる。これは、全ビット線読み出し型ＳＡ方式ではビット線のノイズを抑えるために、ビット線電圧が定常的になるようにビット線にセル電流を垂れ流しにするため電流消費が多くなるのは不可避な問題であり、特に、消去状態のセルの数が多くなるほど電流消費が多くなる。
ビット線シールド型ＳＡ方式及び全ビット線読み出し型ＳＡ方式のどちらでも、プログラム動作時に同時書き込みのページ長を大きくするほどビット線の充電のためのピーク電流が大きくなる。ピーク電流はページ長４Ｋｂｙｔｅの同時書き込みで１００ｍＡ程度に抑えるよう設計されている。ページ長が２倍、４倍と増えるとビット線の充電スピードを維持しようとすると、ピーク電流が増大し１００ｍＡを超え破綻する。ピーク電流を抑えようとするとビット線の充電スピードがどんどん悪化する。
ＮＯＲフラッシュメモリ装置などに用いられるホットキャリア注入による書き込み方式ではセル自身への書き込み電流が同時書き込み数を制限している。しかし、ＮＡＮＤ型フラッシュメモリ装置においては、トンネル効果によるセルへの書き込み方式のためセル自身への書き込み電流は問題とはならず、ビット線の充電のための電流が問題となる。
特開２００５−４４４５６号公報
本発明は、データの書き込み時又は読み出し時に消費電流を低減させることができるＮＡＮＤ型フラッシュメモリ装置及びメモリデバイスを提供することを目的とする。
本発明は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリ装置において、同時書き込みデータ単位内の前記複数のメモリセルにデータを転送する時に前記データの“１”データ及び“０“データの数に基づいて前記“１”データ又は前記“０“データの極性を反転させるか否かを判断し、前記データを反転して前記メモリセルアレイに転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部を具備する構成を採る。
本発明によれば、“１”データ又は“０“データの極性を反転させてメモリセルに記憶させることができるため、データの書き込み時又は読み出し時に消費電流を低減させることができる。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明は、これらの実施の形態に限定されるものではない。
（実施の形態１）
まず、本発明の実施の形態１について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。
図１に示すように、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、主制御回路１０６、ＥＣＣ回路１０７、データ反転制御回路１０８、データレジスタ１０９及びインターフェイス回路１１０を具備している。
インターフェイス回路１１０は、外部機器とデータ及びコントロール信号（コマンド及びクロック信号など）の送受信を行う。インターフェイス回路１１０は、外部機器からのデータ及びコントロール信号を受けて所定の処理をして主制御回路１０６、データレジスタ１０９及びデータ反転制御回路１０８に与える。
主制御回路１０６は、インターフェイス回路１１０からのコントロール信号に基づいて、ロウデコーダ１０２、カラムデコーダ１０３、選択回路１０４、センスアンプ回路１０５、ＥＣＣ回路１０７、データ反転制御回路１０８及びデータレジスタ１０９を制御する。
主制御回路１０６は、ロウデコーダ１０２及びカラムデコーダ１０３にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウデコーダ１０２及びカラムデコーダ１０３は、当該アクセス情報及びデータに基づいてセンアンプ回路１０５及び選択回路１０４を制御してメモリセルに対してデータの読み出し、書き込み又は消去を行う。
センスアンプ回路１０６は、複数のセンスアンプを有し、メモリセルアレイ１０１のビット線に選択回路を介して接続され、ビット線にデータを与え、かつ、ビット線の電位を検出してデータキャシュで保持する。主制御回路１０６は、カラムデコーダ１０３によって制御されたセンアンプ回路１０５によりメモリセルから読み出されたデータをＥＣＣ回路１０７、データレジスタ１０９及びインターフェイス回路１１０を介して外部機器に与える。選択回路１０４は、センスアンプ回路１０５を構成する複数のデータキャシュのうちビット線に接続するデータキャシュの選択を行う。
ＥＣＣ回路１０７は、データレジスタ１０９及びデータ反転制御回路１０８との間でデータの送受信を行ってデータの誤りをチェックして修正する。データ反転制御回路１０８は、メモリセルアレイ１０１における同時書き込みデータ単位内の複数のメモリセルのデータの“１”データ及び“０“データの数に基づいて前記“１”データ又は前記“０“データの極性を反転させる機能を有している。
次に、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００のメモリセルアレイ１０１の１例について、図面を参照して詳細に説明する。
図２は、メモリセルアレイ１０１の１例を示すブロック図である。図２に示すように、メモリセルアレイ１０１は、分割されているｍ個のブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍを具備している。ここで、「ブロック」とは、データの一括消去の最小単位である。ブロックＢＬＯＣＫ１、ＢＬＯＣＫ２、ＢＬＯＣＫ３、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍは、同じ構成を有している。
図３は、メモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉの構成を示す回路図である。図３に示すように、メモリセルアレイ１０１のブロックＢＬＯＣＫｉは、２×ｋ個のＮＡＮＤセルユニットｅ１〜ｏｋを具備している。
図３に示すＮＡＮＤセルユニットｅ１〜ｏｋの各々は、３２個のメモリセルＭＣ０〜ＭＣ３１を有している。メモリセルＭＣ０〜ＭＣ３１の１つは、代表してメモリセルＭＣと記される場合もある。メモリセルＭＣ０〜ＭＣ３１は、直列に接続されている。ＡＮＤセルユニット１〜ｋの一端部は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬｅ−１、ＢＬｏ−１ 、ＢＬｅ−２、ＢＬｏ−２、・・・、ＢＬｅ−ｉ、ＢＬｏ−ｉ、・・・、ＢＬｅ−ｋ、ＢＬｏ−ｋに接続されている。
選択ゲートトランジスタＳＧ１の制御ゲートは、選択ゲート線ＳＧＤ−ｉに接続されている。また、ＮＡＮＤセルユニット１〜ｋの他端部は、選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。選択ゲートトランジスタＳＧ２の制御ゲートは、選択ゲート線ＳＧＳ−ｉに接続されている。
メモリセルＭＣ０〜ＭＣ３１の各々の制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。ビット線ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−ｉ、・・・、ＢＬｅ−ｋのうちの１から数えて偶数番目のビット線と奇数番目のビット線は、お互いに独立にデータの書き込みと読み出しが行われる。ワード線ＷＬｎ−ｉの１つに接続される２×ｋ個のメモリセルＭＣの偶数番目のビット線に接続されているｋ個のメモリセルＭＣに対して同時にデータの書き込みと読み出しが行われる。ｋ個のメモリセルＭＣの各々は、１ビットのデータを記憶する。これらのｋ個のメモリセルＭＣは、「ページ」という単位を構成する。
同様に、ワード線ＷＬｎ−ｉの１つに接続される２×ｋ個のメモリセルＭＣの奇数番目のビット線に接続されているｋ個のメモリセルＭＣに対して同時にデータの書き込みと読み出しが行われる。ｋ個のメモリセルＭＣの各々は、１ビットのデータを記憶する。これらのｋ個のメモリセルＭＣは、「ページ」という単位を構成する。
なお、本発明は、図示した本発明の実施の形態１に限定されるものでなく、必要に応じてブロックの数、ＮＡＮＤセルユニットの数及びメモリセルの数を変更してもよい。また、本発明の実施の形態１においては、各メモリセルＭＣが１ビットのデータを記憶するようにしたが、各メモリセルＭＣが電子注入量に応じた複数のビットのデータ（多値ビットデータ）を記憶するようにしてもよい。
センスアンプ回路１０５は、複数のセンスアンプ１０５１を具備している。複数のセンスアンプ１０５１の各々は、選択回路１０４を介してビット線ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−ｉ、・・・、ＢＬｅ−ｋ, ＢＬo−１、ＢＬo−２、・・・、ＢＬo−ｉ、・・・、ＢＬo−ｋ,のうちの２つのビット線のいずれかに選択的に接続される。このセンスアンプ１０５１は、ビット線シールド型のセンスアンプと呼ばれている。
選択回路１０４は、選択情報に基づいて、２つのビット線の一方のみを選択してセンスアンプ１０５１に接続し、かつ、前記２つのビット線の他方を非選択としてセンスアンプ１０５１に接続しない。この場合には、選択回路１０４は、データの読み出し時には非選択側のビット線を接地することにより隣接のビット線の間の結合ノイズを低減している。また、選択回路１０４は、プログラム動作においては、非選択側のビット線をＶＤＤにすることによりメモリセルＭＣにデータが書き込まれないようにする。
次に、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００のデータ反転制御回路１０８について、図面を参照して詳細に説明する。図４は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００のデータ反転制御回路１０８を示すブロック図である。
データ反転制御部１０８は、同時書き込みデータ単位内の複数のメモリセルＭＣのデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成し、前記“１”データ計数値と前記“０“データ計数値との大小を比較して比較結果を生成し、前記比較結果に基づいて前記“１”データ又は前記“０“データの極性を反転させる。
図４に示すように、データ反転制御回路１０８は、書込データ反転制御回路１０８１及び読出データ反転制御回路１０８２を具備している。書込データ反転制御回路１０８１は、データ計数部１０８１１、演算比較制御部１０８１２、ラッチ部１０８１３及びデータ転送部１０８１４を具備している。
データ計数部１０８１１は、インターフェイス回路１１０からデータレジスタ１０９及びＥＣＣ回路１０７からデータを受けて、データの同時書き込みデータ単位内の複数のメモリセルＭＣのデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成する。データ計数部１０８１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、“１”データ計数値と“０“データ計数値を演算比較制御部１０８１２に与える。
演算比較制御部１０８１２は、データ計数部１０８１１からの“１”データ計数値と“０“データ計数値との大小を比較して比較結果を生成する。演算比較制御部１０８１２は、前記比較結果に基づいて“１”データ又は“０“データの極性を反転させる時に、データを反転させるか否かを示す反転情報をラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、データ計数部１０８１１からのデータに演算比較制御部１０８１２からの反転情報を示す反転フラグビットを追加してデータ転送部１０８１４に与える。データ転送部１０８１４は、演算比較制御部１０８１２からの反転情報に基づいてラッチ部１０８１３からのデータを反転し、又は、反転しないで、カラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ１０１に転送する。
次に、データ反転制御回路１０８の動作について、より詳細に説明する。図５は、データ反転制御回路１０８の動作を説明するためのフロー図である。図６は、データ反転制御回路１０８の動作の１例を説明するための図である。
図５に示すように、ステップＳＴ１０１において、データ計数部１０８１１は、インターフェイス回路１１０からのデータをデータレジスタ１０９及びＥＣＣ回路１０７を介して受けて、同一ページ（又は同一ページ内のＥＣＣ置き換え単位）のデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成する。そして、データ計数部１０８１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、“１”データ計数値と“０“データ計数値を演算比較制御部１０８１２に転送する。
次に、ステップＳＴ１０２において、演算比較制御部１０８１２は、データ計数部からの“１”データ計数値と“０“データ計数値との大小を比較して比較結果を生成する。
スッテプＳＴ１０２において“１”データ計数値が“０“データ計数値以上であることを比較結果が示している時に、演算比較制御部１０８１２は、“１”データ又は“０“データの極性を反転させないことを示す反転情報をラッチ部１０８１３及びデータ転送部１８１４に与える。
次に、スッテプＳＴ１０３において、ラッチ部１０８１３は、データ計数部１０８１１からのデータに演算比較制御部１０８１２からの反転情報を示す反転フラグビット（“０“）を追加してデータ転送部１０８１４に与える。次に、スッテプＳＴ１０４において、データ転送部１０８１４は、反転フラグビット付きのデータを反転させないでカラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ１０１に転送する。
また、スッテプＳＴ１０２において“１”データ計数値が“０“データ計数値未満であることを比較結果が示している時に、演算比較制御部１０８１２は、“１”データの極性を反転させることを示す反転情報をラッチ部及びデータ転送部に与える。
次に、スッテプＳＴ１０５において、ラッチ部１０８１３は、データ計数部１０８１１からのデータに演算比較制御部１０８１２からの反転情報を示す反転フラグビット（“１“）を追加してデータ転送部１−８１４に与える。次に、スッテプＳＴ１０６において、データ転送部１０８１４は、反転フラグビット付きのデータを反転させてカラムでコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ１０１に転送する。
例えば、選択側のビット線のデータが図６（Ａ）に示す極性を有している場合に、ラッチ部１０８１３は、“１”データ計数値が“０“データ計数値未満であることを前記比較結果が示しているから図６（Ｂ）に示すようにデータに“１“の反転フラグビットを追加してデータ転送部１０８１４に与える。この場合に、データ転送部１０８１４はデータを反転してカラムでコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ１０１に転送する。
図５に示すように、ステップＳＴ１０４及びステップＳＴ１０６の後に、データ転送部１０８１４は、データの転送の終了かを判断し（ステップＳＴ１０７）、データの転送の終了でない時に動作はステップＳＴ１０１に戻る。
図７は、ビット線シールド型ＳＡ方式によるプログラム動作時におけるデータの書き込み方式を説明するためのデータパターンの１例を示す図である。
図７（Ａ）は、ビット線シールド型ＳＡ方式によるプログラム動作時における２値のデータを書き込む場合のデータパターンを示す図である。図７（Ｂ）は、ビット線シールド型ＳＡ方式によるプログラム動作時における４値のデータを書き込む場合のデータパターンの１例を示す図である。図７（Ｃ）は、ビット線シールド型ＳＡ方式によるプログラム動作時における４値のデータを書き込む場合のデータパターンの他の例を示す図である。
ビット線シールド型ＳＡ方式においては、非選択のビット線の電圧は常にＶＤＤであるため、選択のビット線のデータが“０”である、すなわち、全てＶＳＳである時、ビット線の充電のための必要電荷が最大となるから消費電流が最大となる。したがって、データ（選択のビット線にロードされるデータ）の“０”データの個数と“１”データの個数とを計数して必ず“１”データの個数が“０”データの個数より多くなるようにすれば、ビット線の充電のための消費電流を低減することができる。
例えば、図７（Ａ）及び図７（Ｂ）に示すビット線シールド型ＳＡ方式によるプログラム動作時におけるデータを書き込みの場合には、ビット線の充電のための消費電流を最大で５０％だけ低減することができる。また、図７（Ｃ）に示すビット線シールド型ＳＡ方式によるプログラム動作時におけるデータを書き込みの場合には、ビット線の充電のための消費電流を最大で２５％だけ低減することができる。
図４に示すように、読出データ反転制御回路１０８２は、メモリセルアレイ１０１に記憶させたデータを読み出す時に、反転フラグビットがデータの極性を反転したことを示している場合に、メモリセルアレイ１０１から選択回路１０４、センスアンプ回路１０５１０５及びカラムデコーダ１０３を介してデータを受けてこのデータを反転させてＥＣＣ回路１０７に与える。これにより、本発明の実施の形態１に係るＮＡＮＤ型メモリフラッシュ装置１００は、他の装置から受けたデータを反転して記憶した時に反転したデータを元にも戻して転送することができる。
本発明の実施の形態１によれば、“１”データ計数値が“０“データ計数値未満であることを比較結果が示している時に、“１”データの極性を反転させてメモリセルに記憶させることができるため、データの書き込みの場合にビット線の充電のための消費電流を低減することができるから、データの書き込み時に消費電流を低減させることができる。また、本発明の実施の形態１によれば、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図８は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００のメモリセルアレイ２０１の１つのブロックを示す回路図である。図９は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００のデータ反転制御回路を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付して、その説明を省略する。
図１、図８及び図９に示すように、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００においてメモリセルアレイ１０１、選択回路１０４及びデータ反転制御回路１０８の代わりにメモリセルアレイ２０１、選択回路２０２及びデータ反転制御回路２０３を有するものである。
すなわち、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、メモリセルアレイ２０１、ロウデコーダ１０２、カラムデコーダ１０３、選択回路２０２、センスアンプ回路１０５、制御回路１０６、ＥＣＣ回路１０７、データ反転制御回路２０３、データレジスタ１０９及びインターフェイス回路１１０を具備している。
図８に示すように、メモリセルアレイ２０１のブロックＢＬＯＣＫｉは、ｋ個のＮＡＮＤセルユニット１〜ｋを具備している。
図８に示すＮＡＮＤセルユニット１〜ｋの各々は、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１を有している。メモリセルＭＴｒ０〜ＭＴｒ３１の１つは、代表してメモリセルＭＴｒと記される場合もある。メモリセルＭＴｒ０〜ＭＴｒ３１は、直列に接続されている。ＮＡＮＤセルユニット１〜ｋの一端部は、選択ゲートトランジスタＴｒ０を介してビット線ＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋに接続されている。
選択ゲートトランジスタＴｒ０の制御ゲートは、選択ゲート線ＳＧＤに接続されている。また、ＮＡＮＤセルユニット１〜ｋの他端部は、選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。選択ゲートトランジスタＴｒ１の制御ゲートは、選択ゲート線ＳＧＳに接続されている。
メモリセルＭＴｒ０〜ＭＴｒ３１の各々の制御ゲートは、ワード線ＷＬ０〜ＷＬ３１に接続されている。ワード線ＷＬ０〜ＷＬ３１の１つのものに接続されているｋ個のメモリセルＭＴｒの各々は、１ビットのデータを記憶する。これらのｋ個のメモリセルＭＴｒは、「ページ」という単位を構成する。
なお、本発明は、図示した本発明の実施の形態１に限定されるものでなく、必要に応じてブロックの数、ＮＡＮＤセルユニットの数及びメモリセルの数を変更してもよい。また、本発明の実施の形態１においては、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数のビットのデータ（多値ビットデータ）を記憶するようにしてもよい。
センスアンプ回路２０２は、複数のセンスアンプ２０２１を具備している。複数のセンスアンプ２０２１の各々は、選択回路２０２を介してビット線ＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋの各々に接続されている。このセンスアンプ２０２１は、全ビット読み出し型のセンスアンプと呼ばれている。この実施の形態２は、データの読み出し時に、ビット線ＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋを定電圧に保つことで隣接のビット線ＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋの間の結合ノイズをなくして隣接のビット線ＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋの同時読み出しを行う。また、実施の形態２においては、プログラム動作では全ビット線に同時にセンスアンプＢＬ−１、ＢＬ−２、・・・、ＢＬ−ｉ、・・・、ＢＬ−ｋのデータをメモリセルＭＴｒに書き込むことができるので、ビット線シールド型のセンスアンプに比べて倍のデータを書き込むことができる。
データ反転制御部２０３は、メモリセルアレイ１０１の奇数ページと偶数ページで隣り合うデータ同士の排他的論理和（ＸＯＲ）をとって“１”データと“０“データとが隣接する数が少なくなるように奇数ページ又は偶数ページのデータの極性を反転させる機能を有している。
図９に示すように、データ反転制御回路２０３は、書込データ反転制御回路２０３１及び読出データ反転制御回路１０８２を具備している。書込データ反転制御回路２０３１は、データ計数部２０３１１、演算比較制御部２０３１２、ラッチ部１０８１３及びデータ転送部１０８１４を具備している。
データ計数部２０３１は、インターフェイス回路１１０からデータレジスタ１０９及びＥＣＣ回路１０７を介してデータを受けて、同一ＷＬ内（又は同一ＷＬ内のＥＣＣ置き換え単位）の奇数ページでのデータの“０“データと“１”データとの数と、偶数ページでのデータの“０“データと“１”データとの数と、をそれぞれ計数して計数値を生成する。データ計数部２０３１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、計数値を演算比較制御部２０３１２に与える。
演算比較制御部２０３１２は、データ計数部２０３１１からの計数値に基づいてメモリセルアレイ１０１の奇数ページと偶数ページで隣り合うデータ同士の排他的論理和（ＸＯＲ）をとって“１”データと“０“データとが隣接する数が少なくなるように奇数ページ又は偶数ページのデータの極性を反転させる反転情報を生成してラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、データ計数部２０３１１からのデータに演算比較制御部２０３１２からの反転情報を示す奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える。データ転送部１０８１４は、演算比較制御部２０３１２からの反転情報に基づいてラッチ部１０８１３からのデータを反転させ、又は、反転させないで、カラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ２０１に転送する。
次に、データ反転制御回路２０３の動作について、より詳細に説明する。図１０は、データ反転制御回路２０３の動作を説明するためのフロー図である。図１１は、データ反転制御回路２０３の動作の１例を説明するための図である。
図１０に示すように、ステップＳＴ２０１において、データ計数部２０３１は、同一ＷＬ内（又は同一ＷＬ内のＥＣＣ置き換え単位）の奇数ページでのデータの“０“データと“１”データとの数と、偶数ページでのデータの“０“データと“１”データとの数と、をそれぞれ計数して計数値を生成する。データ計数部２０３１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、計数値を演算比較制御部２０３１２に与える。
次に、ステップＳＴ２０２において、演算比較制御部２０３１２は、データ計数部２０３１１からの計数値に基づいてメモリセルアレイ１０１の奇数ページと偶数ページで隣り合うデータ同士の排他的論理和（ＸＯＲ）をとって“１”データと“０“データとが隣接する数が少なくなるように奇数ページ又は偶数ページのデータの極性を反転させる反転情報を生成してラッチ部１０８１３及びデータ転送部１０８１４に与える。
次に、ステップＳＴ２０３において、ラッチ部１０８１３は、データ計数部２０３１１からのデータに演算比較制御部２０３１２からの反転情報を示す奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える。
次に、ステップＳＴ２０４において、データ転送部１０８１４は、演算比較制御部２０３１２からの反転情報に基づいてラッチ部１０８１３からのデータを反転させ、又は、反転させないで、カラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ２０１に転送する。
ステップＳＴ２０４の後に、データ転送部１０８１４は、データの転送の終了かを判断し（ステップＳＴ２０５）、データの転送の終了でない時に動作はステップＳＴ２０１に戻る。
例えば、ビット線のデータが図１１（Ａ）に示す極性を有している場合に、演算比較制御部２０３１２は、偶数ページのデータの極性を反転させる反転情報を生成してラッチ部１０８１３及びデータ転送部１０８１４に与える。ラッチ部１０８１３は、図１１（Ｂ）に示すようにデータに奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える。データ転送部１０８１４は偶数ページのデータの極性を反転させてカラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ２０１に転送する。
全ビット線読み出し型ＳＡ方式においては、同一ＷＬに繋がる全ビット線に同時にデータが書き込まれるため、０”データと“１”データとが隣接する個数が一番多い場合に、すなわち、１”データと“０”データとが交互に並ぶデータパターンの場合にビット線の充電のための必要電荷は最大となる。したがって、奇数ページと偶数ページで隣り合うデータ同士で排他的論理和をとり、“１”データと“０”データとが隣接する個数を計数して計数値を生成し、この計数値が少なくなるページ側のデータを反転すれば、ビット線の充電のための電流は低減することができる。データの反転をおこなったかどうかの情報は、偶数ページ反転フラグビット及び奇数ページ反転フラグビットに書き込むことにすればよい。
本発明の実施の形態２によれば、“１”データと“０“データとが隣接する数が少なくなるように奇数ページ又は偶数ページのデータの極性を反転させてメモリセルに記憶させることができるため、データの書き込みの場合にビット線の充電のための消費電流を低減することができるから、データの書き込み時に消費電流を低減させることができる。また、本発明の実施の形態２によれば、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。図１２は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００のデータ反転制御回路を示すブロック図である。本発明の実施の形態３においては、本発明の実施の形態２と同じ構成要素には同じ参照符号を付して、その説明を省略する。
図１２に示すように、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００においてデータ反転制御回路２０３の代わりにデータ反転制御回路３０１を有するものである。
図１２に示すように、データ反転制御回路３０１は、書込データ反転制御回路３０１１及び読出データ反転制御回路１０８２を具備している。書込データ反転制御回路３０１１は、データ計数部３０１１１、演算比較制御部３０１１２、ラッチ部１０８１３及びデータ転送部１０８１４を具備している。
図１３は、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００のデータ反転制御回路３０１の動作を説明するためのフロー図である。次に、本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置３００のデータ反転制御回路３０１の動作について、図１３を参照して詳細に説明する。
図１３に示すように、ステップＳＴ３０１において、データ計数部３０１１は、インターフェイス回路１１０からデータレジスタ１０９及びＥＣＣ回路１０７を介してデータを受けて、同一ＷＬ内（又は同一ＷＬ内のＥＣＣ置き換え単位）の奇数ページでのデータの“０“データと“１”データとの数と、偶数ページでのデータの“０“データと“１”データとの数と、をそれぞれ計数して計数値を生成する。データ計数部３０１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、計数値を演算比較制御部３０１１２に与える。
次に、ステップＳＴ３０２において、演算比較制御部３０１１２は、データ計数部３０１１１からの計数値に基づいてメモリセルアレイ２０１の奇数ページと偶数ページで隣り合うデータ同士の排他的論理和（ＸＯＲ）をとって“１”データと“０“データとが隣接する個数をカウントして隣接個数カウント値を生成する。次に、ステップＳＴ３０３において、演算比較制御部３０１１２は、隣接個数カウント値がページのデータの個数の半分（所定値）以上であるかを判断して個数判断結果を生成する。
ステップＳＴ３０３において、隣接個数カウント値がページのデータの個数の半分（所定値）以上であることを個数判断結果が示している場合に、演算比較制御部３０１１２は、奇数ページ又は前記偶数ページのデータの極性を反転させる反転情報を生成して（ステップＳＴ３０４）、ラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、奇数ページ又は偶数ページのデータの極性を反転させる反転情報に基づいて奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える（ステップＳＴ３０４）。
データ転送部１０８１４は、演算比較制御部３０１１２からの反転情報に基づいてラッチ部１０８１３からの奇数ページ又は偶数ページのデータを反転してメモリセルアレイ２０１に転送する（ステップＳＴ３０５）。
また、ステップＳＴ３０３において、隣接個数カウント値がページのデータの個数の半分（所定値）未満であることを個数判断結果が示している場合に、演算比較制御部３０１１２は、奇数ページ及び偶数ページの両方のデータの極性を反転させない、又は、反転させる反転情報を生成して（ステップＳＴ３０６）、ラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、データ計数部３０１１１からのデータに演算比較制御部３０１１２からの反転情報を示す奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える（ステップＳＴ３０６）。
次に、データ転送部１０８１４は、演算比較制御部３０１１２からの反転情報に基づいてラッチ部１０８１３からのデータを反転させ、又は、反転させないで、メモリセルアレイ２０１に転送する（ステップＳＴ３０７）。ステップＳＴ３０５及びステップ２０７の後に、データ転送部１０８１４は、データの転送の終了かを判断し（ステップＳＴ３０８）、データの転送の終了でない時に動作はステップＳＴ３０１に戻る。
本発明の実施の形態３によれば、隣接個数カウント値がページのデータの個数の半分（所定値）以上であることを個数判断結果が示している場合に奇数ページ又は偶数ページのデータの極性を反転させてメモリセルに記憶させることができるため、データの書き込みの場合にビット線の充電のための消費電流を低減することができるから、データの書き込み時に消費電流を低減させることができる。また、本発明の実施の形態３によれば、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
（実施の形態４）
次に、本発明の実施の形態４について、図面を参照して詳細に説明する。図１４は、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００のデータ反転制御回路を示すブロック図である。本発明の実施の形態４においては、本発明の実施の形態２と同じ構成要素には同じ参照符号を付して、その説明を省略する。
図１４に示すように、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００においてデータ反転制御回路２０３の代わりにデータ反転制御回路４０１を有するものである。
図１４に示すように、データ反転制御回路４０１は、書込データ反転制御回路４０１１及び読出データ反転制御回路１０８２を具備している。書込データ反転制御回路４０１１は、データ計数部４０１１１、演算比較制御部４０１１２、ラッチ部１０８１３及びデータ転送部１０８１４を具備している。
図１５は、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００のデータ反転制御回路４０１の動作を説明するためのフロー図である。次に、本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置４００のデータ反転制御回路４０１の動作について、図１５を参照して詳細に説明する。
図１５に示すように、ステップＳＴ４０１において、データ計数部４０１１１は、インターフェイス回路１１０からデータレジスタ１０９及びＥＣＣ回路１０７を介してデータを受けて、同一ページ（又は同一ページ内のＥＣＣ置き換え単位）のデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成する。そして、データ計数部４０１１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、“１”データ計数値と“０“データ計数値を演算比較制御部４０１１２に与える。
次に、ステップＳＴ４０２において、演算比較制御部４０１１２は、データ計数部４０１１１からの“１”データ計数値と“０“データ計数値との大小を比較して比較結果を生成する。
スッテプＳＴ４０２において“１”データ計数値が“０“データ計数値以上であることを比較結果が示している時に、演算比較制御部４０１１２は、“１”データの極性を反転させることを示す反転情報をラッチ部１０８１３及びデータ転送部１０８１４に与える。
次に、スッテプＳＴ４０３において、ラッチ部１０８１３は、データ計数部４０１１１からのデータに演算比較制御部４０１１２からの反転情報を示す反転フラグビットを追加してデータ転送部１０８１４に与える。次に、スッテプＳＴ４０４において、データ転送部１０８１４は、反転フラグビット付きのデータを反転させてメモリセルアレイ２０１に転送する。
また、スッテプＳＴ４０２において“１”データ計数値が“０“データ計数値未満であることを比較結果が示している時に、演算比較制御部４０１１２は、“１”データ又は“０“データの極性を反転させないことを示す反転情報をラッチ部１０８１３及びデータ転送部１０８１４に与える。
次に、スッテプＳＴ４０５において、ラッチ部１０８１３は、データ計数部４０１１１からのデータに演算比較制御部４０１１２からの反転情報を示す反転フラグビットを追加してデータ転送部１０８１４に与える。次に、スッテプＳＴ４０６において、データ転送部１０８１４は、反転フラグビット付きのデータを反転させないでメモリセルアレイ２０１に転送する。
ステップＳＴ４０４及びステップＳＴ４０６の後に、データ転送部１０８１４は、データの転送が終了かを判断し（ステップＳＴ４０７）、データの転送が終了でない時に動作はステップＳＴ４０１に戻る。
本発明の実施の形態４によれば、１”データ計数値が“０“データ計数値より大きいことを比較結果が示している時に“１”データの極性を反転させてメモリセルに記憶させることができるため、メモリセルからデータを読み出す時に消費電流を低減することができる。
（実施の形態５）
次に、本発明の実施の形態５について、図面を参照して詳細に説明する。図１６は、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００のデータ反転制御回路を示すブロック図である。本発明の実施の形態５においては、本発明の実施の形態２と同じ構成要素には同じ参照符号を付して、その説明を省略する。
図１６に示すように、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００においてデータ反転制御回路２０３の代わりにデータ反転制御回路５０１を有するものである。
図１６に示すように、データ反転制御回路５０１は、書込データ反転制御回路５０１１及び読出データ反転制御回路１０８２を具備している。書込データ反転制御回路５０１１は、データ計数部５０１１１、演算比較制御部５０１１２、ラッチ部１０８１３及びデータ転送部１０８１４を具備している。
図１７は、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００のデータ反転制御回路５０１の動作を説明するためのフロー図である。次に、本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置５００のデータ反転制御回路５０１の動作について、図１７を参照して詳細に説明する。
図１７に示すように、ステップＳＴ５０１において、データ計数部５０１１１は、インターフェイス回路１１０からデータレジスタ１０９及びＥＣＣ回路１０７を介してデータを受けて、同一ＷＬ内（又は同一ＷＬ内のＥＣＣ置き換え単位）の奇数ページでのデータの“０“データと“１”データとの数と、偶数ページでのデータの“０“データと“１”データとの数と、をそれぞれ計数して計数値を生成する。データ計数部５０１１１は、インターフェイス回路１１０からのデータをラッチ部１０８１３に転送し、かつ、計数値を演算比較制御部５０１１２に与える。
次に、ステップＳＴ５０２において、演算比較制御部５０１１２は、データ計数部５０１１１からの計数値に基づいてメモリセルアレイ２０１の奇数ページと偶数ページで隣り合うデータ同士の排他的論理和（ＸＯＲ）をとって“１”データと“０“データとが隣接する個数をカウントして隣接個数カウント値を生成する。演算比較制御部５０１１２は、隣接個数カウント値がページのデータの個数の半分（所定値）以上であるかを判断して個数判断結果を生成する（ステップＳＴ５０３）。
ステップＳＴ５０３において、隣接個数カウント値がページのデータの個数の半分（所定値）以上であることを個数判断結果が示している場合に、演算比較制御部５０１１２は、“１”データの数が減るように奇数ページ又は偶数ページのデータの極性を反転させる反転情報を生成して（ステップＳＴ５０４）、ラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、奇数ページ又は偶数ページのデータの極性を反転させる反転情報に基づいて奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える（ステップＳＴ５０４）。
次に、スッテプＳＴ５０５において、データ転送部１０８１４は、奇数ページ又は偶数ページのデータの極性を反転させてメモリセルアレイ２０１に転送する。
また、ステップＳＴ５０３において、隣接個数カウント値がページのデータの個数の半分（所定値）未満であることを個数判断結果が示している場合に、演算比較制御部５０１１２は、“１”データが減るように奇数ページ及び偶数ページの両方のデータの極性を反転させない、又は反転させる反転情報を生成して（ステップＳＴ５０６）、ラッチ部１０８１３及びデータ転送部１０８１４に与える。
ラッチ部１０８１３は、データ計数部５０１１１からのデータに演算比較制御部５０１１２からの反転情報を示す奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える（ステップＳＴ５０６）。
次に、データ転送部１０８１４は、演算比較制御部５０１１２からの反転情報に基づいてラッチ部１０８１３からのデータを反転させない、又は、反転させて、メモリセルアレイ１０１に転送する（ステップＳＴ５０７）。
例えば、ビット線のデータが図１８（Ａ）に示す極性を有している場合に、演算比較制御部５０１１２は、偶数ページのデータの極性を反転させる反転情報を生成してラッチ部１０８１３及びデータ転送部１０８１４に与える。ラッチ部１０８１３は、図１８（Ｂ）に示すようにデータに奇数ページ反転フラグビット及び偶数ページ反転フラグビットを追加してデータ転送部１０８１４に与える。データ転送部１０８１４は偶数ページのデータの極性を反転させてカラムデコーダ１０３、センスアンプ回路１０５及び選択回路１０４を介してメモリセルアレイ２０１に転送する。
図１７に示すように、ステップＳＴ５０５及びステップＳＴ５０７の後に、データ転送部１０８１４は、データの転送の終了かを判断し（ステップＳＴ５０８）、データの転送の終了でない時に動作はステップＳＴ５０１に戻る。
本発明の実施の形態１〜５に係るＮＡＮＤ型メモリフラッシュ装置は、メモリセルアレイに記憶させたデータを読み出す時に、反転フラグビットがデータの極性を反転したことを示している場合に、メモリセルアレイに記憶させたデータを反転して読み出す。これにより、本発明の実施の形態１〜５に係るＮＡＮＤ型メモリフラッシュ装置は、他の装置から受けたデータを元にも戻して転送することができる。
本発明の実施の形態５によれば、隣接個数カウント値がページのデータの個数の半分（所定値）以上である場合に“１”データの数が減るように奇数ページ又は偶数ページのデータの極性を反転させてデータをメモリセルに記憶させることができ、かつ、隣接個数カウント値がページのデータの個数の半分（所定値）未満である場合に“１”データが減るように奇数ページ及び偶数ページの両方のデータの極性を反転させない、又は反転させてデータをメモリセルに記憶させることができるため、データの書き込みの場合にビット線の充電のための消費電流を低減することができ、かつ、メモリセルからデータを読み出す時にも消費電流を低減することができる。従って、データの書き込み時と読み出し時両方に対して消費電流を低減させることができる。また、本発明の実施の形態５によれば、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
（実施の形態６）
次に、本発明の実施の形態６について、図面を参照して詳細に説明する。図１９は、本発明の実施の形態６に係るメモリデバイスを示すブロック図である。本発明の実施の形態６においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付して、その説明を省略する。
図１９に示すように、本発明の実施の形態６に係るメモリデバイス６００は、ＮＡＮＤ型フラッシュメモリ装置６１０と、このＮＡＮＤ型フラッシュメモリ装置１００を制御するコントローラ６２０と、を具備している。
ＮＡＮＤ型フラッシュメモリ装置６１０は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００において、データ反転制御回路１０８を削除してなるものである。
コントローラ６２０は、ホストインターフェイス回路６２１、主処理装置（ＭＰＵ）６２２、バッファＲＡＭ６２３、ＥＣＣ回路６２４、データ反転制御回路１０８及びメモリインターフェイス回路を具備している。
主処理装置６２２は、ホストインターフェイス回路６２１を介してホスト側の装置との間で制御信号の送受信を行う。バッファＲＡＭ６２３は、データを一時的に保持するものであり、ホストインターフェイス回路６２１を介してホスト側の装置との間でデータの送受信を行う。
主処理装置６２２は、ホスト側の装置からの制御信号に基づいて、ホストインターフェイス回路６２１、バッファＲＡＭ６２３、ＥＣＣ回路６２４、データ反転制御回路１０８及びメモリインターフェイス回路６２５を制御する。
バッファＲＡＭ６２３は、ホストインターフェイス回路６２１からのデータを一時的に保持してＥＣＣ回路６２４に転送する。ＥＣＣ回路６２４は、バッファＲＡＭ６２３からのデータの誤りをチェックして修正し修正後のデータをデータ反転制御回路１０８に与える。
データ反転制御回路１０８は、ＥＣＣ回路６２４からのデータを受けて、本発明の実施の形態１と同様の動作を行ってデータをメモリインターフェイス回路６２５に与える。主処理装置６２２は、メモリインターフェイス回路６２５を介してＮＡＮＤ型メモリフラッシュ装置６１０との間で制御信号の送受信を行う。
メモリインターフェイス回路６２５は、データ反転制御回路１０８からのデータに所定の処理をして処理後のデータをＮＡＮＤ型メモリフラッシュ装置１０１に与える。ＮＡＮＤ型メモリフラッシュ装置１０１は、メモリインターフェイス回路６２５からのデータを記憶する。このデータは、データ反転制御回路１０８により追加された反転フラグビットを有している。
メモリインターフェイス回路６２５は、ＮＡＮＤ型メモリフラッシュ装置１０１からのデータに所定の処理をして処理後のデータをデータ反転制御回路１０８に転送する。
データ反転制御回路１０８は、メモリインターフェイス回路６２５からのデータに前述の処理をして処理後のデータをＥＣＣ回路６２４に与える。
ＥＣＣ回路６２４は、メモリインターフェイス回路６２５からのデータの誤りをチェックして修正し修正後のデータをバッファＲＡＭ６２３に与える。バッファＲＡＭ６２３は、ＥＣＣ回路６２４からのデータを一時的に保持してホストインターフェイス回路６２１に転送する。
なお、本発明の実施の形態６に係るメモリデバイス６００のコントローラ６２０は、データ反転制御回路１０８の代わりにデータ反転制御回路２０３、２０１、４０１、５０１のいずれかを有するように構成されてもよい。
本発明の実施の形態６は、本発明の実施の形態１から５までのいずれかと同じ効果を有する。
請求項１から請求項５に係る発明によれば、データの書き込み時に消費電流を低減させることができ、かつ、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
なお、本発明の一態様に係るＮＡＮＤ型フラッシュメモリ装置は、前記データ反転制御部が、同時書き込みデータ単位内の前記複数のメモリセルのデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成するデータ計数部と、前記“１”データ計数値と前記“０“データ計数値との大小を比較して比較結果を生成する比較部と、を具備し、前記“１”データ計数値が前記“０“データ計数値以上であることを前記比較結果が示している時に当該比較結果に係るデータの極性を反転させる構成を採ってもよい。
この構成によれば、メモリセルからデータを読み出す時に消費電流を低減することができる。
また、本発明の他の態様に係るＮＡＮＤ型フラッシュメモリ装置は、前記データ反転制御部が、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“１”データと前記“０“データとが隣接する個数をカウントして隣接個数カウント値を生成し、前記隣接個数カウント値がページのデータの個数の半分以上である場合に前記“１”データの数が減るように前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記隣接個数カウント値が前記ページのデータの個数の半分未満である場合に前記“１”データの数が減るように前記奇数ページ及び前記偶数ページの両方のデータの極性を反転させない、又は、反転させる構成を採ってもよい。
この構成によれば、データの書き込み時に消費電流を低減させることができ、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができ、かつ、メモリセルからデータを読み出す時に消費電流を低減することができる。
また、本発明の他の態様に係るメモリデバイスは、前記ＮＡＮＤ型フラッシュメモリ装置がセンスアンプ回路を具備し、前記センスアンプ回路が、複数のセンスアンプを具備し、１つの前記センスアンプが２つのビット線にスイッチ回路を介して接続され、かつ、前記スイッチ回路が選択情報に基づいて前記２つのビット線の一方のみを選択して１つの前記センスアンプに接続するＮＡＮＤ型フラッシュメモリ装置において、前記データ反転制御部が、同時書き込みデータ単位内の前記複数のメモリセルのデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成するデータ計数部と、前記“１”データ計数値と前記“０“データ計数値との大小を比較して比較結果を生成する比較部と、を具備し、前記“１”データ計数値が前記“０“データ計数値より小さいことを前記比較結果が示している時に当該比較結果に係るデータの極性を反転させる構成を採ってもよい。
この構成によれば、データの書き込み時に消費電流を低減させることができ、かつ、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
また、本発明の他の態様に係るメモリデバイスは、前記ＮＡＮＤ型フラッシュメモリ装置がセンスアンプ回路を具備し、前記センスアンプ回路が、複数のセンスアンプを具備し、１つの前記センスアンプが１つのビット線に接続されているＮＡＮＤ型フラッシュメモリ装置において、前記データ反転制御部が、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“１”データと前記“０“データとが隣接する数が少なくなるように前記奇数ページ又は前記偶数ページのデータの極性を反転させる構成を採ってもよい。
この構成によれば、データの書き込み時に消費電流を低減させることができ、かつ、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
また、本発明の他の態様に係るメモリデバイスは、前記データ反転制御部が、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“１”データと前記“０“データとが隣接する個数をカウントして隣接個数カウント値を生成し、前記隣接個数カウント値がページのデータの個数の半分以上である場合に前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記隣接個数カウント値が前記ページのデータの個数の半分未満である場合に前記奇数ページ及び前記偶数ページの両方のデータの極性を反転させない、又は、反転させる構成を採ってもよい。
この構成によれば、データの書き込み時に消費電流を低減させることができ、かつ、ビット線の充電のためのピーク電流が一定である条件の下ではデータの書き込みの動作を高速とすることができる。
本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの１例を示すブロック図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの１つのブロックの構成を示す回路図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路を示すブロック図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作を説明するためのフロー図である。 本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作の１例を説明するための図である。 （Ａ）は本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるビット線シールド型ＳＡ方式によるプログラム動作時における２値のデータを書き込む場合のデータパターンを示す図であり、（Ｂ）は本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるビット線シールド型ＳＡ方式によるプログラム動作時における４値のデータを書き込む場合のデータパターンの１例を示す図であり、（Ｃ）は本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置におけるビット線シールド型ＳＡ方式によるプログラム動作時における４値のデータを書き込む場合のデータパターンの他の例を示す図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの１つのブロックを示す回路図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路を示すブロック図である。 本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作を説明するためのフロー図である。 （Ａ）は本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路が受けるビット線のデータのパターンの１例を示す図であり、（Ｂ）本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路が出力するデータのパターンの１例を示す図である。 本発明の実施の形態３に係るＮＡＮＤ型フラッシメモリ装置のデータ反転制御回路を示すブロック図である。 本発明の実施の形態３に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作を説明するためのフロー図である。 本発明の実施の形態４に係るＮＡＮＤ型フラッシメモリ装置のデータ反転制御回路を示すブロック図である。 本発明の実施の形態４に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作を説明するためのフロー図である。 本発明の実施の形態５に係るＮＡＮＤ型フラッシメモリ装置のデータ反転制御回路を示すブロック図である。 本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路の動作を説明するためのフロー図である。 （Ａ）は本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路が受けるビット線のデータのパターンの１例を示す図であり、（Ｂ）本発明の実施の形態５に係るＮＡＮＤ型フラッシュメモリ装置のデータ反転制御回路が出力するデータのパターンの１例を示す図である。 本発明の実施の形態６に係るメモリデバイスを示すブロック図である。 従来のＮＡＮＤ型フラッシュメモリ装置におけるビット線シールド型ＳＡ方式を説明するための模式図である。 従来のＮＡＮＤ型フラッシュメモリ装置における全ビット線読み出し型ＳＡ方式を説明するための模式図である。
符号の説明
１００、２００、３００、５００，６１０ ＮＡＮＤ型フラッシュメモリ装置
１０１ メモリセルアレイ
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４ 選択回路
１０５ センスアンプ回路
１０６ 主制御回路
１０７ ＥＣＣ回路
１０８、２０３、３０１、４０１、５０１ データ反転制御回路
１０９ データレジスタ
１１０ インターフェイス回路
１０８１、２０３１、３０１１、４０１１、５０１１ 書込データ反転制御回路
１０８２ 読出データ反転制御回路
１０８１１、２０３１１、３０１１１、４０１１１、５０１１１ データ計数部
１０８１２、２０３１２、３０１１２、４０１１２、５０１１２ 演算比較制御部
１０８１３ ラッチ部
１０８１４ データ転送部
６００ メモリデバイス
６２０ コントローラ
６２１ ホストインターフェイス回路
６２２ 主処理装置
６２３ バッファＲＡＭ
６２４ ＥＣＣ回路
６２５ メモリインターフェイス回路

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリ装置において、
    同時書き込みデータ単位内の前記複数のメモリセルにデータを転送する時に前記データの“１”データ及び“０“データの数に基づいて前記“１”データ又は前記“０“データの極性を反転させるか否かを判断し、前記データを反転して前記メモリセルアレイに転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部を具備することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
  2. 前記ＮＡＮＤ型フラッシュメモリ装置はセンスアンプ回路を具備し、前記センスアンプ回路は、複数のセンスアンプを具備し、１つの前記センスアンプが２つのビット線にスイッチ回路を介して接続され、かつ、前記スイッチ回路が選択情報に基づいて前記２つのビット線の一方のみを選択して１つの前記センスアンプに接続するＮＡＮＤ型フラッシュメモリ装置において、
    前記データ反転制御部は、同時書き込みデータ単位内の前記複数のメモリセルのデータの“１”データの数と“０“データの数を計数して“１”データ計数値と“０“データ計数値を生成するデータ計数部と、
    前記“１”データ計数値と前記“０“データ計数値との大小を比較して比較結果を生成する比較部と、を具備し、
    前記“１”データ計数値が前記“０“データ計数値より小さいことを前記比較結果が示している時に当該比較結果に係るデータの極性を反転させることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ装置。
  3. 前記ＮＡＮＤ型フラッシュメモリ装置はセンスアンプ回路を具備し、前記センスアンプ回路は、複数のセンスアンプを具備し、１つの前記センスアンプが１つのビット線に接続されているＮＡＮＤ型フラッシュメモリ装置において、
    前記データ反転制御部は、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“１”データと前記“０“データとが隣接する数が少なくなるように前記奇数ページ又は前記偶数ページのデータの極性を反転させることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ装置。
  4. 前記データ反転制御部は、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“１”データと前記“０“データとが隣接する個数をカウントして隣接個数カウント値を生成し、前記隣接個数カウント値がページのデータの個数の半分以上である場合に前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記隣接個数カウント値が前記ページのデータの個数の半分未満である場合に前記奇数ページ及び前記偶数ページの両方のデータの極性を反転させない、又は、反転させることを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ装置。
  5. 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するＮＡＮＤ型フラッシュメモリ装置と、前記ＮＡＮＤ型フラッシュメモリ装置を制御するコントローラと、を具備し、
    前記コントローラは、同時書き込みデータ単位内の前記複数のメモリセルにデータを転送する時に前記データの“１”データ及び“０“データの数に基づいて前記“１”データ又は前記“０“データの極性を反転させるか否かを判断し、前記データを反転して前記メモリセルアレイに転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部を有することを特徴とするメモリデバイス。
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