KR20150091863A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 저항성 메모리 셀; 기준 전류를 제공하는 기준 전류 발생부; 상기 기준 전류를 기초로, 데이터 리드를 위한 기준 시간을 나타내는 기준 신호를 제공하는 기준 신호 발생부; 및 상기 기준 신호를 제공받고, 상기 저항성 메모리 셀을 흐르는 셀 전류의 램프업(ramp-up) 시간과 상기 기준 시간을 비교하여 데이터를 리드하는 리드 회로를 포함한다.

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터로 정의하고 비정질 상태는 리셋(reset) 데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 리드 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)는 저항성 메모리 셀; 기준 전류를 제공하는 기준 전류 발생부; 상기 기준 전류를 기초로, 데이터 리드를 위한 기준 시간을 나타내는 기준 신호를 제공하는 기준 신호 발생부; 및 상기 기준 신호를 제공받고, 상기 저항성 메모리 셀을 흐르는 셀 전류의 램프업(ramp-up) 시간과 상기 기준 시간을 비교하여 데이터를 리드하는 리드 회로를 포함한다.
상기 기준 전류는 테스트 결과에 따라서 트리밍될 수 있다.
상기 기준 전류 발생부는 퓨즈 박스와, 상기 퓨즈 박스의 출력값을 제공받아 상기 기준 전류의 크기를 결정하는 전류 디지털 아날로그 컨버터를 포함할 수 있다.
상기 기준 전류 발생부는 노말 리드(normal read) 구간에서 동작하고, 테스트 동작에서 상기 기준 전류를 제공하는 테스트 패드를 더 포함할 수 있다.
상기 리드 회로는 제1 센싱 노드와, 상기 저항성 메모리 셀과 상기 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하되, 상기 제1 클램핑 바이어스는 시간에 따라 램프업하는 제1 클램핑부와, 상기 제1 센싱 노드에 보상 전류를 제공하는 제1 보상부와, 상기 제1 센싱 노드와 연결되어, 상기 기준 신호에 응답하여 상기 제1 센싱 노드의 레벨 변화를 센싱하는 제1 센스 앰프를 포함할 수 있다.
상기 기준 신호 발생부는 레퍼런스 저항과, 제2 센싱 노드와, 상기 레퍼런스 저항과 상기 제2 센싱 노드 사이에 연결되고, 상기 레퍼런스 저항에 제2 클램핑 바이어스를 제공하되, 상기 제2 클램핑 바이어스는 시간에 따라 램프업하는 제2 클램핑부와, 상기 제2 센싱 노드에 연결되어, 상기 제2 센싱 노드의 레벨 변화를 센싱하는 제2 센스 앰프를 포함할 수 있다.
상기 레퍼런스 저항은 고정 저항일 수 있다.
상기 제1 클램핑 바이어스와 상기 제2 클램핑 바이어스는 서로 동일할 수 있다.
상기 레퍼런스 저항에 연결된 트랜지스터와, 상기 트랜지스터의 게이트에 연결된 OP앰프를 더 포함하고, 상기 OP앰프의 (+)단자는 정전압이 연결되고, (-)단자는 상기 레퍼런스 저항과 상기 트랜지스터 사이에 위치하는 노드와 연결될 수 있다.
상기 정전압은 온도 센서에 의해서 조절될 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 저항성 메모리 셀과 상기 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 클램핑 바이어스를 제공하되, 상기 클램핑 바이어스는 시간에 따라 변하는 제1 클램핑부; 상기 제1 센싱 노드에 보상 전류를 제공하는 제1 보상부; 상기 제1 센싱 노드와 연결되어, 기준 신호에 응답하여 상기 제1 센싱 노드의 레벨 변화를 센싱하는 제1 센스 앰프; 고정 저항과 제2 센싱 노드 사이에 연결되고, 상기 고정 저항에 상기 클램핑 바이어스를 제공하는 제2 클램핑부; 테스트 결과에 따라서 트리밍된 기준 전류를 상기 제2 센싱 노드에 제공하는 기준 전류 발생부; 상기 제2 센싱 노드에 연결되어, 상기 제2 센싱 노드의 레벨 변화를 센싱하는 제2 센스 앰프; 및 상기 제2 센스 앰프의 출력값을 기초로, 상기 기준 신호를 제공하는 펄스 발생부를 포함할 수 있다.
상기 기준 전류 발생부는 퓨즈 박스와, 상기 퓨즈 박스의 출력값을 제공받아 기준 전류의 크기를 결정하는 전류 디지털 아날로그 컨버터를 포함할 수 있다.
상기 기준 전류 발생부는 노말 리드 구간에서 동작하고, 테스트 동작에서 상기 기준 전류를 제공하는 테스트 패드를 더 포함할 수 있다.
상기 고정 저항에 연결된 트랜지스터와, 상기 트랜지스터의 게이트에 연결된 OP앰프를 더 포함하고, 상기 OP앰프의 (+)단자는 정전압이 연결되고, (-)단자는 상기 레퍼런스 저항과 상기 트랜지스터 사이에 위치하는 노드와 연결될 수 있다.
상기 정전압은 온도 센서에 의해서 조절될 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 면은 저항성 메모리 셀; 기준 전류를 제공하는 기준 전류 발생부; 상기 기준 전류를 기초로, 데이터 리드를 위한 기준 시간을 나타내는 기준 신호를 제공하는 기준 신호 발생부; 및 상기 기준 신호를 제공받고, 상기 저항성 메모리 셀을 흐르는 셀 전류의 램프업(ramp-up) 시간과 상기 기준 시간을 비교하여 데이터를 리드하는 리드 회로를 포함하되, 상기 기준 신호 발생부는 레퍼런스 저항과, 상기 레퍼런스 저항에 연결된 트랜지스터와, 상기 트랜지스터의 게이트에 연결된 OP앰프를 포함하고, 상기 OP앰프의 (+)단자는 정전압이 연결되고, (-)단자는 상기 레퍼런스 저항과 상기 트랜지스터 사이에 위치하는 노드와 연결될 수 있다.
상기 정전압은 온도 센서에 의해서 조절될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 9는 도 4의 기준 신호 발생부와 기준 전류 발생부의 예시적인 블록도이다.
도 10은 도 4의 기준 신호 발생부의 예시적인 타이밍도이다.
도 11은 도 9의 레퍼런스 블록의 예시적인 회로도이다.
도 12는 도 9의 기준 전류 발생부의 예시적인 회로도이다.
도 13은 기준 전류 발생부에서 기준 전류를 트리밍하는 과정을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 레퍼런스 블록을 설명하기 위한 도면이다.
도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 제1 클램핑 바이어스의 예이다.
도 18 내지 도 22은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 23는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도 24은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 26는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 28는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다.
도 29은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 2 및 도 3은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 저항성 메모리 셀은 멀티비트 셀일 수 있다. 저항성 메모리 셀은 제1 데이터 내지 제4 데이터(S, R1, R2, R3) 중 어느 하나를 저장할 수 있다. 도 2에 도시된 저항 분포는, 라이트 동작 직후의 분포일 수 있다.
제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 대응될 수 있다. 제1 내지 제4 저항 레벨(L1, L2, L3, L4) 순서로, 저항값이 증가할 수 있다. 예를 들어, 제1 저항 레벨(L1)는 RL1보다 작고, 제2 저항 레벨(L2)는 RH1보다 크고 RL2보다 작고, 제3 저항 레벨(L3)는 RH2보다 크고 RL3보다 작고, 제4 저항 레벨(L4)는 RH3보다 크다. 여기서, RL1, RL2, RL3, RH1, RH2, RH3은, 라이트 동작시 라이트가 정확하게 이루어졌는지 확인하는 베리파이 리드(verify read) 동작시 사용되는 기준값일 수 있다.
한편, 도 3에 도시된 저항 분포는, 라이트 동작 후 소정 시간이 경과한 후의 분포일 수 있다. 즉, 제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)에 대응될 수 있다. 도 2에 도시된 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 비해서, 도 3에 도시된 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)의 폭이 넓어졌음을 알 수 있다.
RN1은 제1 저항 레벨(DL1)과 제2 저항 레벨(DL2) 사이에 위치하는 저항값이고, RN2는 제2 저항 레벨(DL2)과 제3 저항 레벨(DL3) 사이에 위치하는 저항값이고, RN3은 제3 저항 레벨(DL3)과 제4 저항 레벨(DL4) 사이에 위치하는 저항값이다. 여기서, RN1 내지 RN3은, 노말 리드(normal read) 동작시 사용되는 기준값일 수 있다. 예를 들어, RN1 보다 작은 저항값을 갖는 저항성 메모리 셀은, 제1 데이터(S)를 저장하는 것으로 볼 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 5는 도 4의 비휘발성 메모리 장치의 예시적인 회로도이다.
우선, 도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 저항성 메모리 셀(170), 리드 회로(105), 기준 신호 발생부(110) 등을 포함할 수 있다. 리드 회로(105)는 제1 센싱 노드(SN1), 제1 보상부(140), 제1 클램핑부(160), 제1 센스 앰프(180) 등을 포함할 수 있다.
도시된 저항성 메모리 셀(170)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기서, 저항성 메모리 셀(170)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
제1 보상부(140)는 제1 센싱 노드(SN1)에 보상 전류(Ib)를 제공한다. 구체적으로, 제1 보상부(140)는 선택된 저항성 메모리 셀(170)을 관통하여 흐르는 셀 전류(Ic)에 의해 발생하는 제1 센싱 노드(SN1)의 레벨 감소를 보상하기 위해, 제1 센싱 노드(SN1)에 보상 전류(Ib)를 제공한다. 이러한 제1 보상부(140)는 도 5에서 도시된 바와 같이, 전원 전압(VDD)과 제1 센싱 노드(SN1) 사이에 연결된 PMOS 트랜지스터(MP1)와, 전원 전압(VDD)과 접지 전압 사이에 연결된 PMOS 트랜지스터(MP2)와 소오스(S1)를 포함할 수 있다. 2개의 PMOS 트랜지스터(MP1, MP2)는 게이트가 서로 연결되어 있고, 전류 미러(current mirror) 형태일 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 저항성 메모리 셀(170)에 멀티비트가 저장되어 있더라도, 리드 구간 동안, 보상 전류(Ib)는 일정할 수 있다. 예를 들어, 저항성 메모리 셀(170)에 제1 데이터(도 3의 S 참조)가 저장되는지 검토할 때의 보상 전류(Ib)와, 제3 데이터(도 3의 R2 참조)가 저장되었는지 검토할 때의 보상 전류(Ib)는 서로 동일할 수 있다.
제1 클램핑부(160)는 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결되고, 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 저항성 메모리 셀(170)의 상변화 물질의 상이 변화할 수 있기 때문이다. 제1 클램핑부(160)는 도 5에서 도시된 바와 같이, 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결된 NMOS 트랜지스터(MN1)와, OP 앰프(OP1)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 클램핑부(160)는 저항성 메모리 셀(170)에 제1 클램핑 바이어스(VCMP(t))를 제공한다. 특히, 제1 클램핑 바이어스(VCMP(t))는 리드 구간동안, 시간에 따라 변경된다. 제1 클램핑 바이어스(VCMP(t))의 형상은 여러가지일 수 있다. 예를 들어, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라 증가(또는 램프업(ramp-up))할 수 있다. 또는, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다.
제1 센스 앰프(180)는 제1 센싱 노드(SN1)에 연결되고, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 구체적으로, 센스 앰프(180)는 데이터 리드를 위한 기준 시간을 나타내는 기준 신호(tPSA)에 응답하여, 제1 센싱 노드(SN1)의 레벨과 기준 레벨(VR)을 비교하여, 비교 결과를 출력한다. 센스 앰프(180)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
전술한 것과 같이, 리드 구간 동안, 보상 전류(Ib)는 일정하고 제1 클램핑 바이어스(VCMP(t))는 시간에 따라 변경된다(또는, 램프업(ramp-up)된다). 이러한 상태에서, 제1 센스 앰프(180)는 리드 구간동안 다수회 액티브되는 기준 신호(tPSA)에 응답하여, 다수회 인에이블될 수 있다.
구체적으로 설명하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 센스 앰프(180)는 저항성 메모리 셀(170)에 저장된 데이터에 따라서, 제1 센스 앰프(180)의 출력값(SOUT)이 트랜지션(transition)되는 시점이 달라진다.
예를 들어, 저항성 메모리 셀(170)에 제2 데이터(예를 들어, R1)가 저장된 경우, 제1 클램핑 바이어스(VCMP(t))의 제공시작 시점부터 제1 시간 후에, 제1 센스 앰프(180)의 출력값(SOUT)은 트랜지션(transition)될 수 있다(예를 들어, H상태에서 L상태로 트랜지션될 수 있다). 반면, 저항성 메모리 셀(170)에 제2 데이터(예를 들어, R1)와 다른 제3 데이터(예를 들어, R2)가 저장된 경우, 제1 클램핑 바이어스(VCMP(t))의 제공시작 시점부터 상기 제1 시간과 다른 제2 시간 후에, 제1 센스 앰프(180)의 출력값(SOUT)은 트랜지션될 수 있다. 이러한 구체적인 동작에 대해서는, 도 6 내지 도 8을 이용하여 자세히 후술한다.
기준 신호 발생부(110)는 리드 구간 동안 다수회 액티브되는 기준 신호(tPSA)를 생성하여, 제1 센스 앰프(180)를 제어할 수 있다. 기준 신호 발생부(110)에 대해서는 도 9 내지 도 14을 이용하여 자세히 후술한다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다. 도 6 내지 도 8은 노말 리드(normal read) 동작에 관한 것이다.
도 6은 저항성 메모리 셀(170)에 제2 데이터(R1)가 저장되어 있는 경우의 타이밍도이다.
도 6을 참조하면, t0시점부터 리드 동작이 시작된다. 제1 클램핑 바이어스(VCMP(t))가 인에이블된다. 도시된 것과 같이, 제1 클램핑 바이어스(VCMP(t))의 최초값은 저항성 메모리 셀(170)의 억세스 소자(D)의 문턱전압(VTHD)일 수 있다. 보상 전류(Ib)는 일정한 상태를 유지하고, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라서 증가한다. 제1 클램핑 바이어스(VCMP(t))가 증가함에 따라서, 저항성 메모리 셀(170)을 관통하는 셀 전류(Ic)가 증가하기 시작한다. 한편, 보상 전류(Ib)가 셀 전류(Ic)보다 클 때, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이를 유지한다.
이어서, t1 시점이 되면, 증가하던 셀 전류(Ic)는 보상 전류(Ib)만큼 증가하고, 결국 보상 전류(Ib)보다 커지게 된다. 따라서, 제1 센싱 노드(SN1)의 레벨이 변화하기 시작한다. 이 때, 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블되어, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이에서 로직 로우로 트랜지션한다. 제1 센스 앰프(180)의 출력단과 인코더(encoder)가 연결되어 있다. 인코더는 제1 센스 앰프(180)의 출력값(SOUT)을 기초로 하여, 데이터 출력(DQ)으로서 로직 로우(L)를 출력한다.
여기서, 저항성 메모리 셀(170)에 제2 데이터(R1)가 저장되어 있는 경우, 제1 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제1 시간(A) 후에, 제1 센스 앰프(180) 출력값(SOUT)은 트랜지션(transition)된다.
이어서, t2 시점이 되면, 다시 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블된다. 제1 클램핑 바이어스(VCMP(t))기 때문에 셀 전류(Ic)는 증가하고, 여전히 보상 전류(Ib)보다 셀 전류(Ic)가 크다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 로우 상태를 그대로 유지한다. 또한, 인코더는 로직 로우를 출력한다.
이어서, t3 시점이 되면, 다시 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블된다. 제1 클램핑 바이어스(VCMP(t))가 증가하기 때문에 셀 전류(Ic)는 증가하고, 여전히 보상 전류(Ib)보다 셀 전류(Ic)가 크다. 제1 클램핑 바이어스(VCMP(t))는 저항성 메모리 셀(170)의 상변화 물질의 상이 변하지 않는 범위까지 증가한다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 로우 상태를 그대로 유지한다. 또한, 인코더는 로직 로우를 출력한다.
결과적으로, 저항성 메모리 셀(170)에 제2 데이터(R1)이 저장되어 있는 경우, 인코더는 LLL을 출력할 수 있다.
도 7는 저항성 메모리 셀(170)에 제3 데이터(R2)가 저장되어 있는 경우의 타이밍도이다. 도 6을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 7를 참조하면, t0시점부터 리드 동작이 시작된다. 보상 전류(Ib)는 일정한 상태를 유지하고, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라서 증가한다. 제1 클램핑 바이어스(VCMP(t))가 증가함에 따라서, 셀 전류(Ic)가 증가하기 시작한다. 하지만, 보상 전류(Ib)가 셀 전류(Ic)보다 크기 때문에, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이를 유지한다.
이어서, t1 시점이 되어도, 보상 전류(Ib)가 셀 전류(Ic)보다 크다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이를 유지한다.
이어서, t2 시점이 되면, 증가하던 셀 전류(Ic)는 보상 전류(Ib)만큼 증가하고, 결국 보상 전류(Ib)보다 커지게 된다. 따라서, 제1 센싱 노드(SN1)의 레벨이 변화하기 시작한다. 이 때, 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블되어, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이에서 로직 로우로 트랜지션한다. 인코더(encoder)는 제1 센스 앰프(180)의 출력값(SOUT)을 기초로 하여, 데이터 출력(DQ)으로서 로직 로우(L)를 출력한다.
여기서, 저항성 메모리 셀(170)에 제3 데이터(R2)가 저장되어 있는 경우, 제1 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제2 시간(B) 후에, 제1 센스 앰프(180)의 출력값(SOUT)은 트랜지션(transition)된다.
이어서, t3 시점이 되면, 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블된다. 제1 클램핑 바이어스(VCMP(t))가 증가하기 때문에 셀 전류(Ic)는 증가하고, 여전히 보상 전류(Ib)보다 셀 전류(Ic)가 크다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 로우 상태를 그대로 유지한다. 또한, 인코더는 로직 로우를 출력한다.
결과적으로, 저항성 메모리 셀(170)에 제3 데이터(R2)이 저장되어 있는 경우, 인코더는 HLL을 출력할 수 있다.
도 8은 저항성 메모리 셀(170)에 제4 데이터(R3)가 저장되어 있는 경우의 타이밍도이다. 도 6을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 8을 참조하면, t0시점부터 리드 동작이 시작된다. 보상 전류(Ib)는 일정한 상태를 유지하고, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라서 증가한다. 제1 클램핑 바이어스(VCMP(t))가 증가함에 따라서, 셀 전류(Ic)가 증가하기 시작한다.
이어서, t1 시점, t2 시점이 되어도, 보상 전류(Ib)가 셀 전류(Ic)보다 크다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이를 유지한다.
이어서, t3 시점이 되면, 증가하던 셀 전류(Ic)는 보상 전류(Ib)만큼 증가하고, 결국 보상 전류(Ib)보다 커지게 된다. 따라서, 제1 센싱 노드(SN1)의 레벨이 변화하기 시작한다. 이 때, 기준 신호(tPSA)는 액티브 상태가 된다. 기준 신호(tPSA)에 응답하여 제1 센스 앰프(180)는 인에이블되어, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 따라서, 제1 센스 앰프(180)의 출력값(SOUT)은 로직 하이에서 로직 로우로 트랜지션한다. 인코더(encoder)는 제1 센스 앰프(180)의 출력값(SOUT)을 기초로 하여, 데이터 출력(DQ)으로서 로직 로우(L)를 출력한다.
여기서, 저항성 메모리 셀(170)에 제4 데이터(R3)가 저장되어 있는 경우, 제1 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제3 시간(C) 후에, 제1 센스 앰프(180) 출력값(SOUT)은 트랜지션(transition)된다.
결과적으로, 저항성 메모리 셀(170)에 제4 데이터(R3)이 저장되어 있는 경우, 인코더는 HHL을 출력할 수 있다.
여기서, 도 6 내지 도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 저항성 메모리 셀(170)에 저장되어 있는 데이터에 따라서, 제1 센스 앰프(180)의 출력값(SOUT)의 트랜지션 시점이 달라진다(도 6의 A, 도 7의 B, 도 8의 C 참조).
또한, 저항성 메모리 셀(170)에 저장되어 있는 데이터에 따라서, 제1 센스 앰프(180)의 출력단과 연결된 인코더는 서로 다른 로직값을 출력한다. 즉, 저항성 메모리 셀에 저장된 데이터에 따라, LLL, HLL, HHL, HHH 등을 출력할 수 있다.
도 6 내지 도 8에서 설명한 것과 같이, 노말 리드 동작 중에, 제1 센싱 노드(SN1)의 레벨 변화되는 시점에, 기준 신호(tPSA)를 액티브 상태가 되어야 한다. 즉, 제1 센스 앰프(180)는 기준 신호(tPSA)가 액티브되는 시점에 인에이블되어 동작하기 때문에, 기준 신호(tPSA)는 PVT(pressure, volume, temperature) 변화에 흔들리지 않고 안정적으로 동작하는 것이 중요하다. 또한, 기준 신호(tPSA)를 안정적으로 발생시키고, 기준 신호(tPSA)를 적절히 필요에 따라서 트리밍할 수 있어야 한다.
도 9는 도 4의 기준 신호 발생부와 기준 전류 발생부의 예시적인 블록도이다. 도 10은 도 4의 기준 신호 발생부의 예시적인 타이밍도이다.
먼저, 도 9을 참조하면, 다수의 기준 전류 발생부(113_1~113_n)는 다수의 레퍼런스 블록(112_1~112_n)에 각각 기준 전류(IBIAS1~IBAISn)를 제공한다. 여기서, 기준 전류(IBIAS1~IBAISn)는 측정하고자 하는 데이터(즉, 저항값)에 따라서 서로 다를 수 있다.
기준 신호 발생부(110)는 다수의 레퍼런스 블록(112_1~112_n)(단, n은 자연수), 펄스 발생부(114) 등을 포함할 수 있다.
다수의 레퍼런스 블록(112_1~112_n)은 다수의 레퍼런스 출력신호(tREF1~tREFn)를 생성한다. 구체적으로, 레퍼런스 블록(112_1~112_n)은 각각 레퍼런스 저항(RR)을 포함한다. 여기서, 레퍼런스 저항(RR)은 서로 동일할 수 있다. 또한, 레퍼런스 저항(RR)은 고정 저항일 수 있다.
펄스 발생부(114)는 다수의 레퍼런스 출력신호(tREF1~tREFn)를 제공받아, 기준 신호(tPSA)를 생성한다.
도 10을 참조하면, t1 시점에서, 제1 레퍼런스 블록(112_1)의 제1 레퍼런스 출력신호(tREF1)는 액티브된다. t2 시점에서, 제2 레퍼런스 블록(112_2)의 제2 레퍼런스 출력신호(tREF2)는 액티브된다. 또한, tn 시점에서, 제n 레퍼런스 블록(112_n)의 제n 레퍼런스 출력신호(tREFn)는 액티브된다.
제1 레퍼런스 출력신호(tREF1) 내지 제n 레퍼런스 출력신호(tREFn)가 액티브될 때마다, 기준 신호(tPSA)는 로직 로우에서 로직 하이로 트랜지션(transition)될 수 있다.
여기에서, 각 레퍼런스 블록(112_1~112_n)에 포함된 레퍼런스 저항(RR)은 서로 동일하더라도, 각 레퍼런스 블록(112_1~112_n)에 인가되는 기준 전류(IBIAS1~IBAISn)가 서로 다르기 때문에, 서로 다른 데이터에 대응되는 레퍼런스 출력신호(tREF1~tREFn)가 출력될 수 있다. 또한, 필요에 따라서, 각 레퍼런스 블록(112_1~112_n)에 인가되는 기준 전류(IBIAS1~IBAISn)를 트리밍(trimming)하면, 레퍼런스 출력신호(tREF1~tREFn)의 트랜지션 시점을 조정할 수 있다. 따라서, PVT가 변화하더라도 기준 전류(IBIAS1~IBAISn)를 조절함으로써, 안정적으로 레퍼런스 출력신호(tREF1~tREFn)의 트랜지션 시점을 조절할 수 있다.
도 11은 도 9의 레퍼런스 블록의 예시적인 회로도이다. 도 12는 도 9의 기준 전류 발생부의 예시적인 회로도이다. 도 13은 기준 전류 발생부에서 기준 전류를 트리밍하는 과정을 설명하기 위한 도면이다.
먼저 도 11을 참조하면, 레퍼런스 블록(예를 들어, 112_1)은 레퍼런스 저항(RR), 제2 센싱 노드(SN2), 제2 클램핑부(260), 제2 센스 앰프(280) 등을 포함할 수 있다.
레퍼런스 저항(RR)은 셀 저항(도 5의 GST)를 모사한다. 레퍼런스 저항(RR)은 전술한 것과 같이, 고정 저항일 수 있다.
또한, 레퍼런스 저항(RR)과 접지 전압 사이에 연결된 트랜지스터(291)가 형성되고, 트랜지스터(291)의 게이트에 연결된 OP 앰프(292)가 형성될 수 있다. 여기서, 트랜지스터(291)와 OP 앰프(292)는 셀 다이오드(도 5의 D 참조)를 모사한다. OP 앰프(292)는 정전압(Vd)으로 네가티브 피드백(negative feedback)으로 제어하도록 구성된다. 구체적으로, OP 앰프(292)의 (+)단자는 정전압(Vd)이 연결되고, (-)단자는 레퍼런스 저항(RR)과 트랜지스터(291) 사이에 위치하는 노드(N3)와 연결된다. 따라서, 노드(N3)의 전압은 정전압(Vd)로 맞추어진다. 정전압(Vd)는 셀 다이오드(도 5의 D)의 문턱전압(Vth)와 실질적으로 동일할 수 있고, 예를 들어, 0.7~0.9V 정도일 수 있다. 제조 공정에 따라서 셀 다이오드(도 5의 D)의 문턱전압(Vth)은 변경될 수 있는데, 정전압(Vd)의 크기를 적절히 트리밍함으로써 트랜지스터(291)와 OP 앰프(292)는 셀 다이오드(도 5의 D)를 실질적으로 동일하게 모사할 수 있다.
기준 전류 발생부(113_1)로부터 기준 전류(IBIAS1)가 제2 센싱 노드(SN2)에 제공된다.
제2 클램핑부(260)는 레퍼런스 저항(RR)과 제2 센싱 노드(SN2) 사이에 연결된다. 제2 클램핑부(260)는 NMOS 트랜지스터(MN2)와, OP 앰프(OP2)를 포함할 수 있다. 여기서, 제2 클램핑부(260)는 레퍼런스 저항(RR)에 제2 클램핑 바이어스(VCMP2(t))를 제공한다. 제2 클램핑 바이어스(VCMP2(t))는 리드 구간동안, 시간에 따라 변경된다. 제2 클램핑 바이어스(VCMP2(t))는 제1 클램핑 바이어스(VCMP(t))와 동일할 수 있다. 예를 들어, 제1 클램핑 바이어스(VCMP(t))처럼, 제2 클램핑 바이어스(VCMP2(t))는 시간에 따라 증가할 수 있다. 제2 클램핑 바이어스(VCMP2(t))는 시간에 따라 계단 형태로 증가할 수도 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수도 있다.
하지만, 제1 클램핑 바이어스(VCMP(t))와 제2 클램핑 바이어스(VCMP2(t))가 반드시 동일할 필요는 없다. 제1 클램핑 바이어스(VCMP(t))와 제2 클램핑 바이어스(VCMP2(t))가 별도로 생성/제어되어도 무방하다.
제2 센스 앰프(280)는 제2 센싱 노드(SN2)에 연결되어, 제2 센싱 노드(SN2)의 레벨 변화를 센싱한다. 구체적으로, 제2 센스 앰프(280)는 제2 센싱 노드(SN2)의 레벨과 기준 레벨(VR)을 비교하여, 레퍼런스 출력신호(tREF1)를 출력한다.
여기서 도 12을 참조하면, 기준 전류 발생부(113_1)는 테스트 패드(390), 전류 디지털 아날로그 컨버터(394), 퓨즈 박스(396), 전류 미러(392) 등을 포함할 수 있다.
퓨즈 박스(396)는 테스트 결과에 따라, 적절한 기준 전류(IBIAS1)의 크기를 저장한다. 전류 디지털 아날로그 컨버터(394)는 퓨즈 박스(396)의 출력값을 제공받아 기준 전류의 크기를 결정한다. 테스트 패드(390)는 테스트 동작에서 테스트용 기준 전류(IBIAS1_1~IBIAS1_3)를 전류원에 제공하는 역할을 한다.
도 12 및 도 13을 참조하여, 테스트 동작을 통해서 적절한 기준 전류(예를 들어, IBIAS1)의 크기를 결정하는 과정(즉, 기준 전류(IBIAS1)를 트리밍하는 과정)을 설명한다.
먼저, 테스트 패드(390)를 통해서 테스트용 기준 전류(예를 들어, IBIAS1_1)를 제공한다. 테스트용 기준 전류(IBIAS1_1)와 동일한 크기의 전류가 전류 미러(392)를 통해서 레퍼런스 블록(112_1)에 제공된다. 레퍼런스 저항(RR)이 고정 저항이기 때문에, 테스트용 기준 전류(IBIAS1_1)의 크기에 따라서 레퍼런스 출력신호(tREF1)의 트랜지션 시점이 변경될 수 있다. 즉, 도 13의 시점 t21에서 레퍼런스 출력신호(tREF1)가 로우에서 하이로 트랜지션된다. 이러한 레퍼런스 출력신호(tREF1)를 제공받아 펄스 발생기(도 9의 114)는 기준 신호(tPSA)를 발생한다.
이어서, 테스트 패드(390)를 통해서 다른 테스트용 기준 전류(예를 들어, IBIAS1_2)를 제공한다. 전술한 것과 마찬가지로, 테스트용 기준 전류(IBIAS1_2)의 크기에 따라서 도 13의 시점 t22에서 레퍼런스 출력신호(tREF1)가 로우에서 하이로 트랜지션된다.
이어서, 테스트 패드(390)를 통해서 다른 테스트용 기준 전류(예를 들어, IBIAS1_3)를 제공한다. 전술한 것과 마찬가지로, 테스트용 기준 전류(IBIAS1_3)의 크기에 따라서 도 13의 시점 t23에서 레퍼런스 출력신호(tREF1)가 로우에서 하이로 트랜지션된다.
이러한 방식으로 여러가지 테스트용 기준 전류(IBIAIS1_1~ IBIAIS1_3)을 테스트해 보고, 적절한 타이밍(예를 들어, t22 시점)에 레퍼런스 출력신호(tREF1)를 트랜지션시킬 수 있는 테스트용 기준 전류(예를 들어, IBIAIS1_2)를 기준 전류(IBIAS1)로 선택한다. 결정된 테스트용 기준 전류(예를 들어, IBIAIS1_2)의 크기를 퓨즈 박스(396)에 저장해 둔다.
즉, 기준 전류(IBIAS1~IBAISn)는 비휘발성 메모리 장치의 제조과정 또는 완성후에, 테스트 결과에 따라서 트리밍된 것일 수 있다. 따라서, 비휘발성 메모리 장치의 제조 단계에서 발생할 수 있는 여러가지 컨디션 변경을 모두 반영하여 기준 전류(IBIAS1~IBAISn)를 결정할 수 있다.
한편, 레퍼런스 저항(RR)을 고정 저항으로 설명하였으나, 설계에 따라서 가변 저항을 사용할 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 사용되는 레퍼런스 블록을 설명하기 위한 도면이다. 설명의 편의상 도 11에서 설명한 것과 다른 점을 위주로 기술한다.
도 14를 참조하면, 레퍼런스 저항(RR)은 셀 저항(도 5의 GST)를 모사한다. 트랜지스터(291)와 OP 앰프(292)는 셀 다이오드(도 5의 D 참조)를 모사한다.
그런데, 셀 다이오드(도 5의 D)의 문턱 전압은 온도에 따라 변경될 수 있다. 따라서, 정전압(Vd)을 제공하는 정전압 발생부(296)에, 온도 센서(295)가 연결된다. 따라서, 정전압 발생부(296)는 온도 센서(295)의 출력값에 따라서 정전압(Vd)의 크기를 조절할 수 있다.
도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 제1 클램핑 바이어스의 예이다.
도 15에서와 같이, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있다.
도 16에서와 같이, 제1 클램핑 바이어스(VCMP(t))는 구간별로 기울기가 다를 수 있다. 예를 들어, t0 에서 t1 사이에서 제1 클램핑 바이어스(VCMP(t))의 기울기는 θ1이고, t1에서 t2 사이에서 제1 클램핑 바이어스(VCMP(t))의 기울기는 θ2이고, t2에서 t3 사이에서 제1 클램핑 바이어스(VCMP(t))의 기울기는 θ3일 수 있다. θ1 보다 θ2가 크고, θ2보다 θ3가 클 수 있으나, 이에 한정되지 않는다.
도 17에서와 같이, 제1 클램핑 바이어스(VCMP(t))는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다. 도 17에서는 예시적으로 제1 클램핑 바이어스(VCMP(t))가 2차 함수 형태로 증가하는 것을 도시하였으나, 이에 한정되지 않는다.
도 18 내지 도 22은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기서, 도 18 내지 도 22은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 사용하는 메모리 시스템에 관한 것이다.
도 18는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 18를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(1204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 비휘발성 메모리 장치(1207)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 19를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 20을 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 21은 도 19의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 21을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 22은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 22를 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 비휘발성 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(1332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
도 23는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도시된 것과 같이, 메모리(3010)은 메모리 컨트롤러(3020)과 커플링된다. 메모리(3010)은 전술한 실시예들 중 어느 것이어도 무방하다. 메모리 컨트롤러(3020)는 메모리(3010)의 동작 제어를 위해 입력 신호를 제공한다. 예를 들어, 메모리 컨트롤러(3020)은 커맨트(CMD)와 어드레스 신호를 보낼 수 있다. 메모리 컨트롤러(3020)는 메모리 인터페이스, 호스트 인터페이스, ECC회로, CPU(central processing unit), 버퍼 메모리 등을 포함할 수 있다. 메모리 인터페이스는 데이터를 버퍼 메모리로부터 메모리(3010)으로 전송할 수 있고, 메모리(3010)으로부터 데이터를 읽어 버퍼 메모리로 전송할 수도 있다. 또한, 메모리 인터페이스는 커맨드 또는 어드레스를 외부 호스트로부터 메모리(3010)으로 전송할 수 있다.
호스트 인터페이스는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.
본 발명의 실시예들에 따른 메모리 시스템은, ECC회로를 가질 수 있다. ECC회로는 메모리(3010)에 전송되는 데이터를 이용하여 패러티 비트를 생성할 수 있다. 생성된 패러티 비트는 메모리(3010)의 특정 영역에 데이터와 함께 저장될 수 있다. ECC 회로는 메모리(3010)에서 리드되는 데이터의 에러를 감지한다. 만약 감지된 에러가 수정가능하면, ECC회로는 데이터를 수정한다.
CPU는 호스트 인터페이스 또는 메모리 인터페이스를 통해서 외부 호스트 또는 메모리(3010)을 제어한다. CPU는 메모리를 구동하는 펌웨어에 따라서, 라이트, 리드, 이레이즈 동작을 제어할 수 있다.
버퍼 메모리는 외부 소스트로부터 제공된 라이트 데이터 또는 메모리(3010)로부터 리드된 데이터를 일시적으로 저장한다. 또한, 버퍼 메모리는 메모리(3010)에 저장될 메타 데이터 또는 캐쉬 데이터를 저장할 수 있다. 갑작스런 파워 오프 동작 중에, 버퍼 메모리에 저장되어 있는 메타 데이터 또는 캐쉬 데이터는 메모리(3010)에 저장될 수 있다. 버퍼 데이터는 DRAM 또는 SRAM 일 수 있다.
도 24은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다. 도 23의 메모리 시스템과 실질적으로 동일하다. 다른 점은, 메모리(3010), 메모리 컨트롤러(3020)은 카드(3130)에 임베디드된다는 점이다. 예를 들어, 카드(3130)은 플래쉬 메모리 카드일 수 있다. 즉, 카드(3130)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 소비자 전자 기기에 사용되는 스탠다드 제품일 수 있다. 메모리 컨트롤러(3020)는 다른 장치(외부 장치)로부터 제공된 제어 신호에 따라서 메모리(3010)를 제어할 수 있다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 도시된 것과 같이, 메모리(3010)은 호스트 시스템(3210)에 커플링될 수 있다. 호스트 시스템(3210)는 퍼스널 컴퓨터, 디지털 카메라 등과 같은 프로세싱 시스템일 수 있다. 호스트 시스템(3210)은 지울 수 있는 저장 장치로서 메모리(3010)을 사용할 수 있다. 전술한 것과 같이, 호스트 시스템(3210)은 메모리(3010)를 제어하기 위해 입력 신호를 제공할 수 있다. 예를 들어, 호스트 시스템(3210)은 커맨드(CMD)와 어드레스 신호를 제공할 수 있다.
도 26는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 호스트 시스템(3210)과 카드(3130)이 커플링된다. 호스트 시스템(3210)이 제어 신호를 카드(3130)에 제공하여, 메모리 컨트롤러(3020)가 메모리(3010)을 제어하도록 한다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 메모리(3010)는 컴퓨터 시스템(3410) 내의 CPU(3120)에 저장된다. 예를 들어, 컴퓨터 시스템(3410)는 퍼스널 컴퓨터, PDA 등일 수 있다. 메모리(3010)는 버스 등을 통해서 CPU(3120)과 직접 연결될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 SCM(storage class memory)으로 사용될 수 있다. SCM은 비휘발성 특성과 억세스 특성을 동시에 지닌 일반적 메모리 컨셉을 의미한다. SCM은 데이터 저장 영역 및 프로그램 동작 영역으로 사용될 수 있다.
전술한 PRAM, RRAM, MRAM 등의 저항체를 이용한 비휘발성 메모리 장치는 SCM으로 사용될 수 있다. 이러한 SCM은 플래쉬 메모리를 대신하여 데이터 저장 메모리로 사용될 수도 있고, SRAM을 대신하여 메인 메모리로 사용될 수 있다. 하나의 SCM은 플래쉬 메모리와 SRAM을 대체할 수 있다.
도 28는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다. 메모리 시스템(4100)은 CPU(4110), SDRAM(4120), 플래시 메모리를 대신하여 사용된 SCM(4130)을 포함한다.
메모리 시스템(4100)에서, SCM(4130)의 데이터 억세스 스피드는 플래시 메모리의 스피드보다 빠르다. 예를 들어, PC 환경에서, CPU(4110)은 4GHz로 동작할 때, SCM의 일종인 PRAM의 억세스 속도는 플래시의 억세스 속도보다 약 32배 빠르다. 따라서, 메모리 시스템(4100)은 플래쉬 메모리를 장착한 메모리 시스템보다 더 빠른 스피드 억세스 이득(higher-speed access gain)을 얻을 수 있다.
도 29은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4200)은 CPU(4210), SDRAM을 대신하여 사용된 SCM(4220), 플래쉬 메모리(4230)을 포함한다.
메모리 시스템(4200)에서, SCM(4220)의 파워 사용은 SDRAM의 파워 사용보다 작다. 컴퓨터 시스템의 메인 메모리에 의해 사용된 에너지는, 전체 시스템에서 사용되는 에너지의 약 40% 정도이다. 그러므로, 많은 사람들이 메인 메모리에서 사용되는 에너지를 줄이기 위한 노력한다. SCM은 동적 에너지 사용을 평균적으로 약 53% 절감할 수 있고, 전력 누수로 인한 에너지 사용을 평균적으로 약 73% 절감할 수 있다. 그 결과, 메모리 시스템(4200)은 SDRAM을 장착한 메모리 시스템보다 에너지를 절감할 수 있다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4300)은 CPU(4310), SDRAM 및 플래쉬 메모리를 대신하여 사용된 SCM(4320)을 포함한다. SCM(4320)은 SDRAM 대신 메인 메모리로 사용되고, 플래쉬 메모리 대신 데이터 저장 메모리로 사용된다. 이러한 메모리 시스템(4300)은 데이터 억세스 스피드, 로우 파워, 스페이스 활용, 비용 등에서 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105: 리드 회로 110: 기준 신호 발생부
113_1~113_n: 기준 전류 발생부 140: 제1 보상부
160: 제1 클램핑부 180: 제1 센스 앰프
RR: 레퍼런스 저항 112_1~112_n: 레퍼런스 블록

Claims (10)

  1. 저항성 메모리 셀;
    기준 전류를 제공하는 기준 전류 발생부;
    상기 기준 전류를 기초로, 데이터 리드를 위한 기준 시간을 나타내는 기준 신호를 제공하는 기준 신호 발생부; 및
    상기 기준 신호를 제공받고, 상기 저항성 메모리 셀을 흐르는 셀 전류의 램프업(ramp-up) 시간과 상기 기준 시간을 비교하여 데이터를 리드하는 리드 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 기준 전류는 테스트 결과에 따라서 트리밍된 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 기준 전류 발생부는 퓨즈 박스와, 상기 퓨즈 박스의 출력값을 제공받아 상기 기준 전류의 크기를 결정하는 전류 디지털 아날로그 컨버터를 포함하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 기준 전류 발생부는 노말 리드(normal read) 구간에서 동작하고,
    테스트 동작에서 상기 기준 전류를 제공하는 테스트 패드를 더 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 리드 회로는
    제1 센싱 노드와,
    상기 저항성 메모리 셀과 상기 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하되, 상기 제1 클램핑 바이어스는 시간에 따라 램프업하는 제1 클램핑부와,
    상기 제1 센싱 노드에 보상 전류를 제공하는 제1 보상부와,
    상기 제1 센싱 노드와 연결되어, 상기 기준 신호에 응답하여 상기 제1 센싱 노드의 레벨 변화를 센싱하는 제1 센스 앰프를 포함하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서, 상기 기준 신호 발생부는
    레퍼런스 저항과,
    제2 센싱 노드와,
    상기 레퍼런스 저항과 상기 제2 센싱 노드 사이에 연결되고, 상기 레퍼런스 저항에 제2 클램핑 바이어스를 제공하되, 상기 제2 클램핑 바이어스는 시간에 따라 램프업하는 제2 클램핑부와,
    상기 제2 센싱 노드에 연결되어, 상기 제2 센싱 노드의 레벨 변화를 센싱하는 제2 센스 앰프를 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 레퍼런스 저항에 연결된 트랜지스터와, 상기 트랜지스터의 게이트에 연결된 OP앰프를 더 포함하고,
    상기 OP앰프의 (+)단자는 정전압이 연결되고, (-)단자는 상기 레퍼런스 저항과 상기 트랜지스터 사이에 위치하는 노드와 연결된 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 정전압은 온도 센서에 의해서 조절될 수 있는 비휘발성 메모리 장치.
  9. 저항성 메모리 셀과 상기 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 클램핑 바이어스를 제공하되, 상기 클램핑 바이어스는 시간에 따라 변하는 제1 클램핑부;
    상기 제1 센싱 노드에 보상 전류를 제공하는 제1 보상부;
    상기 제1 센싱 노드와 연결되어, 기준 신호에 응답하여 상기 제1 센싱 노드의 레벨 변화를 센싱하는 제1 센스 앰프;
    고정 저항과 제2 센싱 노드 사이에 연결되고, 상기 고정 저항에 상기 클램핑 바이어스를 제공하는 제2 클램핑부;
    테스트 결과에 따라서 트리밍된 기준 전류를 상기 제2 센싱 노드에 제공하는 기준 전류 발생부;
    상기 제2 센싱 노드에 연결되어, 상기 제2 센싱 노드의 레벨 변화를 센싱하는 제2 센스 앰프; 및
    상기 제2 센스 앰프의 출력값을 기초로, 상기 기준 신호를 제공하는 펄스 발생부를 포함하는 비휘발성 메모리 장치.
  10. 저항성 메모리 셀;
    기준 전류를 제공하는 기준 전류 발생부;
    상기 기준 전류를 기초로, 데이터 리드를 위한 기준 시간을 나타내는 기준 신호를 제공하는 기준 신호 발생부; 및
    상기 기준 신호를 제공받고, 상기 저항성 메모리 셀을 흐르는 셀 전류의 램프업(ramp-up) 시간과 상기 기준 시간을 비교하여 데이터를 리드하는 리드 회로를 포함하되,
    상기 기준 신호 발생부는 레퍼런스 저항과, 상기 레퍼런스 저항에 연결된 트랜지스터와, 상기 트랜지스터의 게이트에 연결된 OP앰프를 포함하고, 상기 OP앰프의 (+)단자는 정전압이 연결되고, (-)단자는 상기 레퍼런스 저항과 상기 트랜지스터 사이에 위치하는 노드와 연결된 비휘발성 메모리 장치.

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